TWI600155B - 用於半導體裝置之電極及形成該等電極之方法 - Google Patents

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米喜拉鄔梅西
朵拉尤法拉
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Description

用於半導體裝置之電極及形成該等電極之方法
本申請案主張申請於2013年2月15日之美國臨時申請案序號第61/765,635號之優先權。先前申請案之揭示內容視為本申請案之揭示內容的部分且以引用之方式併入本申請案之揭示內容。
本發明有關於半導體電子裝置，具體而言，具有連接至電場板之電極的半導體電子裝置。
至今，現代功率半導體二極體例如高電壓P-I-N二極體，以及功率電晶體例如功率MOSFET及絕緣閘極雙極性電晶體(IGBT)，已通常由矽(Si)半導體材料所製造。最近，由於碳化矽(SiC)功率裝置之優越的性能，已研究碳化矽功率裝置。III族-氮化物(III-N)半導體裝置現今成為具有吸引力的候選者，以承載大電流及支持高電壓，及提供極低的導通電阻值、高電壓裝置操作及快速的切換時間。如本文所使用的，用語「III-N」或「III族-氮化物」材料、層、裝置等，意指由化合物半導體材料根據化學計量公式BwAlxInyGazN所組成的 材料或裝置，其中w+x+y+z約為1。
先前技術之III-N高電子遷移率電晶體(HEMT)之實例圖示於第1圖及第2圖中。第1圖之III-N HEMT包含基板10、在基板頂上的III-N通道層11及在通道層頂上的III-N阻障層12，III-N通道層11例如GaN層，III-N阻障層12例如AlxGa1-xN層。在通道層11中靠近通道層11與阻障層12之間的介面感應出二維電子氣(2DEG)通道19。源極接點14及汲極接點15分別形成歐姆接點至2DEG通道。閘極接點16調變在閘極區域中的2DEG之部分，亦即，該部分正好位於閘極接點16之下方處。
電場板經常用於III-N裝置中，以如降低峰值電場及增加裝置崩潰電壓的方式在裝置之高電場區域中成形電場，藉此允許高電壓操作。先前技術之具有電場板的III-N HEMT之實例圖示於第2圖。除了包含於第1圖之裝置中的該等層之外，在第2圖中的裝置包含電場板18及絕緣層13，電場板18連接至閘極16，絕緣層13例如SiN層介於電場板18與III-N阻障層12之間。電場板18可包含與閘極16相同的材料或由與閘極16相同的材料所形成。絕緣層13可作為表面鈍化層，以避免或抑制鄰近絕緣層13於III-N材料之表面處的電壓波動。
傾斜型電場板已經證明為特別有效於在III-N裝置中降低峰值電場及增加崩潰電壓。相似於第2圖之先前技術的III-N裝置，第3圖圖示先前技術的III-N裝置但具有傾斜型電場板24。在此裝置中，閘極16(亦即，在垂直虛線之間的 電極29之部分)及傾斜型電場板24由單一電極29所形成。絕緣層23，可為SiN，為含有凹口的電極界定層，該凹口至少部分界定電極29之形狀。電極界定層23亦可作為表面鈍化層，以避免或抑制鄰近電極界定層23於III-N材料之表面處的電壓波動。在此裝置中的閘極16及傾斜型電場板24可由以下方式來形成：首先在III-N阻障層12之整個表面上沉積電極界定層23，然後在含有閘極16的區域中通過電極界定層23蝕刻出凹口，該凹口包含傾斜側壁25，且最後至少於凹口中及在傾斜側壁25上方沉積電極29。與習知電場板相比，例如第3圖中的電場板18不包含傾斜部分，傾斜型電場板例如第3圖中的電場板24傾向於在裝置中於較大的體積上分散電場。因此，傾斜型電場板傾向於更有效降低在下方裝置中的峰值電場，藉此允許較大操作電壓及崩潰電壓。
當第3圖之裝置在截止狀態中以相對於源極14將大電壓施加至汲極15來偏壓時，在半導體層11及半導體層12中的電場分佈在電場板24之水平長度上。如此，對於電極界定層23之給定厚度，電場所分佈的區域之水平長度主要由電場板與下方的III-N材料結構之表面28所形成的角度26來決定。較小的角度26導致電場之較大分佈，允許相應較大的裝置之操作電壓及崩潰電壓。舉例而言，在電極界定層23為約0.85微米厚的III-N裝置中，對於可靠的50V或100V操作可能需要約40度或較小的角度，而對於可靠的300V或600V操作可能需要約10度或較小的角度。然而，減小角度26導致電場板24之較長的橫向延伸朝向汲極15，此舉可能需要閘 極16與汲極15之間有更大的間隔。此外，可再現地製造具有如此小角度26的傾斜型電場板24可能為困難的。需要能提供峰值電場之足夠抑制且可再現地被製造之電場板結構。
在第一態樣中，描述一種III-N電晶體。該電晶體包含III-N材料結構、源極及汲極以及具有厚度的電極界定層。電極界定層位於III-N材料結構之表面上方且具有凹口，於汲極的近端具有第一側壁及於源極的近端具有第二側壁，第一側壁及第二側壁各包括複數個階梯。III-N材料結構的遠端的凹口之一部分具有第一寬度，且III-N材料結構的近端的凹口之一部分具有第二寬度，第一寬度大於第二寬度。該電晶體進一步包含在凹口中的電極，該電極包含延伸部分，該延伸部分至少部分位於第一側壁上方。第一側壁相對於III-N材料結構之表面形成第一等效角，且第二側壁相對於III-N材料結構之表面形成第二等效角，第二等效角大於第一等效角。
在第二態樣中，描述一種電晶體。該電晶體包含半導體材料結構、源極及汲極以及位於源極與汲極之間的電極，該半導體材料結構於該半導體材料結構中包含通道，各源極及汲極與通道電性接觸。電極包含閘極及延伸部分，該延伸部分從閘極延伸朝向汲極。該電晶體具有低於20微米的閘極-汲極間隔，當閘極以低於相對於源極的電晶體之臨界電壓被偏壓且電晶體之汲極-源極電壓為約600V或更大時，該電晶體之每單位閘極寬度下的截止狀態汲極電流為約10-8Amps/mm或更低，以及當該電晶體以2微秒或更低的切換時 間被切換時，該電晶體之動態導通電阻值為低於該電晶體之直流導通電阻值的1.1倍。
在第三態樣中，描述一種電晶體。該電晶體包含半導體材料結構、源極及汲極以及位於源極與汲極之間的電極，該半導體材料結構於該半導體材料結構中包含通道，各源極及汲極與通道電性接觸。電極包含閘極及延伸部分，該延伸部分從閘極延伸朝向汲極。該電晶體具有低於20微米的閘極-汲極間隔，該延伸部分包含複數個階梯，其中該延伸部分之每微米的長度下在該複數個階梯中的階梯之數目大於0.4，及當閘極以低於相對於源極的電晶體之臨界電壓被偏壓且電晶體之汲極-源極電壓為約600V或更大時，該電晶體之每單位閘極寬度下的截止狀態汲極電流為約10-8Amps/mm或更低。
在第四態樣中，描述一種形成半導體裝置之方法。該方法包含提供半導體材料結構，在半導體材料結構之表面上形成具有厚度的電極界定層，及在電極界定層上方圖案化遮罩層，該遮罩層包含具有寬度的開口。該方法進一步包含蝕刻電極界定層以在該電極界定層中形成凹口，該凹口具有第一側壁及相對於第一側壁的第二側壁，第一側壁及第二側壁各包括複數個階梯，其中第一側壁相對於半導體材料結構之表面形成第一等效角，且第二側壁相對於半導體材料結構之表面形成第二等效角，且半導體材料結構的遠端的凹口之一部分具有第一寬度，且半導體材料結構的近端的凹口之一部分具有第二寬度，第一寬度大於第二寬度。該電極界定層 之蝕刻包含實行第一流程及第二流程，第一流程包括移除該電極界定層之一部分，且第二流程包括移除遮罩層之一部分而非整個移除遮罩層，其中第二流程導致遮罩層中的開口之寬度增加。此外，該電極界定層之蝕刻造成第二等效角大於第一等效角。
在第五態樣中，描述一種形成半導體裝置之方法。該方法包含提供半導體材料結構，在該半導體材料結構之表面上形成具有厚度的電極界定層，及在該電極界定層上方圖案化遮罩層，該遮罩層包含開口。該開口形成圖案，該圖案包含複數個區域，具有第一寬度的該複數個區域與具有第二寬度的該複數個區域交錯，第一寬度大於第二寬度。該方法進一步包含蝕刻在該開口下的該電極界定層以在該電極界定層中形成凹口，該凹口具有第一側壁及第二側壁，第一側壁包含複數個區段，各該複數個區段鄰近具有第一寬度的該等區域中之一者，且第二側壁包含複數個區段，各該複數個區段鄰近具有第二寬度的該等區域中之一者。此外，該蝕刻造成第二側壁之該等區段之平均斜率大於第一側壁之該等區段之平均斜率。
本文所述的裝置及方法之各者可包含以下特徵或步驟之一或更多者。第二等效角可大幅大於第一等效角。第二等效角比起第一等效角可至少大10度。半導體或III-N材料結構可包含第一III-N材料層、第二III-N材料層及2DEG通道，該2DEG通道係因為第一III-N材料層與第二III-N材料層之間的組成的差異而在第一III-N材料層中鄰近第二III-N 材料層處被感應出。第一III-N材料層可包含GaN且第二III-N材料層可包含AlGaN、AlInN、AlInGaN或BAlInGaN。第一III-N材料層及第二III-N材料層可為III族面向層或[0 0 0 1]定向層或III族終止半極性層，且第二III-N材料層可位於第一III-N材料層與電極界定層之間。第一III-N材料層及第二III-N材料層可為N面向層或[0 0 0 -1]定向層或氮終止半極性層，且第一III-N材料層可位於第二III-N材料層與電極界定層之間。凹口可延伸通過電極界定層之整個厚度。凹口可延伸進入III-N材料結構及/或通過2DEG通道。
電極界定層可包括SiNx。電極界定層之厚度可介於約0.1微米與約5微米之間。電晶體可進一步包括III-N材料結構與電極界定層之間的介電鈍化層，該介電鈍化層直接接觸鄰近電極的III-N材料之表面。介電鈍化層可包括SiNx。介電鈍化層可位於電極與III-N材料結構之間，使得該電極不直接接觸III-N材料結構。電晶體可進一步包含介電鈍化層與電極界定層之間的額外的絕緣層。該額外的絕緣層可包括AlN。該電極之延伸部分可直接接觸側壁。
該電極可包含閘極及第一側壁及第二側壁中的該複數個階梯，該閘極在該電晶體之閘極區域中，該複數個階梯可各包含第一階梯、第二階梯及第三階梯，第一階梯具有正好鄰近閘極的第一階梯寬度，第二階梯具有正好鄰近第一階梯的第二階梯寬度，且第三階梯具有正好鄰近第二階梯的第三階梯寬度，其中在第一側壁中的該複數個階梯中的第一階梯寬度對於第二階梯寬度之比例實質上相同於在第二側壁中 的該複數個階梯中的第一階梯寬度對於第二階梯寬度之比例。在第一側壁中的該複數個階梯中的第一階梯寬度對於第三階梯寬度之比例可實質上相同於在第二側壁中的該複數個階梯中的第一階梯寬度對於第三階梯寬度之比例。在第一側壁中的第一階梯寬度、第二階梯寬度及第三階梯寬度之總和可大於在第二側壁中的第一階梯寬度、第二階梯寬度及第三階梯寬度之總和。
半導體材料結構可包含III-N材料，且通道可位於III-N材料中。該電晶體或該裝置之直流導通電阻值可為低於12歐姆毫米。該電場板或該延伸部分可具有12微米或更短的長度。
該蝕刻可造成第二等效角大幅大於第一等效角。該蝕刻可造成第二等效角比起第一等效角至少大10度。遮罩層可包括光阻。該方法可進一步包括在實行蝕刻步驟之前導致遮罩層中的光阻之重新分佈。導致光阻之重新分佈可包括熱退火該光阻。該光阻之重新分佈可造成遮罩層在開口之一側上具有第一傾斜側壁及在開口之相對側上具有第二傾斜側壁。該光阻之重新分佈可造成第二傾斜側壁比起第一傾斜側壁具有較大的斜率。該方法可進一步包含移除遮罩層及在凹口中形成電極。該蝕刻可進一步包含在已實行第二流程之後再次實行第一流程，及在已再次實行第一流程之後再次實行第二流程。該蝕刻可造成凹口延伸通過電極界定層之整個厚度。半導體材料結構可包括III-N層。該蝕刻可包括蝕刻通過電極界定層之整個厚度及於該蝕刻之整體期間使用遮罩層作 為蝕刻遮罩。該蝕刻可進一步包括蝕刻進入正好位於電極界定層下的層。
描述可再現地製造之III-N裝置，該等III-N裝置能支持高電壓而具有低漏電，且同時能展現低導通電阻值及高崩潰電壓，如所述。還描述形成該等裝置之方法。本文所述的III-N裝置可為電晶體，且可為適合用於高電壓應用的高電壓裝置。本發明之一或更多實施方式之細節記載於附圖及以下描述中。從描述及圖式以及從申請專利範圍，本發明之其他特徵及優點將為顯而易見的。
10‧‧‧基板
11‧‧‧III-N通道層/半導體層/第一III-N層
12‧‧‧III-N阻障層/半導體層/第二III-N層
13‧‧‧絕緣層
14‧‧‧源極接點/源極
15‧‧‧汲極接點/汲極
16‧‧‧閘極接點/閘極
17‧‧‧凹口
18‧‧‧電場板
19‧‧‧二維電子氣(2DEG)通道
21‧‧‧額外的介電層
22‧‧‧鈍化層
23‧‧‧絕緣層/電極界定層
24‧‧‧傾斜型電場板
25‧‧‧傾斜側壁
26‧‧‧角度
28‧‧‧III-N材料結構之表面
29‧‧‧電極
33‧‧‧電極界定層
36‧‧‧等效角
37‧‧‧等效角
43‧‧‧側壁
44‧‧‧點
45‧‧‧點
46‧‧‧側壁
47‧‧‧點
48‧‧‧點
51‧‧‧閘極區域
52‧‧‧源極入口區域
53‧‧‧汲極入口區域
54‧‧‧第一延伸部分/電場板
55‧‧‧第二延伸部分
56‧‧‧歐姆接觸區域
59‧‧‧閘電極
60‧‧‧虛線
61‧‧‧閘電極之部分/閘極/主動閘極部分
63‧‧‧虛線
64‧‧‧源極接觸墊
65‧‧‧汲極接觸墊
66‧‧‧虛線
71‧‧‧光阻遮罩層
72‧‧‧開口
73‧‧‧側壁/水平寬度
74‧‧‧側壁/水平寬度
80‧‧‧虛線
81‧‧‧階梯
82‧‧‧階梯
83‧‧‧階梯
84‧‧‧階梯
90‧‧‧虛線
91‧‧‧階梯
92‧‧‧階梯
93‧‧‧階梯
94‧‧‧階梯
200‧‧‧基板
201‧‧‧緩衝層
202‧‧‧III-N層
204‧‧‧III-N層
D1‧‧‧寬度
D1’‧‧‧寬度
LFP‧‧‧電場板長度
LGD‧‧‧閘極-汲極間隔
S1‧‧‧寬度
S1’‧‧‧寬度
第1圖至第3圖為先前技術之III-N HEMT裝置之橫截面視圖。
第4圖至第5圖為III-N HEMT裝置之實施方式之橫截面視圖。
第6圖為第4圖之III-N HEMT及第5圖之III-N HEMT之平面視圖。
第7圖至第17圖繪示形成第4圖之III-N HEMT的方法。
第18圖為III-N HEMT裝置之另一個實施方式之橫截面視圖。
於各圖式中相同的元件符號指示相同的元件。
描述基於III-N異質結構的電晶體。設計裝置之電極使得該裝置能被可再現地製造，能支持高電壓而具有低漏 電，且同時能展現低導通電阻值及低閘極電容值。亦描述形成電極之方法。本文所述的III-N裝置可為適用於高電壓應用的高電壓裝置。在如此高電壓電晶體中，當電晶體被偏壓截止時(亦即，相對於源極在閘極上的電壓低於電晶體臨界電壓)，電晶體至少能夠支持全部的源極-汲極電壓低於或等於在應用中的高電壓，在該應用中使用該電晶體，舉例而言，高電壓可為100V、300V、600V、1200V、1700V或更高。當高電壓電晶體被偏壓導通時(亦即，相對於源極在閘極上的電壓高於電晶體臨界電壓)，該高電壓電晶體能夠以低導通電壓傳導大量電流。可允許的導通電壓最大值為能在應用中所維持的電壓最大值，在該應用中使用該電晶體。
本文所述的電晶體各包含電場板結構，該電場板結構允許可與第3圖之裝置相比的裝置操作電壓及崩潰電壓，但該電場板結構能被可再現地製造。此外，電場板配置允許對於給定操作電壓所設計的電晶體在閘極與汲極之間具有非常小的間隔，用以減低裝置導通電阻值且使電性損失最小化。
本文所述的裝置繪示於第4圖至第5圖及第17圖至第18圖。本文所述的III-N電晶體各包含在III-N材料結構之頂上的電極界定層。電極界定層包含凹口，且電極在該凹口中。於凹口之頂部上的寬度大於在凹口之底部的寬度。電極包含在該電極之相反側上的第一延伸部分及第二延伸部分，第一延伸部分及第二延伸部分在電極界定層之部分上方。第一延伸部分延伸朝向汲極電極而作為電場板。第二延伸部分延伸朝向源極電極。在電極界定區域中的凹口中保形地沉積 電極且具有延伸部分在凹口之側壁上方。因此，延伸部分之輪廓為至少部分由對應的側壁之輪廓所決定。在電極之延伸部分下方的凹口之側壁包含複數個階梯。側壁各者相對於下方的III-N材料結構之最上方表面形成等效角度。在第一延伸部分下方的側壁之等效角度，界定(且因此相同於)電場板之等效角度，可為足夠小以允許裝置之高電壓操作，如在其中使用該裝置之電路應用所要求的。在第二延伸部分下方的側壁之等效角度，界定(且因此相同於)第二延伸部分之等效角度，為大於第一延伸部分之等效角度。相較於其中第一延伸部分及第二延伸部分具有實質上相同的等效角度的裝置而言，此舉允許對於源極與閘極之間的給定水平間隔有較小的閘極-源極電容值。
參照第4圖，III-N HEMT包含基板10(雖然基板為任選的)、在基板之頂上的第一III-N層11及在第一III-N層之頂上的第二III-N層12。III-N層11及III-N層12彼此具有不同的組成，該等組成經選擇使得二維電子氣(2DEG)19(由虛線所繪示)，亦即，傳導通道，在靠近第一III-N層11及第二III-N層12之間的介面被感應出。電極界定層33形成於第二III-N層上方，電極界定層33包含凹口17，凹口17可延伸通過電極界定層33之整個厚度。或者，凹口17可僅部分地延伸通過電極界定層(未圖示)。電極界定層33通常介於約0.1微米與5微米厚之間，例如約0.85微米厚。電極界定層33可具有實質上各處都均勻的組成。電極界定層33由絕緣體所形成，例如矽氮化物(SiNx)。
閘電極59形成於凹口中。在第4圖圖示的實施方式中，閘電極59保形覆蓋凹口中的整個曝露的表面，雖然在某些實施方式中，閘電極59僅覆蓋凹口中的曝露的表面之一部分(未圖示)，如以下進一步所述。在閘極區域51中的閘電極59之部分61為裝置之閘極61。閘電極59進一步包含第一延伸部分54及第二延伸部分55，第一延伸部分54在汲極入口區域53中的電極界定層之至少一部分上方，第二延伸部分55在源極入口區域52中的電極界定層之至少一部分上方。第一延伸部分54作為電場板，當裝置以大的汲極-源極電壓而被偏壓於截止狀態中時(亦即，閘極-源極電壓低於裝置臨界電壓)，降低裝置中的峰值電場。裝置包含第二延伸部分55以確保如果於裝置製造期間發生閘電極59與凹口之不對準時，閘電極59延伸朝向源極接點14至少超越閘極區域51之源極側邊緣。閘電極59在電極界定區域中被保形沉積於凹口中。
第一延伸部分54在凹口之側壁43上方，側壁43從點44(亦即，最靠近閘極區域51的電極界定層33之部分)延伸直到最靠近汲極的凹口之頂上的邊緣處的點45。第二延伸部分55在凹口之側壁46上方，側壁46從點47(亦即，最靠近區域51的電極界定層33之部分)延伸直到最靠近源極的凹口之頂上的邊緣處的點48。因此，延伸部分54之輪廓及延伸部分55之輪廓為至少部分地分別由側壁43之輪廓及側壁46之輪廓所決定。雖然第二延伸部分55圖示為延伸超過整個側壁46至少到達點48，在某些實施方式中，延伸部分55僅沿側壁46向上延伸部分(未圖示)。讓第二延伸部分55僅沿側壁 46向上延伸部分可降低閘極電容值，此舉改善裝置效能。然而，在某些情況下，相較於類似的裝置其中第二延伸部分55僅沿側壁46向上延伸部分，讓第二延伸部分55延伸超過整個側壁46至少到達點48降低分散(dispersion)。
源極接點14及汲極接點15分別位於閘極59之相對側上且形成歐姆接點至2DEG通道19。III-N HEMT還包含閘極區域51及分別位於閘極區域之相對側上的源極入口區域52及汲極入口區域53，閘極61沉積於閘極區域51中。源極接點14及汲極接點15分別沉積於裝置結構之區域56中，該等區域56稱作裝置歐姆區域。源極入口區域52位於源極接點14與閘極61(亦即，在閘極區域51中的閘電極59之部分)之間，且汲極入口區域53位於汲極接點15與閘極61之間。III-N HEMT還包含額外的III-N層(未圖示)，舉例而言，在第一III-N層11與基板10之間的III-N緩衝層，或在第一III-N層11與第二III-N層12之間的III-N層例如AlN。III-N HEMT還可任選地包含鈍化層22及額外的介電層21(亦為任選)，鈍化層22接觸至少在凹口區域中的III-N材料表面，額外的介電層21在鈍化層22與電極界定層33之間。如第4圖所示，在電極界定層33中的凹口17可延伸通過額外的介電層21之整個厚度但不通過鈍化層22。因此，鈍化層22可在III-N材料與閘極區域51中的閘極61之間，藉此作為閘極絕緣體。閘極絕緣體可幫助避免HEMT中的閘極漏電流。
分散意指相較於當裝置在DC條件下操作時，當裝置在RF條件或切換條件下操作所時觀察到的電流-電壓(I-V) 特徵中的差異。在III-N裝置中，例如分散的效應經常由在III-N材料層之最上方的一或更多個表面處的電壓波動所導致，於裝置操作期間表面狀態之充電之結果。因此，鈍化層例如第4圖中的層22，藉由避免或抑制於最上方的III-N表面處的電壓波動來避免或抑制分散。
在包含有鈍化層22的實施方式中，電極界定層33與鈍化層22之結合維持裝置之最上方的III-N表面之有效鈍化。當額外的介電層21例如AlN被包含於鈍化層22與電極界定層33之間時，額外的介電層21可能需要做得夠薄，例如比約20nm薄，比約10nm薄或比約5nm薄，以確保仍能維持最上方的III-N表面之有效鈍化。太厚的額外的介電層21，例如大於約20nm，可能劣化層22之鈍化效果及層33之鈍化效果。
第4圖之III-N HEMT可為增強模式(亦即，常關型，且臨界電壓大於0V)或空乏模式(亦即，常開型，且臨界電壓小於0V)裝置。用於第4圖之III-N HEMT的其他配置亦為可能的。舉例而言，在一個實施方式中，在電極界定層33中的凹口17僅延伸部分地通過電極界定層33之厚度，使得電極界定層33之一部分位於III-N材料與閘極區域中的閘極61之間(未圖示)。在此情況下，電極界定層33亦可作為閘極絕緣體，且省略鈍化層22及/或額外的介電層21可為可能的。在其他實施方式中，在電極界定層33中的凹口17額外地延伸通過鈍化層22之整個厚度，且閘極61直接接觸位於下方的III-N材料(未圖示)。在又另一個實施方式中，凹口17進一步 延伸進入III-N材料中，如第5圖所示。
第5圖繪示與第4圖之III-N HEMT相似的III-N HEMT，除了在沉積閘電極59之前，電極界定層33中的凹口17被進一步蝕刻而延伸通過鈍化層22且進入III-N材料結構(層11及層12)中。如第5圖所示，凹口17可延伸通過2DEG 19。在凹口17延伸通過2DEG 19的情況中，該HEMT可為增強模式裝置。
參照第4圖及第5圖，電極界定層33之側壁43及側壁46各者包含複數個階梯(且因此閘電極59之延伸部分54及延伸部分55亦包含複數個階梯)。側壁43及側壁46各者具有等效斜率，該等等效斜率分別等於虛線63及虛線66之斜率，其中虛線63通過點44及點45，且虛線66通過點47及點48。如此，側壁43及側壁46各者與位於下方的III-N材料結構之最上方表面分別形成等效角36及37。或以不同的方式來描述，側壁43及側壁46之各側壁具有等效斜率，等效斜率分別等於虛線63及虛線66之斜率。
如第4圖及第5圖所示，側壁46之等效斜率大於側壁43之等效斜率，且在許多情況下側壁46之等效斜率大幅大於側壁43之等效斜率。對應地，由側壁46相對於III-N材料結構之最上方表面所形成的等效角37大於(舉例而言，大幅大於或至少大於10度)由側壁43相對於III-N材料結構之最上方表面所形成的等效角36。鄰近汲極15的側壁43之等效角36被維持足夠小，以允許能施加較大的截止狀態電壓，而無裝置承受高電場崩潰或其他與裝置中較大電場關聯的有害 的效應的情況。亦即，增加等效角36通常造成當裝置在截止狀態時(亦即，當閘極相對於源極於低於裝置臨界電壓的某電壓下偏壓時)對於給定的汲極-源極電壓該裝置中峰值電場的增加，導致較低的關閉狀態操作電壓及崩潰電壓。然而，對於源極14與閘極61之間給定的分隔，增加側壁46之等效角37可降低閘極-源極電容值，此舉有益於裝置效能。若使得有效角37實質上與角36相同，而非如圖示的大於角36，則可能需要增加源極14與閘極61之間的分隔，以允許可靠的裝置製造且避免閘極-源極電容值太大。
第6圖為第4圖之裝置及第5圖之裝置之平面圖(頂視)，且包含交錯的源極接點14及汲極接點15之「手指」，而源極接點14連接至源極接觸墊64且汲極接點15連接至汲極接觸墊65。虛線60指示對應於第4圖及第5圖中繪示的橫截面之切片。如第6圖所示，閘極61以類似蛇紋石的圖案來形成且寬度S1之區域與寬度D1之區域交錯，其中D1實質上大於S1。源極接點14之手指在寬度S1之區域中，且汲極接點15之手指在寬度D1之區域中。閘極61亦可連接至閘極接觸墊(未圖示)。雖然第6圖繪示3個源極手指及3個汲極手指，通常而言裝置可包含較少或較多源極手指及汲極手指。
使用習知技術可能難以再現地達成凹口17之形成，凹口17含有第4圖及第5圖中繪示的形狀的閘電極59，其中側壁43及側壁46之各者包含複數個階梯且具有不同的等效斜率。製造第4圖至第6圖之裝置之簡單且可再現的方法繪示於第7圖至第16圖。該方法利用寬度S1及寬度D1的 差，如以上參照第6圖所述，用以達成在具有如第4圖及第5圖所示的輪廓的電極界定層33中的凹口17，其中側壁46之等效斜率大於側壁43之等效斜率。該方法僅需要單一微影步驟但仍然能達成凹口17之輪廓，其中側壁46之等效斜率大於(例如，大幅大於)側壁43之等效斜率。可用以達成如此輪廓的其他流程通常涉及多個微影步驟且因此比起繪示於第7圖至第16圖中且如下所述的方法更為複雜且昂貴。
參照第7圖，舉例而言，藉由有機金屬化學氣相沉積法(MOCVD)或分子束磊晶(MBE)，III-N材料層11及III-N材料層12形成於基板10上。然後藉由例如MOCVD或電漿輔助化學氣相沉積(PECVD)的方法來沉積形成於III-N材料層11及III-N材料層12上方的鈍化層22。再者，如第8A圖中可見，分別形成源極接點14及汲極接點15。源極接點及汲極接點與在III-N材料層中感應出的2DEG 19電性接觸。源極接點14及汲極接點15分別可以數種方式來形成。舉例而言，於層12之表面上，舉例而言，藉由蒸鍍、濺射或CVD，可於歐姆接觸區域56(第4圖中所示)中沉積金屬或數個金屬之組合，繼之以熱退火，熱退火導致沉積的金屬與位於下方的半導體材料形成金屬合金。或者，n型摻質可被離子佈植進入歐姆區域56中，繼之以於此區域頂上的藉由沉積、濺射或CVD的金屬沉積。或是歐姆接觸區域56中的材料可被蝕刻掉，藉由MOCVD或MBE，n型材料可再生長於此區域中，且然後金屬可沉積於此區域頂上。第8B圖圖示第8A圖中的裝置之平面視圖，其中虛線80指示第8A圖中繪示的橫截面。如第 8B圖可見，沉積交錯的源極接點14之手指及汲極接點15之手指，使得相鄰源極手指與汲極手指之間的間隔於裝置各處為近似相同的。
其次，如第9圖可見，舉例而言，藉由PECVD、濺射或蒸鍍，額外的介電層21及電極界定層33沉積於鈍化層22上方。然後，舉例而言，藉由反應性離子蝕刻RIE或感應耦合電漿(ICP)蝕刻，通過電極界定層蝕刻出凹口。用於形成凹口的流程繪示於第10圖至第16圖中。
參照第10A圖，於電極界定層33上圖案化光阻遮罩層71以具有開口72。可藉由標準微影流程來實行圖案化。第10B圖圖示第10A圖中的裝置之平面圖，其中虛線90指示第10A圖中繪示的橫截面。藉由具有虛線的矩形來指示被光阻遮罩層71所覆蓋的源極手指14及汲極手指15。如第10B圖可見，在光阻遮罩層71中的開口72是以類似蛇紋石的圖案來形成且寬度S1’之區域與寬度D1’之區域交錯，其中S1’與第6圖中的寬度S1近似相同，且D1’與第6圖中的寬度D1近似相同。正好位於相鄰的源極手指與汲極手指之間的開口72之部分為設置於比起汲極手指實質上較靠近源極手指處，因此，D1’實質上大於S1’。因此，在寬度D1’之區域中的光阻之體積及表面面積大幅大於在寬度S1’之區域中的光阻之體積及表面面積。
然後，舉例而言，藉由熱退火該結構，重新分佈在遮罩層71中的光阻，導致如第11圖中所示的光阻輪廓。於不損害光阻層71或位於下方的層之任一層的溫度下實行退 火。如第11圖所繪示，於光阻之重新分佈之後，光阻遮罩層具有傾斜的側壁73及側壁74。側壁73及側壁74之確切斜率及造成的輪廓至少部分取決於正好與側壁相鄰的光阻之部分之體積及/或表面面積。因為與側壁74相鄰的光阻之部分(該部分具有寬度D1’)比起與側壁73相鄰的光阻之部分(該部分具有寬度S1’)具有實質上較大的體積及表面面積，所以於開口72中造成的側壁輪廓為非對稱的，且側壁73比側壁74陡。光阻層71及側壁73與74之造成的輪廓可進一步藉由變化退火條件來控制，退火條件例如退火時間、退火溫度及在其中實行退火的周圍氣體之化學物。舉例而言，較長的退火時間或更高的溫度可導致側壁73及側壁74中的較小斜坡，雖然如第11圖中繪示且上述的不對稱性仍維持。
參照第12圖，然後藉由實行第一蝕刻來部分地形成在電極界定層33中的凹口，第一蝕刻採用蝕刻化學物，該蝕刻化學物蝕刻在層71中的光阻及電極界定層33之材料兩者。舉例而言，若電極界定層33為SiNx，則可藉由使用蝕刻化學物的反應性離子蝕刻(RIE)或感應耦合電漿(ICP)蝕刻來實行第一蝕刻，該蝕刻化學物包含O2及SF6。在某些實施方式中，第一蝕刻為實質上非等向性蝕刻。
如第13圖所繪示，然後實行第二蝕刻，第二蝕刻蝕刻光阻遮罩層71而無實質上蝕刻電極界定層33，藉此增加開口72之寬度。舉例而言，若電極界定層33為SiNx，則可藉由使用蝕刻化學物的反應性離子蝕刻(RIE)或感應耦合電漿(ICP)蝕刻來實行第二蝕刻，該蝕刻化學物僅包含O2。在某些 實施方式中，第二蝕刻為實質上等向性蝕刻。然後實行第三蝕刻，如同第一蝕刻，第三蝕刻利用蝕刻化學物，該蝕刻化學物蝕刻在層71中的光阻及電極界定層33之材料兩者，造成第14圖之輪廓。如第14圖所示，形成於電極界定層33中的凹口之源極側上的側壁之水平寬度74大於形成於凹口之源極側上的側壁之水平寬度73。然後重複數次光阻蝕刻流程與繼之以用於蝕刻層71及層33兩者之流程，重複該等流程直到凹口17延伸直到通過電極界定層33，造成具有陡峭側壁的孔徑。然後，舉例而言，藉由溶劑清潔，移除光阻遮罩層71，造成第15圖中所示的輪廓。額外的介電層21可由實質上不被用以蝕刻電極界定層33中的凹口之蝕刻流程所蝕刻的材料所形成。在該等例子中，額外的介電層21作為蝕刻終止層。
參照第16圖，然後舉例而言藉由實行蝕刻來移除與電極界定層33中的凹口17相鄰的額外的介電層21之部分，該蝕刻蝕刻額外的介電層21之材料但不蝕刻電極界定層33或鈍化層22之材料。舉例而言，當層33及層22皆為SiNx，且層21為AlN時，與電極界定層33中的凹口17相鄰的層21之該部分可於鹼中被化學蝕刻，例如光阻顯影劑。最後，舉例而言藉由蒸鍍、濺射或CVD，電極59保形地沉積於凹口中，造成第17圖之電晶體，第17圖之電晶體與第4圖之電晶體相同。為了形成第5圖之電晶體，於沉積電極59之前，實行額外的蝕刻，此舉將凹口17延伸通過鈍化層22且進入III-N材料結構中。
由於上述用於形成電極界定層33中的凹口17之蝕 刻過程之本質，側壁43及側壁46(標記於第17圖中)各具有相同數目的階梯。於相對側上同時形成的階梯具有實質上相同的高度。舉例而言，參照第17圖之裝置，同時形成的階梯81及階梯91具有實質上相同的高度。相似地，階梯82及階梯92具有實質上相同的高度，階梯83及階梯93具有實質上相同的高度，且階梯84及階梯94具有實質上相同的高度。此外，階梯81至階梯84之各者之大小及寬度實質上正比於在相對側壁上的對應階梯之大小及寬度。亦即，階梯81之寬度對於階梯91之寬度之比例，階梯82之寬度對於階梯92之寬度之比例，階梯83之寬度對於階梯93之寬度之比例，及階梯84之寬度對於階梯94之寬度之比例皆大約相同，亦即，實質上相同。在替代的過程中，其中階梯之各者由階梯自己的微影流程所形成，由於在微影流程中固有的對準公差(例如，不對準)，在對應的階梯之寬度之比例之間的上述關係通常無法維持。
第4圖至第6圖之裝置或者可藉由使用上述的方法之稍微經修改的版本來形成。舉例而言，可於在電極界定層33中形成凹口17之後分別形成源極接點14及汲極接點15。此外，對於第6圖之裝置，用以將凹口17延伸進入III-N材料結構中所實行的額外的蝕刻步驟可包含以下步驟。一旦凹口延伸通過鈍化層22至III-N材料之最上方的表面，且在電極59之沉積之前，可使用蝕刻化學物來蝕刻該結構，比起用於電極界定層33及鈍化層22所使用的材料之蝕刻速率，該蝕刻化學物於較高的蝕刻速率下蝕刻III-N材料。舉例而言， 當電極界定層33及鈍化層22皆為SiNx時，可實行Cl2 RIE或ICP蝕刻，造成凹口延伸進入III-N材料結構中。
再次參照第17圖之裝置，階梯81至階梯84及階梯91至階梯94之各者包含兩個表面(雖然該等步驟可各包含額外的表面)。該等表面之一個表面為水平的(亦即，實質上平行於III-N材料結構之最上方表面)，同時第二表面為傾斜的表面，且第二表面相對於III-N材料結構之最上方表面呈某角度。各階梯之傾斜的表面之傾斜的角度為製造過程中使用的光阻遮罩層71之傾斜的側壁之結果，如第11圖中所繪示。如先前所述，光阻層之側壁中的傾斜為重新分佈流程例如熱退火所導致的。然而，階梯81至階梯84及階梯91至階梯94之傾斜表面或者可由實質上垂直表面所取代。若需要實質上垂直表面而非傾斜的表面，則可省略光阻重新分佈流程或更改光阻重新分佈流程以改變造成的光阻輪廓。
參照凹口17之側壁43，側壁43界定第4圖及第17圖之裝置中的電場板54之形狀，吾人已發現藉由引入較大的階梯之數目/密度而不改變其他裝置參數之任一參數，能可靠地達成較高電壓操作。此外，若增加階梯之數目/密度，則吾人已發現裝置可以與具有較低的階梯之數目/密度的裝置相似的可靠性來操作，即使減少閘極-汲極間隔(在第17圖中標記為LGD)，此為無法預期的結果。此外，若增加階梯之數目/密度，則吾人已發現裝置可以與具有較低的階梯之數目/密度的裝置相似的可靠性來操作，即使減少電場板長度(在第17圖中標記為LFP)，此亦為無法預期的結果。舉例而言，具有電場 板長度LFP等於11.5微米(其中LFP界定為從點44至電場板之邊緣的水平長度，如第17圖所繪示)且8個階梯(例如，階梯密度大於每微米的電場板長度下0.4個階梯)及閘極-汲極間隔LGD(其中LGD如第17圖中所示來界定)等於18微米(例如，小於20微米)的裝置，當該裝置在截止狀態時(亦即，當閘極相對於源極以低於裝置臨界電壓的電壓下被偏壓時)，已發現該裝置可靠地支持至少600V的汲極-源極電壓。在這些裝置中，於600V的汲極-源極電壓且相對於源極以低於裝置臨界電壓來偏壓閘極，每單位閘極寬度下的截止狀態汲極電流為約10-8Amps/mm，且直流導通電阻值為低於16歐姆毫米，其中直流導通電阻值界定為當閘極被偏壓導通時，於低汲極-源極電壓下裝置之直流電流-電壓曲線之斜率。藉由增加用於源極歐姆接點及汲極歐姆接點的金屬之厚度，直流導通電阻值能進一步減低至約12歐姆毫米或更低。這些裝置還具有非常低的直流-射頻(DC-RF)分散。裝置之動態導通電阻值，界定為在切換條件下的導通電阻值，為低於針對2微秒或更少的切換時間(亦即，轉換率)之直流導通電阻值的1.1倍(例如，實質上低於1.5倍)。在比較中，以僅具有3個階梯的電場板所形成的裝置，但具有在其他方面與上述裝置相似的結構，當裝置在截止狀態時，需要22微米的閘極-汲極間隔LGD(例如，大於20微米)以可靠地支持至少600V的汲極-源極電壓。此外，由於增加的閘極-汲極間隔，這些裝置展現了實質上較大的直流導通電阻值及動態導通電阻值。
此外，還已發現階梯81與最靠近階梯81的階梯(階 梯82至84)之相對大小於高電壓操作期間會影響裝置之可靠性。明確而言，使階梯82及任選地階梯83為實質上小於階梯81，繼之以較大的階梯(階梯84)，如第17圖所示，於高電壓操作期間增加裝置之可靠性。此亦為無法預期的結果。據推測，具有如此的階梯大小圖案減低靠近內在閘極之汲極側邊緣(亦即，靠近點44)的峰值電場同時仍維持沿著電場板之長度之剩餘長度的高電場，藉此允許以低峰值電場得以支持較大的電壓。
如前所述，III-N層11及III-N層12彼此之間具有不同的組成。選擇該等組成使得第二III-N層12比起第一III-N層11具有較大的間隙，此舉幫助實現2DEG 19之形成。作為一個實例，III-N層11可為GaN且III-N層12可為AlGaN或AlInGaN或BAlInGaN，而層12可為n摻雜或可不含有摻雜雜質之顯著濃度。在層12為未摻雜的情況下，感應出的2DEG為層11與層12之間的極化電場中的差異之結果。
若III-N層11及III-N層12為由以非極性或半極性定向的III-N材料所組成，則亦可能需要用n型雜質來摻雜全部的或部分的第二半導體層12，以感應出2DEG 19。若III-N層11及III-N層12為於極化方向中定向，例如[0 0 0 1](亦即，III族面向)定向，則藉由極化電場可感應出2DEG 19而不需要該等III-N層之任一者之任何實質的摻雜，雖然藉由用n型雜質來摻雜全部的或部分的第二III-N層12可增加2DEG片電荷濃度。增加的2DEG片電荷濃度可為有利的，在於該等濃度可減低二極體導通電阻值，但該等濃度亦可導致較低 的逆向崩潰電壓。因此，2DEG片電荷濃度較佳地被最佳化至針對應用之適合的值，於該應用中使用二極體。
基板10可為任何適合的基板，於該基板上可形成III-N層11及III-N層12，舉例而言，碳化矽(SiC)、矽、藍寶石(sapphire)、GaN、AlN或任何其他於該基板上可形成III-N裝置的適合的基板。在某些實施方式中，在基板10與半導體層11之間包含III-N緩衝層(未圖示)例如AlGaN或AlN以使層11及層12中的材料缺陷最小化。
第18圖圖示與第4圖及第17圖之裝置相似的III-N HEMT電晶體之橫截面視圖，但該III-N HEMT電晶體為製造於定向於N極性[0 0 0 1bar]方向中或為氮終止半極性材料之III-N半導體材料上。裝置包含基板200，基板200適合用於N極性III-N材料或半極性III-N材料之生長。層201為緩衝層，例如GaN或AlN，該緩衝層降低在下方的III-N材料中的缺陷密度。在某些情況下，可以省略層201且在基板200上直接生長III-N層204。選擇III-N層204及III-N層202之組成使得在層202中靠近層202與層204之間的介面處可感應出2DEG 19。舉例而言，層204可為AlGaN或AlInGaN，且層202可為GaN。額外的III-N層(未圖示)，例如AlN層，可被包含於III-N層204與III-N層202之間。另一個額外的III-N層(未圖示)，例如AlInGaN、AlInN或AlGaN，亦可被包含於遠離III-N層204的III-N層202之相對側上。電極界定層33，再次包含凹口，相似於或相同於第4圖及第17圖之電極界定層。閘極59形成於凹口中。閘極59包含在裝置之 閘極區域51中的主動閘極部分61，以及延伸部分54及延伸部分55，如第4圖及第17圖。閘極59保形地沉積於電極界定區域中的凹口中，且延伸部分54位於凹口之側壁43上方。因此，延伸部分54之輪廓為至少部分由側壁43之輪廓所決定。源極接點14及汲極接點15分別位於閘極59之相對側上且形成歐姆接觸至2DEG通道19。
如在第4圖及第17圖之HEMT中，鈍化層22例如SiNx層可被包含於III-N材料結構之最上方表面上，且額外的介電層21例如AlN層可被包含於電極界定層33與鈍化層22之間。如第18圖所示，在電極界定層33中的凹口可延伸通過額外介電層21之整個厚度但不通過鈍化層22，使得鈍化層22亦作為閘極絕緣體。
第18圖之III-N HEMT可為增強模式(亦即，常關型，且臨界電壓大於0V)或空乏模式(亦即，常開型，且臨界電壓小於0V)裝置。用於第18圖之III-N HEMT的其他配置亦為可能的。舉例而言，在一個實施方式中，在電極界定層33中的凹口僅延伸部分地通過電極界定層33之厚度，使得電極界定層33之一部分位於III-N材料與閘極部分61之間(未圖示)。在此情況下，電極界定層33亦可作為閘極絕緣體，且省略鈍化層22及/或額外的介電層21可為可能的。在另一個實施方式中，在電極界定層33中的凹口額外地延伸通過鈍化層22之整個厚度，且閘極59直接接觸位於下方的III-N材料(未圖示)。在又另一個實施方式中，凹口進一步延伸進入III-N材料中(未圖示)，例如通過2DEG 19，如第5圖之電晶體。
用於形成第18圖之裝置的流程與圖示於第7圖至第16圖中用於形成第4圖之裝置的流程相同，除了形成於第18圖中之基板上的III-N材料層相較於形成於第4圖中之基板上的III-N材料層具有不同的晶體方向。
已描述數個實施方式。然而，將瞭解，在不脫離本文描述的技術及裝置之精神與範疇的情況下可作各種修改。表示於該等實施方式之各者中的特徵可被獨立地使用或與其他特徵結合。因此，其他實施方式在下述申請專利範圍之範疇內。
10‧‧‧基板
11‧‧‧第一III-N層
12‧‧‧第二III-N層
14‧‧‧源極接點/源極
15‧‧‧汲極接點/汲極
17‧‧‧凹口
19‧‧‧二維電子氣(2DEG)通道
21‧‧‧額外的介電層
22‧‧‧鈍化層
33‧‧‧電極界定層
36‧‧‧等效角
37‧‧‧等效角
43‧‧‧側壁
44‧‧‧點
45‧‧‧點
46‧‧‧側壁
47‧‧‧點
48‧‧‧點
51‧‧‧閘極區域
52‧‧‧源極入口區域
53‧‧‧汲極入口區域
54‧‧‧第一延伸部分/電場板
55‧‧‧第二延伸部分
56‧‧‧歐姆接觸區域
59‧‧‧閘電極
61‧‧‧閘電極之部分/閘極
63‧‧‧虛線
66‧‧‧虛線

Claims (43)

  1. 一種III族-氮化物(III-N)電晶體，包括：一III-N材料結構；一源極及一汲極；一電極界定層，該電極界定層具有一厚度，該電極界定層位於該III-N材料結構之一表面上方，該電極界定層具有一凹口，且於該汲極的近端具有一第一側壁及於該源極的近端具有一第二側壁，該第一側壁及該第二側壁各包括複數個階梯，其中該III-N材料結構的遠端的該凹口之一部分具有一第一寬度，且該III-N材料結構的近端的該凹口之一部分具有一第二寬度，該第一寬度大於該第二寬度；及在該凹口中的一電極，該電極包含一延伸部分，該延伸部分至少部分位於該第一側壁上方；其中該第一側壁相對於該III-N材料結構之該表面形成一第一等效角，且該第二側壁相對於該III-N材料結構之該表面形成一第二等效角，該第二等效角大於該第一等效角。
  2. 如請求項1所述之電晶體，其中該第二等效角大幅大於該第一等效角。
  3. 如請求項1所述之電晶體，其中該第二等效角比起該第一等效角至少大10度。
  4. 如請求項1所述之電晶體，其中該III-N材料結構包括一 第一III-N材料層、一第二III-N材料層及一2DEG通道，該2DEG通道係因為該第一III-N材料層與該第二III-N材料層之間的一組成差異而在該第一III-N材料層中鄰近該第二III-N材料層處被感應出。
  5. 如請求項4所述之電晶體，其中該第一III-N材料層包含GaN且該第二III-N材料層包含AlGaN、AlInN、AlInGaN或BAlInGaN。
  6. 如請求項4所述之電晶體，其中該第一III-N材料層及該第二III-N材料層為III族面向層或[0 0 0 1]定向層或III族終止半極性層，且該第二III-N材料層位於該第一III-N材料層與該電極界定層之間。
  7. 如請求項4所述之電晶體，其中該第一III-N材料層及該第二III-N材料層為N面向層或[0 0 0 -1]定向層或氮終止半極性層，且該第一III-N材料層位於該第二III-N材料層與該電極界定層之間。
  8. 如請求項4所述之電晶體，其中該凹口延伸通過該電極界定層之整個該厚度。
  9. 如請求項8所述之電晶體，其中該凹口延伸進入該III-N材料結構。
  10. 如請求項9所述之電晶體，其中該凹口延伸通過該2DEG通道。
  11. 如請求項1所述之電晶體，其中該電極界定層包括SiNx。
  12. 如請求項1所述之電晶體，其中該電極界定層之一厚度介於約0.1微米與約5微米之間。
  13. 如請求項1所述之電晶體，進一步包括該III-N材料結構與該電極界定層之間的一介電鈍化層，該介電鈍化層直接接觸鄰近該電極的該III-N材料之一表面。
  14. 如請求項13所述之電晶體，其中該介電鈍化層包括SiNx。
  15. 如請求項14所述之電晶體，其中該介電鈍化層位於該電極與該III-N材料結構之間，使得該電極不直接接觸該III-N材料結構。
  16. 如請求項14所述之電晶體，進一步包括該介電鈍化層與該電極界定層之間的一額外的絕緣層。
  17. 如請求項16所述之電晶體，其中該額外的絕緣層包括AlN。
  18. 如請求項1所述之電晶體，其中該電極之該延伸部分直接接觸該側壁。
  19. 如請求項1所述之電晶體，其中該電極包含一閘極，該閘極在該電晶體之一閘極區域中；及該第一側壁及該第二側壁中的該複數個階梯各包含一第一階梯、一第二階梯及一第三階梯，該第一階梯具有正好鄰近該閘極的一第一階梯寬度，該第二階梯具有正好鄰近該第一階梯的一第二階梯寬度，且該第三階梯具有正好鄰近該第二階梯的一第三階梯寬度；其中在該第一側壁中的該複數個階梯中的該第一階梯寬度對於該第二階梯寬度之一比例實質上相同於在該第二側壁中的該複數個階梯中的該第一階梯寬度對於該第二階梯寬度之一比例。
  20. 如請求項19所述之電晶體，其中在該第一側壁中的該複數個階梯中的該第一階梯寬度對於該第三階梯寬度之一比例實質上相同於在該第二側壁中的該複數個階梯中的該第一階梯寬度對於該第三階梯寬度之一比例。
  21. 如請求項19所述之電晶體，其中在該第一側壁中的該第一階梯寬度、該第二階梯寬度及該第三階梯寬度之一總和大 於在該第二側壁中的該第一階梯寬度、該第二階梯寬度及該第三階梯寬度之一總和。
  22. 一種形成一半導體裝置之方法，包括以下步驟：提供一半導體材料結構；在該半導體材料結構之一表面上形成一電極界定層，該電極界定層具有一厚度；在該電極界定層上方圖案化一遮罩層，該遮罩層包含一開口，該開口具有一寬度；及蝕刻該電極界定層以在該電極界定層中形成一凹口，該凹口具有一第一側壁及相對於該第一側壁的一第二側壁，該第一側壁及該第二側壁各包括複數個階梯，該第一側壁相對於該半導體材料結構之該表面形成一第一等效角，且該第二側壁相對於該半導體材料結構之該表面形成一第二等效角，該半導體材料結構的遠端的該凹口之一部分具有一第一寬度，且該半導體材料結構的近端的該凹口之一部分具有一第二寬度，該第一寬度大於該第二寬度；其中該蝕刻包含實行一第一流程及一第二流程，該第一流程包括移除該電極界定層之一部分，且該第二流程包括移除該遮罩層之一部分而非整個移除該遮罩層，該第二流程導致該遮罩層中的該開口之該寬度增加；及該蝕刻造成該第二等效角大於該第一等效角。
  23. 如請求項22所述之方法，其中該蝕刻造成該第二等效角 大幅大於該第一等效角。
  24. 如請求項22所述之方法，其中該蝕刻造成該第二等效角比起該第一等效角至少大10度。
  25. 如請求項22所述之方法，其中該遮罩層包括光阻。
  26. 如請求項25所述之方法，進一步包括在實行該蝕刻步驟之前導致該遮罩層中的該光阻之一重新分佈。
  27. 如請求項26所述之方法，其中導致該光阻之該重新分佈包括熱退火該光阻。
  28. 如請求項26所述之方法，其中該光阻之該重新分佈造成該遮罩層在該開口之一側上具有一第一傾斜側壁及在該開口之相對側上具有一第二傾斜側壁。
  29. 如請求項28所述之方法，其中該光阻之該重新分佈造成該第二傾斜側壁比起該第一傾斜側壁具有一較大的斜率。
  30. 如請求項22所述之方法，進一步包含移除該遮罩層及在該凹口中形成一電極。
  31. 如請求項22所述之方法，其中該蝕刻進一步包含在已實 行該第二流程之後再次實行該第一流程，及在已再次實行該第一流程之後再次實行該第二流程。
  32. 如請求項22所述之方法，其中該蝕刻造成該凹口延伸通過該電極界定層之整個該厚度。
  33. 如請求項22所述之方法，其中該半導體材料結構包括一III-N層。
  34. 一種形成一半導體裝置之方法，包括以下步驟：提供一半導體材料結構；在該半導體材料結構之一表面上形成一電極界定層，該電極界定層具有一厚度；在該電極界定層上方圖案化一遮罩層，該遮罩層包含一開口，該開口形成一圖案，該圖案包含複數個區域，具有一第一寬度的該複數個區域與具有一第二寬度的該複數個區域交錯，該第一寬度大於該第二寬度；及蝕刻在該開口下的該電極界定層以在該電極界定層中形成一凹口，該凹口具有一第一側壁及一第二側壁，該第一側壁包含複數個區段，各該複數個區段鄰近具有該第一寬度的該等區域中之一者，且該第二側壁包含複數個區段，各該複數個區段鄰近具有該第二寬度的該等區域中之一者；其中該蝕刻造成該第二側壁之該等區段之一平均斜率大於該第一側壁之該等區段之一平均斜率。
  35. 如請求項34所述之方法，其中該蝕刻包括蝕刻通過該電極界定層之整個該厚度及於該蝕刻之整體期間使用該遮罩層作為一蝕刻遮罩。
  36. 如請求項35所述之方法，其中該蝕刻進一步包括蝕刻進入正好位於該電極界定層下的一層。
  37. 如請求項34所述之方法，其中該半導體材料結構包括一III-N層。
  38. 一種電晶體，包括：一半導體材料結構，該半導體材料結構於該半導體材料結構中包含一通道；一源極及一汲極，各該源極及該汲極與該通道電性接觸；及位於該源極與該汲極之間的一電極，該電極包含一閘極及一延伸部分，該延伸部分從該閘極延伸朝向該汲極；其中該電晶體具有低於20微米的一閘極-汲極間隔；當該閘極以低於相對於該源極的該電晶體之一臨界電壓被偏壓，且該電晶體之一汲極-源極電壓為約600V或更大時，該電晶體之每單位閘極寬度下的一截止狀態汲極電流為約10-8Amps/mm或更低；及當該電晶體以2微秒或更低的一切換時間被切換時，該 電晶體之一動態導通電阻值為低於該電晶體之一直流導通電阻值的1.1倍。
  39. 如請求項38所述之電晶體，其中該半導體材料結構包括一III-N材料，且該通道位於該III-N材料中。
  40. 如請求項38所述之電晶體，其中該電晶體之該直流導通電阻值為低於12歐姆毫米。
  41. 一種電晶體，包括：一半導體材料結構，該半導體材料結構於該半導體材料結構中包含一通道；一源極及一汲極，各該源極及該汲極與該通道電性接觸；及位於該源極與該汲極之間的一電極，該電極包含一閘極及一延伸部分，該延伸部分從該閘極延伸朝向該汲極；其中該電晶體具有低於20微米的一閘極-汲極間隔；該延伸部分包含複數個階梯，其中該延伸部分之每微米的長度下在該複數個階梯中的階梯之數目大於0.4；及當該閘極以低於相對於該源極的該電晶體之一臨界電壓被偏壓，且該電晶體之一汲極-源極電壓為約600V或更大時，該電晶體之每單位閘極寬度下的一截止狀態汲極電流為約10-8Amps/mm或更低。
  42. 如請求項41所述之電晶體，其中該延伸部分具有12微米或更短的一長度。
  43. 如請求項41所述之電晶體，其中該電晶體之一直流導通電阻值為低於12歐姆毫米。
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