CN110808211A - 斜型栅结构氧化镓场效应晶体管及其制备方法 - Google Patents

斜型栅结构氧化镓场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN110808211A
CN110808211A CN201911088386.5A CN201911088386A CN110808211A CN 110808211 A CN110808211 A CN 110808211A CN 201911088386 A CN201911088386 A CN 201911088386A CN 110808211 A CN110808211 A CN 110808211A
Authority
CN
China
Prior art keywords
gallium oxide
dielectric layer
sample
effect transistor
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911088386.5A
Other languages
English (en)
Inventor
吕元杰
刘宏宇
王元刚
周幸叶
宋旭波
梁士雄
冯志红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 13 Research Institute
Original Assignee
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 13 Research Institute filed Critical CETC 13 Research Institute
Priority to CN201911088386.5A priority Critical patent/CN110808211A/zh
Publication of CN110808211A publication Critical patent/CN110808211A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明适用于半导体制造技术领域,提供了一种斜型栅结构氧化镓场效应晶体管及其制备方法,该制备方法包括:在衬底上外延制备n型掺杂氧化镓沟道层,并在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品;在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品;在所述第二样品上的所述倒梯形结构中制备T型栅电极,从而可以提高斜型栅结构氧化镓场效应晶体管的击穿电压。

Description

斜型栅结构氧化镓场效应晶体管及其制备方法
技术领域
本发明属于半导体制造技术领域,尤其涉及一种斜型栅结构氧化镓场效应晶体管及其制备方法。
背景技术
氧化镓是一种超宽禁带电力电子器件。超宽禁带氧化镓作为一种新的半导体材料,在击穿场强、巴利加优值和成本等方面优势突出。巴利加优值用于表征材料适合功率器件的程度。超宽禁带氧化镓功率器件与氮化镓和碳化硅器件在相同耐压情况下,导通电阻更低,功耗更小,并且能够极大地降低器件工作时的电能损耗。
然而,目前制造的氧化镓Ga2O3场效应晶体管器件虽然可以通过提高Ga2O3晶体材料质量、优化器件制作工艺等方法提高Ga2O3场效应晶体管器件的性能,但是Ga2O3场效应晶体管器件的击穿电压和导通特性还远低于材料预期值。
发明内容
有鉴于此,本发明实施例提供了一种斜型栅结构氧化镓场效应晶体管及其制备方法,以提高Ga2O3场效应晶体管器件的击穿电压和导通特性。
本发明实施例的第一方面提供了一种斜型栅结构氧化镓场效应晶体管的制备方法,包括:
在衬底上外延制备n型掺杂氧化镓沟道层,并在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品;
在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品;
在所述第二样品上的所述倒梯形结构中制备T型栅电极。
在一实施例中,所述在衬底上外延制备n型掺杂氧化镓沟道层,包括:
在衬底上生成未掺杂的氧化镓层;
在所述未掺杂的氧化镓层上外延n型掺杂氧化镓沟道层。
在一实施例中,所述n型掺杂氧化镓沟道层中的掺杂金属为硅、锡或者锗,掺杂浓度为1.0×1015cm-3至1.0×1020cm-3
所述n型掺杂氧化镓沟道层的厚度为10nm至1000nm。
在一实施例中,所述衬底包括高阻氧化镓衬底、半绝缘碳化硅衬底、氧化镁衬底或者蓝宝石衬底中任一种。
在一实施例中,所述在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品,包括:
在所述n型掺杂氧化镓沟道层上的两端通过电子束蒸发沉积源电极和漏电极,获得第一样品。
在一实施例中,所述在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品,包括:
在所述样品上依次沉积第一介质层和第二介质层;
在所述第二介质层表面、裸露的漏电极以及裸露的源电极上制备栅光刻图形,对所述栅光刻图形中的显影区域的光刻胶去除,以剩余光刻胶为掩膜,采用湿法腐蚀在所述第二介质层以及所述第一介质层中刻蚀出与所述第一介质层以及所述第二介质层总厚度相同的倒梯形结构,获得第二样品。
在一实施例中,沉积所述第一介质层采用的金属为氮化硅,沉积所述第二介质层采用的金属为二氧化硅;
所述第一介质层和所述第二介质层均覆盖裸露的n型掺杂氧化镓沟道层、所述漏电极的内端边缘以及所述源电极的内端边缘;
所述第一介质层和所述第二介质层的厚度均为50nm至500nm。
在一实施例中,在所述第二样品上的所述倒梯形结构中制备T型栅电极之前,还包括:
在所述第二样品上生长第三介质层,生长所述第三介质层采用的金属为氧化铝、氧化铪或者氧化铝与氧化铪的复合结构中的任一种,所述第三介质层的厚度为10nm至100nm。
在一实施例中,在所述第二样品上的所述倒梯形结构中制备T型栅电极,包括:
采用蒸发剥离方法在所述第二样品上的所述倒梯形结构中制备T型栅电极;
其中,制备所述T型栅电极采用的金属为Ni/Au合金或者Pt/Au合金;所述T型栅电极的长度大于或等于50nm且小于或等于10μm,所述栅电极的厚度为大于或等于10nm。
本发明实施例的第二方面提供了一种斜型栅结构氧化镓场效应晶体管,包括:采用上述任一实施例提供的斜型栅结构氧化镓场效应晶体管的制备方法制备得到的斜型栅结构氧化镓场效应晶体管。
本发明实施例与现有技术相比存在的有益效果是:通过在衬底上外延制备n型掺杂氧化镓沟道层,并在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品;在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品;在所述第二样品上的所述倒梯形结构中制备T型栅电极,从而可以提高斜型栅结构氧化镓场效应晶体管的击穿电压。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的斜型栅结构氧化镓场效应晶体管的制备方法的实现流程示意图;
图2是本发明实施例提供的n型掺杂氧化镓沟道层的示意图;
图3是本发明实施例提供的源电极和漏电极的示意图;
图4是本发明实施例提供的制备倒梯形结构的流程示意图;
图5是本发明实施例提供的第一介质层和第二介质层的示意图;
图6是本发明实施例提供的倒梯形结构的示意图;
图7是本发明实施例提供的第三介质层示意图;
图8是本发明实施例提供的T型栅电极示意图。
具体实施方式
以下描述中,为了说明而不是为了限定,提出了诸如特定系统结构、技术之类的具体细节,以便透彻理解本发明实施例。然而,本领域的技术人员应当清楚,在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中,省略对众所周知的系统、装置、电路以及方法的详细说明,以免不必要的细节妨碍本发明的描述。
为了说明本发明所述的技术方案,下面通过具体实施例来进行说明。
图1为本发明实施例提供的斜型栅结构氧化镓场效应晶体管的制备方法的实现流程示意图,详述如下。
步骤101,在衬底上外延制备n型掺杂氧化镓沟道层,并在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品。
可选的,衬底包括高阻氧化镓衬底、半绝缘碳化硅衬底、氧化镁衬底或者蓝宝石衬底中任一种。
可选的,如图2所示,在衬底上外延制备n型掺杂氧化镓沟道层时,可以首先在衬底上生成未掺杂的氧化镓层,然后在所述未掺杂的氧化镓层上外延n型掺杂氧化镓沟道层。
可选的,n型掺杂氧化镓沟道层中的掺杂金属为硅、锡或者锗,掺杂浓度为1.0×1015cm-3至1.0×1020cm-3,掺杂浓度可以是从上到下或者从下到上梯形浓度变化,也可以是掺杂浓度逐步渐变。n型掺杂氧化镓沟道层也可以称为n型低掺杂氧化镓沟道层。
所述n型掺杂氧化镓沟道层的厚度为10nm至1000nm。
可选的,本实施例中采用的氧化镓n-层采用外延法生长,氧化镓分子层层堆垛,因此缺陷排布方向垂直于衬底排布,电场平行于衬底分布,电场方向与缺陷排布方向垂直,这使得n-层更不容易产生击穿,从而大幅提升斜型栅结构氧化镓场效应晶体管的击穿电压。
可选的,如图3所示在所述n型掺杂氧化镓沟道层上沉积的源电极和漏电极。在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品,可以包括:在所述n型掺杂氧化镓沟道层上的两端通过电子束蒸发沉积源电极和漏电极,获得第一样品。
可选的,在沉积源电极和漏电极之前还可以在所述n型掺杂氧化镓沟道层的两端进行离子注入,然后在离子注入区域对应的所述n型掺杂氧化镓沟道层上通过电子束蒸发沉积源电极和漏电极。
其中,沉积的电极金属可以为Ti/Au合金或者Ti/Al/Ni/Au合金。
步骤102,在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品。
可选的,如图4所示,本步骤可以包括以下步骤。
步骤401,在所述样品上依次沉积第一介质层和第二介质层。
可选的,采用化学气相沉积方法在所述样品上依次沉积第一介质层和第二介质层,如图5所示的第一介质层和第二介质层示意图。
可选的,在所述n型掺杂氧化镓台面上生长介质层采用的化学气相沉积方法可以为等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition,PECVD)。
其中,所述PECVD是借助微波或射频等使含有薄膜组成原子的气体电离,在局部形成等离子体,利用等离子体的化学活性很强的特性,促进反应,使得很容易在基片上沉积出所期望的薄膜的方法。所述LPCVD是将一种或多种气态物质,在较低压力下,用热能激活,使其发生热分解或者化学反应,沉积在衬底表面形成所需的薄膜。
可选的,沉积所述第一介质层采用的金属为氮化硅,沉积所述第二介质层采用的金属为二氧化硅。
可选的,所述第一介质层和所述第二介质层均覆盖裸露的n型掺杂氧化镓沟道层、所述漏电极的内端边缘以及所述源电极的内端边缘。
可选的,所述第一介质层和所述第二介质层的厚度均为50nm至500nm。
步骤402,在所述第二介质层表面、裸露的漏电极以及裸露的源电极上制备栅光刻图形。
可选的,所述栅光刻图形中的显影区域为光刻胶表面中间区域,其中显影区域可以为一长方形或者正方形区域。
步骤403,对所述栅光刻图形中的显影区域的光刻胶去除,以剩余光刻胶为掩膜,采用湿法腐蚀在所述第二介质层以及所述第一层介质层中刻蚀出与所述第一介质层以及所述第二介质层总厚度相同的倒梯形结构,获得第二样品。
可选的,由于SiO2的湿法腐蚀速率远大于SiN的湿法腐蚀速率,因此在腐蚀液中,栅区域的SiO2介质层会被迅速腐蚀完,此时腐蚀液会开始横向腐蚀SiO2介质层,从而使更多的SiN介质暴露在腐蚀液中,最终形成倒梯形的结构。如图6所示的倒梯形结构示意图。
步骤103,在所述第二样品上的所述倒梯形结构中制备T型栅电极。
可选的,在本步骤之前还可以包括:在所述第二样品上生长第三介质层。如图7所示的第三介质层示意图。
其中,生长所述第三介质层采用的金属为氧化铝、氧化铪或者氧化铝与氧化铪的复合结构中的任一种,所述第三介质层的厚度为10nm至100nm。
可选的,第三介质层可以采用原子层沉积的方法生成。
可选的,采用的原子层沉积法可以为原子层沉积(Atomic layer deposition,ALD)。
其中,所述ALD是一种可以将物质以单原子膜形式一层一层地镀在基底表面的方法。原子层沉积与普通的化学沉积有相似之处。但在原子层沉积过程中,新一层原子膜的化学反应是直接与之前一层相关联的,这种方式使每次反应只沉积一层原子。
可选的,本步骤可以包括:采用蒸发剥离方法在所述第二样品上的所述倒梯形结构中制备T型栅电极;如图8所示的T型栅电极示意图。
其中,制备所述T型栅电极采用的金属为Ni/Au合金或者Pt/Au合金;所述T型栅电极的长度大于或等于50nm且小于或等于10μm,所述栅电极的厚度为大于或等于10nm。
可选的,击穿电压是场效应晶体管电力电子器件的关键参数,由于传统的直角栅电极靠近漏极的端点下方具有一个尖峰电场,因此氧化镓场效应晶体管的击穿往往发生在栅电极下方。本实施例中采用的斜栅电极结构能够有效降低尖峰电场峰值:首先,倒梯形结构的栅根部位靠近漏极端点处角度变大,栅下尖峰电场被有效的抑制,电场会分布更加均匀;此外斜栅中的栅帽具有场板的作用,能够改变电场分布,削弱尖峰电场,因此斜型栅结构氧化镓场效应晶体管的击穿电压会大幅提升,并且可以提高斜型栅结构氧化镓场效应晶体管的导通特性。
上述斜型栅结构氧化镓场效应晶体管的制备方法,通过在衬底上外延制备n型掺杂氧化镓沟道层,并在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品;在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品;在所述第二样品上的所述倒梯形结构中制备T型栅电极,从而可以提高斜型栅结构氧化镓场效应晶体管的击穿电压。
本实施例还提供了一种斜型栅结构氧化镓场效应晶体管,如图8所示,包括采用上述任一实施例提供的斜型栅结构氧化镓场效应晶体管的制备方法制备得到的斜型栅结构氧化镓场效应晶体管,并产生与斜型栅结构氧化镓场效应晶体管的制备方法相同的有益效果。
以上所述实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围,均应包含在本发明的保护范围之内。

Claims (10)

1.一种斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,包括:
在衬底上外延制备n型掺杂氧化镓沟道层,并在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品;
在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品;
在所述第二样品上的所述倒梯形结构中制备T型栅电极。
2.如权利要求1所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,所述在衬底上外延制备n型掺杂氧化镓沟道层,包括:
在衬底上生成未掺杂的氧化镓层;
在所述未掺杂的氧化镓层上外延n型掺杂氧化镓沟道层。
3.如权利要求2所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,所述n型掺杂氧化镓沟道层中的掺杂金属为硅、锡或者锗,掺杂浓度为1.0×1015cm-3至1.0×1020cm-3
所述n型掺杂氧化镓沟道层的厚度为10nm至1000nm。
4.如权利要求1或2所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,所述衬底包括高阻氧化镓衬底、半绝缘碳化硅衬底、氧化镁衬底或者蓝宝石衬底中任一种。
5.如权利要求1所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,所述在所述n型掺杂氧化镓沟道层上沉积源电极和漏电极,获得第一样品,包括:
在所述n型掺杂氧化镓沟道层上的两端通过电子束蒸发沉积源电极和漏电极,获得第一样品。
6.如权利要求1所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,所述在所述样品上沉积介质层,并在所述介质层中刻蚀出一与所述介质层厚度一致的倒梯形结构,获得第二样品,包括:
在所述样品上依次沉积第一介质层和第二介质层;
在所述第二介质层表面、裸露的漏电极以及裸露的源电极上制备栅光刻图形,对所述栅光刻图形中的显影区域的光刻胶去除,以剩余光刻胶为掩膜,采用湿法腐蚀在所述第二介质层以及所述第一介质层中刻蚀出与所述第一介质层以及所述第二介质层总厚度相同的倒梯形结构,获得第二样品。
7.如权利要求6所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,
沉积所述第一介质层采用的金属为氮化硅,沉积所述第二介质层采用的金属为二氧化硅;
所述第一介质层和所述第二介质层均覆盖裸露的n型掺杂氧化镓沟道层、所述漏电极的内端边缘以及所述源电极的内端边缘;
所述第一介质层和所述第二介质层的厚度均为50nm至500nm。
8.如权利要求1所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,在所述第二样品上的所述倒梯形结构中制备T型栅电极之前,还包括:
在所述第二样品上生长第三介质层,生长所述第三介质层采用的金属为氧化铝、氧化铪或者氧化铝与氧化铪的复合结构中的任一种,所述第三介质层的厚度为10nm至100nm。
9.如权利要求8所述的斜型栅结构氧化镓场效应晶体管的制备方法,其特征在于,在所述第二样品上的所述倒梯形结构中制备T型栅电极,包括:
采用蒸发剥离方法在所述第二样品上的所述倒梯形结构中制备T型栅电极;
其中,制备所述T型栅电极采用的金属为Ni/Au合金或者Pt/Au合金;所述T型栅电极的长度大于或等于50nm且小于或等于10μm,所述栅电极的厚度为大于或等于10nm。
10.一种斜型栅结构氧化镓场效应晶体管,其特征在于,包括:包括采用上述权利要求1至9中任一项斜型栅结构氧化镓场效应晶体管的制备方法制备得到的斜型栅结构氧化镓场效应晶体管。
CN201911088386.5A 2019-11-08 2019-11-08 斜型栅结构氧化镓场效应晶体管及其制备方法 Pending CN110808211A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911088386.5A CN110808211A (zh) 2019-11-08 2019-11-08 斜型栅结构氧化镓场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911088386.5A CN110808211A (zh) 2019-11-08 2019-11-08 斜型栅结构氧化镓场效应晶体管及其制备方法

Publications (1)

Publication Number Publication Date
CN110808211A true CN110808211A (zh) 2020-02-18

Family

ID=69502091

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911088386.5A Pending CN110808211A (zh) 2019-11-08 2019-11-08 斜型栅结构氧化镓场效应晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN110808211A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415978A (zh) * 2020-02-28 2020-07-14 深圳第三代半导体研究院 一种氧化水平异质p-n结结构器件及其制备方法
CN112002641A (zh) * 2020-07-21 2020-11-27 中电科工程建设有限公司 5G通讯用GaN功率器件的Γ栅制作方法
CN114203797A (zh) * 2021-11-29 2022-03-18 西安电子科技大学 基于异质结的超结氧化镓晶体管及其制作方法与应用

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US20070164322A1 (en) * 2006-01-17 2007-07-19 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes and related devices
US20070278507A1 (en) * 2006-05-31 2007-12-06 Satoshi Nakazawa Field effect transistor and method for fabricating the same
CN101853881A (zh) * 2009-03-31 2010-10-06 三垦电气株式会社 半导体装置以及半导体装置的制造方法
DE102013008512A1 (de) * 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Gruppe lll-Nitrid-Transistor mit Ladungs-Induzierschicht
US20150131020A1 (en) * 2013-11-08 2015-05-14 Innolux Corporation Display panel and display apparatus including the same
CN105164811A (zh) * 2013-02-15 2015-12-16 创世舫电子有限公司 半导体器件的电极及其形成方法
US20160372475A1 (en) * 2015-06-21 2016-12-22 Inotera Memories, Inc. Semiconductor device and manufacturing method thereof
CN106449416A (zh) * 2016-12-08 2017-02-22 西安电子科技大学 基于Ga2O3材料的复合型双栅高速PMOS器件及其制备方法
CN107230629A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓场效应晶体管的制作方法及氮化镓场效应晶体管
CN104282764B (zh) * 2014-10-28 2017-10-13 西安电子科技大学 具有坡形栅极的4H‑SiC金属半导体场效应晶体管及制作方法
WO2018063409A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Vertical group iii-n devices and their methods of fabrication
CN107968123A (zh) * 2017-11-29 2018-04-27 中国电子科技集团公司第十三研究所 一种增强型场效应晶体管
CN110164769A (zh) * 2019-06-20 2019-08-23 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管及其制备方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US20070164322A1 (en) * 2006-01-17 2007-07-19 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes and related devices
US20070278507A1 (en) * 2006-05-31 2007-12-06 Satoshi Nakazawa Field effect transistor and method for fabricating the same
CN101853881A (zh) * 2009-03-31 2010-10-06 三垦电气株式会社 半导体装置以及半导体装置的制造方法
DE102013008512A1 (de) * 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Gruppe lll-Nitrid-Transistor mit Ladungs-Induzierschicht
CN105164811A (zh) * 2013-02-15 2015-12-16 创世舫电子有限公司 半导体器件的电极及其形成方法
US20150131020A1 (en) * 2013-11-08 2015-05-14 Innolux Corporation Display panel and display apparatus including the same
CN104282764B (zh) * 2014-10-28 2017-10-13 西安电子科技大学 具有坡形栅极的4H‑SiC金属半导体场效应晶体管及制作方法
US20160372475A1 (en) * 2015-06-21 2016-12-22 Inotera Memories, Inc. Semiconductor device and manufacturing method thereof
CN107230629A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓场效应晶体管的制作方法及氮化镓场效应晶体管
WO2018063409A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Vertical group iii-n devices and their methods of fabrication
CN106449416A (zh) * 2016-12-08 2017-02-22 西安电子科技大学 基于Ga2O3材料的复合型双栅高速PMOS器件及其制备方法
CN107968123A (zh) * 2017-11-29 2018-04-27 中国电子科技集团公司第十三研究所 一种增强型场效应晶体管
CN110164769A (zh) * 2019-06-20 2019-08-23 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415978A (zh) * 2020-02-28 2020-07-14 深圳第三代半导体研究院 一种氧化水平异质p-n结结构器件及其制备方法
CN111415978B (zh) * 2020-02-28 2022-02-15 深圳第三代半导体研究院 一种氧化水平异质p-n结结构器件及其制备方法
CN112002641A (zh) * 2020-07-21 2020-11-27 中电科工程建设有限公司 5G通讯用GaN功率器件的Γ栅制作方法
CN114203797A (zh) * 2021-11-29 2022-03-18 西安电子科技大学 基于异质结的超结氧化镓晶体管及其制作方法与应用

Similar Documents

Publication Publication Date Title
CN110190116B (zh) 一种高阈值电压常关型高电子迁移率晶体管及其制备方法
JP5501618B2 (ja) 高電子移動トランジスタ(hemt)、半導体デバイスおよびその製造方法
JP5665171B2 (ja) Iii族窒化物半導体電子デバイス、iii族窒化物半導体電子デバイスを作製する方法
CN110808211A (zh) 斜型栅结构氧化镓场效应晶体管及其制备方法
US10629720B2 (en) Layered vertical field effect transistor and methods of fabrication
WO2016141762A1 (zh) Iii族氮化物增强型hemt及其制备方法
JP2009283915A (ja) 浅いイオン注入された領域を含む半導体デバイスとその形成方法
CN110783413B (zh) 横向结构氧化镓的制备方法及横向结构氧化镓
CN108054208B (zh) 横向型氮化镓基场效应晶体管及其制作方法
CN110648914B (zh) 一种提升氮化镓晶体管击穿电压的方法
CN111384171B (zh) 高沟道迁移率垂直型umosfet器件及其制备方法
US7781801B2 (en) Field-effect transistors whose gate electrodes are over semiconductor heterostructures and parts of source and drain electrodes
JP2009164437A (ja) 窒化物半導体装置の製造方法
CN110808212B (zh) 氧化镓场效应晶体管及其制备方法
CN110838514B (zh) 一种半导体器件的外延结构及其制备方法、半导体器件
CN105679679A (zh) 一种新型GaN基凹槽栅MISFET的制备方法
CN113284947B (zh) 半导体晶体管外延结构、其制备方法及半导体晶体管
CN111180398B (zh) 一种氧化镓场效应晶体管及其制备方法
CN113257901A (zh) 栅极空气腔结构射频hemt器件及其制备方法
CN112736137B (zh) 增强型HEMT的p型氮化物栅的制备方法、增强型氮化物HEMT及其制备方法
JP2011138973A (ja) 窒化物半導体装置
Inahara et al. Investigation of Electrical Properties of N‐Polar AlGaN/AlN Heterostructure Field‐Effect Transistors
KR102064752B1 (ko) 사이드월 구조를 이용한 SAG-GaN 전력반도체 소자 및 그 제조방법
US10424659B1 (en) High electron mobility transistor
CN116313794A (zh) 一种基于n型氮化镓的GAA-HEMT反相器的制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200218