JP4473201B2 - 電子デバイス - Google Patents
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Description
III族窒化物系化合物半導体である能動層を備え、フィールドプレートを用いない電子デバイスであって、
前記能動層上に形成された複数の電極と、
前記複数の電極うちの少なくとも2つの電極間の電界分布が均一になるように、前記能動層上に形成された誘電体層とを備え、
前記誘電体層の誘電率ε2は前記能動層の誘電率ε1より高く、
前記能動層の厚さをt1とし、前記誘電体層の最大厚さをt2maxとするとき、前記誘電体層の最大厚さt2maxと前記誘電体層の誘電率ε2との積t2max・ε2と、前記能動層の厚さt1と前記能動層の誘電率ε1との積t1・ε1との関係が、
t2max・ε2 > t1・ε1
となる第1の条件、または、
前記電界分布が均一になるようにした電極間の間隔をLとし、前記誘電体層の最大厚さt2maxと前記誘電体層の誘電率ε2との積t2max・ε2と、前記電極の間隔Lと前記能動層の誘電率ε1との積L・ε1との関係が、
t2max・ε2 > L・ε1
となる第2の条件のうちの少なくとも一方の条件を満たすと共に、
上記誘電体層の厚さの変化が、
(ただし、yは表面の垂直方向、Nsは前記能動層のシート荷電濃度、Vは前記電極間の印加電圧)
で表されるように上記誘電体層の厚さを変化させたグレーディング構造と近似していることを特徴とする。
ここで、「能動層」とは、一般的に半導体または絶縁体で構成され、信号を伝達したりスイッチングしたり増幅したりする層のことである。
また、前記能動層にIII族窒化物系化合物半導体が用いられているデバイスでは、前記誘電体層による電界分布の均一化による効果が特に顕著である。
能動層を備えた電子デバイスであって、
前記能動層上に形成された、複数の電極と、誘電体層とを備え、
前記複数の電極のうちの少なくとも2つの電極間の電界分布の最大値と最小値との差が減少するように、前記能動層上に前記誘電体層が形成されることが望ましい。
半導体層からなる能動層上に形成されたゲート電極と、誘電体層と
前記能動層上にかつ前記ゲート電極の両側に形成されたソース電極およびドレイン電極とを備え、
前記ゲート電極,ソース電極およびドレイン電極のうちの少なくとも2つの電極間の電界分布の最大値と最小値との差が減少するように、前記能動層上に前記誘電体層が形成されることが望ましい。
E dε/dx + εdE/dx = ρ ……… (1)
dε/dx = ρ/E = ρL/V ……… (2)
dt(x)/dx = −q・Ns・Ldg/(ε・Vdg) ……… (4)
dε(x)/dx = −q・Ns・Ldg/(Vdg・t) ……… (5)
(a) 誘電体層の誘電率ε2が下側の半導体層の誘電率ε1より高い。
(b) 積(ε2・t2)が積(ε1・t1)より高い、または、積(ε2・t2)が積(ε1・Ldg)より高い(t1=誘電体層の厚さ、t2=半導体層の厚さ)。
また、式(3)を積分したら下記の式となる。
この式(6)のCは積分定数である。高誘電膜の厚さと比誘電率がプラスなので、下記の式となる。
従って、比誘電率が一定の場合は、
となる。以上より、理想的なグレーディングを実現するための高誘電膜の厚さと誘電率との積の値は、q・Ns・Ldg2/Vdg以上となる。Vdgは、一般的なデバイスの場合、仕様書に記載されている最大のドレイン・ゲート印加電圧がVdgとなる。
図4はこの発明の第1実施形態の電子デバイスの一例としてのAlGaN/GaN系ヘテロ接合FETの断面図と共に電位を示す図であり、誘電体層の厚さを変化させたグレーディング構造の効果を示している。このヘテロ接合FETの構造は図12と同じであるが、半導体層表面に誘電体層の厚さを変化させたグレーディング構造を形成している。
図5はこの発明の第2実施形態の電子デバイスの一例としてのAlGaN/GaN系ヘテロ接合FETの断面図と共に電位を示す図であり、誘電体層の誘電率を変化させたグレーディング構造の効果を示している。図5の上側には誘電率εrの変化を示している。
次に、厚さ及び誘電率が一定で、誘電率が高い誘電体を電子デバイスに形成した第3実施形態を説明する。この第3実施形態は、電極間の電界分布を均一化するのに、最適ではないが、効果はある。
図7は第1比較例のAlGaN/GaN系ヘテロ接合FETの断面図と共に電位を示す図である。ヘテロ接合FETの構造は図12と同じであるが、ドレイン電極に近い領域だけの半導体層表面に誘電率が高い誘電体層を形成している。
図8は第2比較例のAlGaN/GaN系ヘテロ接合FETの断面図と共に電位を示す図である。このヘテロ接合FETの構造は図12と同じですが、ゲート電極の近い領域だけの半導体層表面には誘電率が高い誘電体層808が付いている。この誘電体層とゲート電極の間に0.3μmの隙間がある。
誘電率の高い誘電体層は、電極の間の半導体層表面を一部だけに形成しても電界分布に強い影響を与えることがある。図9は誘電体層が半導体層表面の一部だけに形成している効果を示す図である。
図1はこの発明の第5実施形態の電子デバイスの一例としてのAlGaN/GaN系ヘテロ接合FETの断面図を示す図である。
図2はこの発明の第6実施形態の電子デバイスの一例としてのAlGaN/GaN系ヘテロ接合FETの断面図を示す図である。
TiO2 : εr=80、t=345nm、(εr・t)=2.76×10−3cm
HfO2 : εr=25、t=561nm、(εr・t)=1.40×10−3cm
SiN2 : εr=7.5、t=425nm、(εr・t)=0.32×10−3cm
d/dx(εr・t) = −q・Ns・Ldg/(Vdg・ε0) = −10.6
となる(ここで、ε0は真空の誘電率)。
図3はこの発明の第7実施形態の電子デバイスの一例としてのAlGaN/GaN系ヘテロ接合FETの断面図を示す図である。この第7実施形態のヘテロ接合FETは、誘電率が高い誘電体層と半導体層との間に薄いSiN2のパッシベーション層308を挟んでいる。このSiN2のパッシベーション層308はAlGaN層303の安定性のためである。SiN2のパッシベーション層308は薄くしているので、その上の誘電体層の効果がほとんど減少しない。
図10はこの発明の第8実施形態の電子デバイスの一例としてのショットキーダイオードの断面図である。
t2max・ε2 > t1・ε1
の第1の条件を満たすことが好ましい。この場合、誘電体層の最大厚さt2maxと誘電体層の誘電率ε2との積t2max・ε2を、能動層の厚さt1と能動層の誘電率ε1との積t1・ε1よりも大きくすることによって、電極間の電界分布をより容易に均一化できる。
t2max・ε2 > L・ε1
の第2の条件を満たすことが好ましい。この場合、誘電体層の最大厚さt2maxと誘電体層の誘電率ε2との積t2max・ε2を、電極の間隔Lと前記能動層の誘電率ε1との積L・ε1よりも大きくすることによって、電極間の電界分布をより容易に均一化できる。
102,202,302,402,502,602,1202…GaN層
103,203,303,403,503,603,1203…Al0.5Ga0.5N層
104,201,301,401,501,601,1201…2DEG
105,205,305,405,505,605,1205…ソースオーミック電極
106,206,406,506,606,1206…ゲートショットキー電極
107,207,307,407,507,607,1207…ドレインオーミック電極
108…TiO2層
109…TiO2層
110…TiO2層
112…アイソレーションメサ
208…TiO2層
209…HfO2層
210…SiN2層
306…ゲート電極
308…SiN2層
309…HfO2層
312…アイソレーションメサ
408,508,608,708,808,908,1008,1009…誘電体層
1002…バッファ層
1003…GaN層
1005,1007…カソードオーミック電極
1006…アノードショットキー電極
Claims (6)
- III族窒化物系化合物半導体である能動層を備え、フィールドプレートを用いない電子デバイスであって、
前記能動層上に形成された複数の電極と、
前記複数の電極うちの少なくとも2つの電極間の電界分布が均一になるように、前記能動層上に形成された誘電体層とを備え、
前記誘電体層の誘電率ε2は前記能動層の誘電率ε1より高く、
前記能動層の厚さをt1とし、前記誘電体層の最大厚さをt2maxとするとき、前記誘電体層の最大厚さt2maxと前記誘電体層の誘電率ε2との積t2max・ε2と、前記能動層の厚さt1と前記能動層の誘電率ε1との積t1・ε1との関係が、
t2max・ε2 > t1・ε1
となる第1の条件、または、
前記電界分布が均一になるようにした電極間の間隔をLとし、前記誘電体層の最大厚さt2maxと前記誘電体層の誘電率ε2との積t2max・ε2と、前記電極の間隔Lと前記能動層の誘電率ε1との積L・ε1との関係が、
t2max・ε2 > L・ε1
となる第2の条件のうちの少なくとも一方の条件を満たすと共に、
上記誘電体層の厚さの変化が、
(ただし、yは表面の垂直方向、Nsは前記能動層のシート荷電濃度、Vは前記電極間の印加電圧)
で表されるように上記誘電体層の厚さを変化させたグレーディング構造と近似していることを特徴とする電子デバイス。 - 請求項1に記載の電子デバイスにおいて、
前記誘電体層は、段毎に積層数の異なる階段状の積層構造をしており、
前記誘電体層の各段における層の厚さと誘電率の積の和は、前記電界分布が均一になるようにした電極の一方から他方に向かって小さくなっていることを特徴とする電子デバイス。 - 請求項1または2に記載の電子デバイスにおいて、
前記電界分布が均一になるようにした電極の一方から他方に向かって前記誘電体層の厚さが薄くなるかまたは前記誘電体層の誘電率が小さくなっていることを特徴とする電子デバイス。 - 請求項1乃至3のいずれか1つに記載の電子デバイスにおいて、
前記誘電体層が金属酸化物を含むことを特徴とする電子デバイス。 - 請求項1乃至4のいずれか1つに記載の電子デバイスにおいて、
前記誘電体層が前記能動層にストレスをかけないように形成されていることを特徴とする電子デバイス。 - 請求項1乃至5のいずれか1つに記載の電子デバイスにおいて、
前記複数の電極は、前記能動層上に形成されたゲート電極と、前記能動層上にかつ前記ゲート電極の両側に形成されたソース電極およびドレイン電極であって、
前記ソース電極または前記ドレイン電極の少なくとも一方と前記ゲート電極との間の電界分布が略均一になるように、前記能動層上に前記誘電体層が形成されているヘテロ接合FETであることを特徴とする電子デバイス。
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