JPWO2006132419A1 - 電界効果トランジスタ - Google Patents

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Abstract

本発明は、良好な高電圧動作特性と高周波特性とを兼ね備えた電界効果トランジスタを提供する。本発明では、ＧａＡｓまたはＩｎＰからなる半導体基板（１１０）上に設けられた化合物半導体層構造（１１１）を動作層とし、第１のフィールドプレート電極（１１６）と第２のフィールドプレート電極（１１８）とを設ける電界効果トランジスタにおいて、第２のフィールドプレート電極（１１８）は、第１のフィールドプレート電極（１１６）とドレイン電極（１１４）との間の領域にあって、第１のフィールドプレート電極（１１６）をドレイン電極（１１４）から遮蔽する遮蔽部（１１９）を含む。また、ゲート長方向における断面視において、第１のフィールドプレート電極（１１６）とゲート電極（１１３）とから構成される構造体の上部に第２のフィールドプレート電極（１１８）がオーバーラップするオーバーラップ領域のゲート長方向の長さをＬｏｌとし、ゲート長をＬｇとしたときに、０≦Ｌｏｌ／Ｌｇ≦１である。【選択図】 図１

Description

本発明は、電界効果トランジスタに関する。特には、本発明は、ＧａＡｓまたはＩｎＰからなる半導体基板上に設けられているIII−Ｖ族化合物半導体を利用するヘテロ接合電界効果トランジスタにおいて、優れた高周波特性、ならびに、高電圧特性を達成する構造に関する。
化合物半導体を用いた電界効果トランジスタ（以下、適宜「ＦＥＴ」と称す）として、例えば、従来、図１７に示すものがある（非特許文献１：麻埜（Ｋ．Ａｓａｎｏ）等、１９９８年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト（ＩＥＤＭ９８−５９〜６２））。図１７は、従来のトランジスタのうち、ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；以下、ＨＪＦＥＴという）の構成を示す断面図である。
このＨＪＦＥＴでは、ＧａＡｓ基板２１０の上にバッファ層２１１、バッファ層２１１の上にＧａＡｓ動作層２１２が形成され、その上にＡｌＧａＡｓショットキー層２１３、ＧａＡｓコンタクト層２１４が形成されている。ＧａＡｓコンタクト層２１４の上にソース電極２０１とドレイン電極２０３が配置されており、これらの電極はＧａＡｓコンタクト層２１４にオーム性接触している。また、ソース電極２０１とドレイン電極２０３の間のＧａＡｓコンタクト層２１４は選択的に除去され、ＡｌＧａＡｓショットキー層２１３上にゲート電極２０２が配置され、ショットキー性接触している。最上層には、表面保護膜２２１が形成されている。
このようなＡｌＧａＡｓ／ＧａＡｓ系ＦＥＴにおいて、高濃度の表面準位がＡｌＧａＡｓショットキー層２１３の表面に発生する。ゲート電極２０２に負の電圧を加えた場合、表面準位に負の電荷が蓄積して、空乏層がのびることによりゲート電極２０２のドレイン側の電界集中を緩和することが知られている。しかし、表面準位濃度が一定量を超えると、高周波動作時にゲート電極２０２に正の電圧を加えても、表面準位に蓄えられた負の電荷の放出が遅いため、ＲＦ大信号動作時の最大ドレイン電流が減少し飽和出力が低下する現象が知られている。このため、通常のＡｌＧａＡｓ／ＧａＡｓ系トランジスタでは、高周波動作時の飽和出力の低下を防ぐため、表面準位の濃度は制御されている。従って、ＡｌＧａＡｓ／ＧａＡｓ系トランジスタの耐圧としては、例えば、２０Ｖ、動作電圧は、その１／２、例えば、１０Ｖが限界であった。
このように、化合物半導体を用いた電界効果型トランジスタは、ゲート電極が半導体基板のチャンネル層とショットキー接合しているため、ゲート電極のドレイン側の下端に電界が集中し、破壊の原因となることがあった。このことは、大信号動作を必要とする高出力ＦＥＴの場合、特に大きな問題となる。そこで、このゲート電極のドレイン側エッジ部の電界集中を防止し、耐圧特性の向上を図る試みが従来から盛んに行われてきた。例えば、上記非特許文献１：麻埜（Ｋ．Ａｓａｎｏ）等、１９９８年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト（ＩＥＤＭ９８−５９〜６２）には、フィールドプレート電極を付加したＨＪＦＥＴが示されている。
図１９は、こうしたＨＪＦＥＴの構成を示す断面図である。図１９に示したＨＪＦＥＴは、ＧａＡｓ基板２１０上に形成され、ＧａＡｓ基板２１０上には半導体層からなるバッファ層２１１が形成されている。このバッファ層２１１上にＧａＡｓチャネル層２１２が形成されている。ＧａＡｓチャネル層２１２の上には、ＡｌＧａＡｓショットキー層２１３、ＡｌＧａＡｓショットキー層２１３上にＧａＡｓコンタクト層２１４が形成されている。ＧａＡｓコンタクト層２１４の上にソース電極２０１とドレイン電極２０３が配置されており、これらの電極は、ＧａＡｓコンタクト層２１４にオーム性接触している。また、ソース電極２０１とドレイン電極２０３の間のＧａＡｓコンタクト層２１４は選択的に除去され、ＡｌＧａＡｓショットキー層２１３上にゲート電極２０２が配置され、ショットキー性接触している。最上層には、表面保護膜として機能する、第１の絶縁膜２１５が形成されている。
そして、ゲート電極２０２とドレイン電極２０３の間に、第１のフィールドプレート電極２１６を有し、第１のフィールドプレート電極２１６はゲート電極２０２と電気的に接続されている。ＡｌＧａＡｓショットキー層２１３の表面は第１の絶縁膜２１５で覆われており、第１のフィールドプレート電極２１６の直下にはこの第１の絶縁膜２１５が設けられている。
図１８は、従来のトランジスタのパルス幅とパルス電流との関係を示す図である。第１のフィールドプレート電極２１６を付加した場合（図中「●」）、フィールドプレート電極を設けない場合（図中「○」）に比べて、高い耐圧を維持したまま、高周波動作時におけるドレイン電流（図ではパルス電流）の低下を抑制することができる。このため、フィールドプレート電極を付加することにより、高周波動作時におけるドレイン電流（図ではパルス電流）の低下を抑制することができるため、高周波動作時の飽和出力の低下なしに、ゲート耐圧を向上させることが可能である。
ところが、図１９を参照して前述したＨＪＦＥＴでは、図１６および図２０に示すように、フィールドプレート部直下の寄生容量による帰還容量が大きくなり、利得が低下する懸念があった。図１６は、第１の絶縁膜２１５およびフィールドプレートを有するＨＪＦＥＴのゲート−ドレイン間の電気力線を説明する図である。また、図２０は、トランジスタの動作電圧と利得との関係を示す図である。図２０において、ＬＦＰは、フィールドプレート電極の長さであり、この例では０．８μｍである。
また、技術分野は異なるが、特許文献１：特開２００５−９３８６４号公報には、ＧａＮ系のトランジスタにおいて、複数のフィールドプレートを有する構成が示されている。特許文献１：特開２００５−９３８６４号公報によれば、第２フィールドプレート電極の介在電極部が第１フィールドプレート電極とドレイン電極との間に介在することにより、ゲート・ドレイン間容量を実質的にキャンセルするとされている。
ところが、上記特許文献１：特開２００５−９３８６４号公報に記載の構成について、本発明者らが検討したところ、後述するように、高周波領域における利得を向上させつつ、耐圧特性を向上させる点で、なお改善の余地があることが明らかになった。
本発明は上記事情に鑑みてなされたものであり、良好な高周波特性と優れた高電圧動作特性とを兼ね備えた電界効果トランジスタを提供する。
本発明者らは、電界効果トランジスタの高周波領域における利得を向上させて、高周波特性を向上させつつ、耐圧特性を向上させるという観点で、鋭意検討を行った。具体的には、耐圧を確保するためのフィールドプレートを有するトランジスタ（図１９）について、周波数ｆと線形利得（以下、単に「利得」とも呼ぶ。）との関係について検討した。トランジスタでは、ある周波数を超えると利得が急激に低下する「転換点」が存在することが知られている。電界効果トランジスタは、高い利得を得るため、転換点よりも低周波数側で使用することが多い。従って、転換点が低周波数側に存在すると、使用可能な周波数の上限が低下することになる。
図２１は、高周波領域に存在する、転換点を説明する図である。図中に実線で示したように、周波数ｆｃが転換点であり、これより高周波数側では利得が著しく低下する。このことから、高周波特性を向上させるためには、利得を向上させるとともに、転換点を高周波数側に位置させることが必要となることがわかる。
また、解決しようとする課題の項で前述した特許文献１：特開２００５−９３８６４号公報には、第１フィールドプレート電極の上面からソース電極の上面にわたって第２フィールドプレート電極が形成されたパワーＨＥＭＴが記載されている。このパワーＨＥＭＴでは、第２フィールドプレート電極とソース電極とが動作領域にて電気的に接続されており、これらが同電位となっている。
そこで、次に、こうしたトランジスタについて本発明者が検討したところ、図２１中に点線で示したように、第１フィールドプレート電極からソース電極にわたって第２フィールドプレート電極を設けた場合、低周波領域における利得が向上するものの、転換点が低周波数側（図中ｆｃ'）にシフトしてしまうことが明らかになった。
そこで、本発明者らは、転換点のシフトの原因についてさらに検討した。その結果、ゲート電極および第一フィールドプレートから構成される構造体と第二フィールドプレートとのオーバーラップ領域の長さがゲート長に対して大きくなると、転換点が低周波数側にシフトするという知見を新たに得た。
なお、本明細書において、オーバーラップ領域とは、ゲート長方向における断面視において、第一フィールドプレートとゲート電極とから構成される構造体の上部に第二フィールドプレートが配置されている領域であって、第二フィールドプレートと構造体とがゲート長方向に互いにオーバーラップしている領域である。実施例にて後述するように、このオーバーラップ領域がゲート長に対して長くなると、転換点が低周波数側にシフトしてしまうため、高周波数領域における利得が著しく低下する傾向が認められた。
以上の知見に基づき、本発明者らは、耐圧特性に優れるとともに、高利得、かつ転換点を高周波数側に位置するトランジスタについて検討した。その結果、デュアル・フィールドプレート構造を有する電界効果トランジスタにおいて、フィールドプレート電極のオーバーラップ領域を特定の構造とするとともに、第二フィールドプレートに遮蔽部を設けることにより、こうしたトランジスタを実現可能であることが見出された。
本発明は、こうした新たな知見に基づきなされたものである。
本発明によれば、
ＧａＡｓまたはＩｎＰからなる半導体基板と、
該半導体基板上に設けられた化合物半導体層構造と、
該化合物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記ゲート電極と前記ドレイン電極との間の領域において、前記化合物半導体層構造の上部に設けられるとともに、前記化合物半導体層構造と絶縁された第一フィールドプレートと、
前記化合物半導体層構造の上部に設けられるとともに、前記化合物半導体層構造および前記第一フィールドプレートと絶縁された第二フィールドプレートと、
を含み、
前記第二フィールドプレートが、前記第一フィールドプレートと前記ドレイン電極との間の領域にあって、前記第一フィールドプレートを前記ドレイン電極から遮蔽する遮蔽部を含み、
前記遮蔽部の上端が、前記第一フィールドプレートの上面よりも上部に位置しており、
ゲート長方向における断面視において、前記第一フィールドプレートと前記ゲート電極とから構成される構造体の上部に、前記第二フィールドプレートがオーバーラップするオーバーラップ領域のゲート長方向の長さをＬｏｌとし、ゲート長をＬｇとしたときに、
０≦Ｌｏｌ／Ｌｇ≦１
である電界効果トランジスタが提供される。
本発明の電界効果トランジスタは、ＧａＡｓまたはＩｎＰからなる半導体基板上に設けられた化合物半導体層構造の上部および第一フィールドプレートと絶縁された第二フィールドプレートを含み、第二フィールドプレートが遮蔽部を含む。そして、第一フィールドプレートとドレイン電極との間の領域にあって第一フィールドプレートを前記ドレイン電極から遮蔽するとともに、遮蔽部の上端が、第一フィールドプレートの上面よりも上部に位置している。
ここで、第一フィールドプレートの上部の角部は、電気力線が集中する箇所であるため、この部分を確実に遮蔽することが、寄生容量を低減するために重要である。本発明の電界効果トランジスタにおいては、上記構造により、第一フィールドプレートの側方において、第一フィールドプレートの側面から上端を経由してその上部に至る領域に第二フィールドプレートが設けられている。このため、第一フィールドプレートの上部角部を確実に遮蔽して、寄生容量の発生を抑制することができる。
なお、本明細書において、遮蔽部は、第二フィールドプレートにおいて、第一フィールドプレートとドレイン電極との間の電界を遮蔽する部分である。遮蔽部は、電界をほぼ完全に遮蔽するように構成されていてもよいし、一部を遮蔽するように構成されていてもよい。第二フィールドプレート全体が遮蔽部となっていてもよいし、一部が遮蔽部となっていてもよい。また、本明細書において、「上部」に位置するとは、半導体基板から遠ざかる側に位置することをいい、「下部」に位置するとは、半導体基板側に位置することをいう。
また、本発明の電界効果トランジスタにおいては、オーバーラップ領域のゲート長方向の長さ：Ｌｏｌが、
０≦Ｌｏｌ／Ｌｇ≦１
となっている。
０＝Ｌｏｌとすることにより、第一フィールドプレートとゲート電極とから構成される構造体と第二フィールドプレートとの間の寄生容量の発生をさらに確実に抑制することができる、また、転換点の低周波数側へのシフトをさらに確実に抑制できるため、高周波領域における利得の低下をさらに確実に抑制することができる。このため、高周波特性をさらに確実に向上させることができる。
また、０＜Ｌｏｌ／Ｌｇ≦１とすることにより、製造工程において、電界集中を再現性良く緩和して、高電圧動作可能とし、転換点を高周波数側に存在させることが可能となる。よって、本発明の電界効果トランジスタは、高電圧で動作する高周波特性に優れた構造となっている。
本発明の電界効果トランジスタは、半導体基板として、化合物半導体基板を有することができ、さらに具体的には、ＧａＡｓ基板またはＩｎＰ基板を有することができる。
本発明の電界効果トランジスタにおいて、前記遮蔽部の下端が、前記第一フィールドプレートの下端よりも前記半導体基板の側に位置する構成とすることができる。こうすれば、第一フィールドプレートをドレイン電極に対してより一層安定的に遮蔽することができる。
なお、本明細書において、遮蔽部の下端とは、例えば、遮蔽部の下面であり、この遮蔽部の下面が段差や傾斜を有する場合、半導体基板側の端部をいう。
この構成において、前記ゲート電極と前記ドレイン電極との間の領域において、前記半導体基板の上部を被覆する第一絶縁膜を有し、前記第一フィールドプレートと前記ドレイン電極との間の領域において、前記第一絶縁膜に凹部が設けられ、前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに、前記遮蔽部の下端が前記凹部内に位置する構成とすることができる。このようにすれば、遮蔽部の下端が第一フィールドプレートの下端よりも半導体基板の側に位置する電界効果トランジスタをさらに製造安定性に優れた構成とすることができる。
また、本発明の電界効果トランジスタにおいて、前記第一フィールドプレートの下端が、前記遮蔽部の下端よりも前記半導体基板の側に位置する構成とすることもできる。こうすることにより、ドレイン側においてフィールドプレートの効き方を緩やかにし、理想的な電界分布とすることができる。このため、高周波特性の低下を最小限に抑えつつ、耐圧特性を効果的に向上させることができる。
この構成において、前記ゲート電極と前記ドレイン電極との間の領域において、前記半導体基板の上部を被覆する第一絶縁膜と、前記第一フィールドプレートと前記ドレイン電極との間の領域において、前記第一絶縁膜上に設けられた第二絶縁膜と、を有し、前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに、前記遮蔽部の下端が前記第二絶縁膜上に接していてもよい。こうすれば、フィールドプレートと半導体基板との距離を変化させることにより、静電容量の値を変化させることができる。このため、高周波特性の低下を最小限に抑えつつ、耐圧特性が効果的に向上した電界効果トランジスタを、さらに安定的に製造可能な構成とすることができる。
以上説明したように、本発明によれば、良好な高電圧と高周波特性とを兼ね備えた電界効果トランジスタが実現される。
図１は、本発明の実施形態に係る電界効果トランジスタの構成と、ゲート−ドレイン領域における電界分布を反映する電気力線を模式的に示す断面図である。 図２は、本発明の実施形態に係る電界効果トランジスタの構成と、各構成要素のサイズの定義を示す断面図である。 図３は、実施例の電界効果トランジスタの構成を示す断面図である。 図４は、実施例１の電界効果トランジスタにおいて、評価された動作電圧とパワー特性（飽和出力密度、線形利得）との関係を示す図である。 図５は、実施例に係る、ワイドリセス構造を採用している電界効果トランジスタの構成を示す断面図である。 図６は、実施例２において作製される、パラメータＬｆｄが異なる複数種の電界効果トランジスタの一つの構成を示す断面図である。 図７は、実施例２において作製される、パラメータＬｆｄが異なる複数種の電界効果トランジスタを用いて、評価された該トランジスタのパラメータＬｆｄと利得との関係を示す図である。 図８は、実施例２において作製される、パラメータＬｆｄが異なる複数種の電界効果トランジスタの一つの構成を示す断面図である。 図９は、実施例３において作製される、パラメータＬｆｐ２が異なる複数種の電界効果トランジスタを用いて、評価された該トランジスタのパラメータＬｆｐ１およびＬｆｐ２と利得との関係を示す図である。 図１０は、実施例４において作製される、パラメータＬｆｐ２が異なる複数種の電界効果トランジスタを用いて、評価された該トランジスタのパラメータＬｆｐ１、Ｌｆｐ２、およびｄ３と耐圧との関係を示す図である。 図１１は、本発明の他の実施形態に係る電界効果トランジスタの構成を示す断面図である。 図１２は、実施例５において作製される、パラメータｄ２が異なる複数種の電界効果トランジスタを用いて、評価された該トランジスタのパラメータｄ２およびＬｆｐ２と利得との関係を示す図である。 図１３は、本発明の他の実施形態に係る電界効果トランジスタの構成を示す断面図である。 図１４は、実施例７において作製される、パラメータＬｆｄが異なる複数種の電界効果トランジスタの一つの構成を示す断面図である。 図１５は、本発明の他の実施形態に係る電界効果トランジスタの構成を示す断面図である。 図１６は、従来の、一つのフィールドプレート電極を具えている電界効果トランジスタの構成と、ゲート−ドレイン領域における電界分布を反映する電気力線を模式的に示す断面図である。 図１７は、従来の、フィールドプレート電極を具えていない、ワイドリセス構造を利用する電界効果トランジスタの構成を模式的に示す断面図である。 図１８は、従来の電界効果トランジスタにおいて評価された、パルス幅とパルス電流との関係に対する、一つのフィールドプレート電極を設ける効果を示す図である。 図１９は、ゲート電極と同電位のフィールドプレート電極一つを具えている、従来の電界効果トランジスタの構成と、該フィールドプレート電極の機能を模式的に示す断面図である。 図２０は、ゲート電極と同電位のフィールドプレート電極一つを具えている、あるいは、具えていない、二種の従来の電界効果トランジスタにおける、動作電圧と利得との関係を示す図である。 図２１は、従来の電界効果トランジスタにおいて、ゲート電極と同電位のフィールドプレート電極一つを設ける際、その電界効果トランジスタの周波数と利得との関係の変化を模式的に示す図である。 図２２は、図３に示す構成を有する、実施例１に記載する電界効果トランジスタにおける、周波数と利得との関係を示す図である。
上記図面中、下記の符号は、以下の意味を有する。
１１０ 半導体基板
１１１ 化合物半導体
１１２ ソース電極
１１３ ゲート電極
１１４ ドレイン電極
１１５ 第１の絶縁膜
１１６ 第１のフィールドプレート電極
１１７ 第２の絶縁膜
１１８ 第２のフィールドプレート電極
１３１ ＧａＡｓ層
１３２ ＡｌＧａＡｓ層
１３３ ＧａＡｓ層
以下、ＧａＡｓ基板上に形成されたＦＥＴの場合を例に、本発明の実施の形態について図面を参照して説明する。すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。なお、以下の実施の形態および実施例では、不純物のドーピングにより発生したキャリアにより駆動するＧａＡｓ系化合物半導体ＦＥＴの場合を例に説明するが、本発明は、このようなＦＥＴには限られず、例えば、ＨＪＦＥＴ等の他の作用で生じるキャリアを用いたＦＥＴにも適用可能である。
なお、本発明にかかるＦＥＴでは、一般に、ＧａＡｓ基板、ＩｎＰ基板上に、エピタキシャル成長可能な「ｚｉｎｃ−ｂｌｅｎｄ」型の結晶構造を有し、基板の格子定数と略等しい格子定数を示す「III−Ｖ族化合物半導体」をその動作層として利用する形態を選択することが好ましい。
下記する実施の形態では、動作モードが「Ｄｅｐｌｅｔｉｏｎ モード」のＦＥＴ、特には、ＨＪＦＥＴにおいて、本発明が発揮する効果と、その好適な態様を示す。
（第１の実施の形態）
図１は、本実施の形態の電界効果トランジスタの構成を示す断面図である。図１に示した電界効果トランジスタは、デュアル・フィールドプレート構造を有する。
このトランジスタは、ＧａＮまたはＩｎＰからなる半導体基板１１０と、半導体基板１１０上に設けられた化合物半導体層構造（化合物半導体１１１）と、化合物半導体１１１の上部に離間して形成されたソース電極１１２およびドレイン電極１１４と、ソース電極１１２とドレイン電極１１４との間に配置されたゲート電極１１３と、ゲート電極１１３とドレイン電極１１４との間の領域において、半導体基板１１０の上部に設けられるとともに、化合物半導体１１１（半導体基板１１０）と絶縁された第一フィールドプレート（第１のフィールドプレート電極１１６）と、化合物半導体１１１（半導体基板１１０）の上部に設けられるとともに、化合物半導体１１１（半導体基板１１０）および第１のフィールドプレート電極１１６と絶縁された第二フィールドプレート（第２のフィールドプレート電極１１８）と、を含む。
第２のフィールドプレート電極１１８は、第１のフィールドプレート電極１１６とドレイン電極１１４との間の領域にあって第１のフィールドプレート電極１１６をドレイン電極１１４から遮蔽する遮蔽部１１９を含む。また、第２のフィールドプレート電極１１８が、ゲート長方向の断面視において、段差部を有し、段と段とを接続する縦型部が遮蔽部１１９となっている。
遮蔽部１１９の上端は、第１のフィールドプレート電極１１６の上面よりも上部、つまり、半導体基板１１０（化合物半導体１１１）から遠ざかる側に位置している。
ゲート長方向における断面視において、第１のフィールドプレート電極１１６とゲート電極１１３とから構成される構造体の上部に第２のフィールドプレート電極１１８がオーバーラップするオーバーラップ領域のゲート長方向の長さをＬｏｌとし、ゲート長をＬｇとしたときに、
０≦Ｌｏｌ／Ｌｇ≦１
である。例えば、Ｌｏｌ＝０、つまり、Ｌｏｌ／Ｌｇ＝０とすることができる。
図１においては、第２のフィールドプレート電極１１８は第１のフィールドプレート電極１１６の側面を被覆する一層の絶縁膜（第２の絶縁膜１１７）に接して設けられている。ゲート電極１１３の上面と略同一水平面内において、第２のフィールドプレート電極１１８が、第１のフィールドプレート電極１１６の側面から上面にわたって設けられた絶縁膜（第２の絶縁膜１１７）ともオーバーラップしている。
図１の電界効果トランジスタは、ゲート電極１１３とドレイン電極１１４の間の領域において、半導体基板１１０（化合物半導体１１１）の上部を被覆する第一絶縁膜（第１の絶縁膜１１５）と、第１のフィールドプレート電極１１６とドレイン電極１１４との間の領域において、第１の絶縁膜１１５上に設けられた第二絶縁膜（第２の絶縁膜１１７）と、を有し、第１のフィールドプレート電極１１６が、第１の絶縁膜１１５上に接して設けられているとともに、遮蔽部１１９の下端が第２の絶縁膜１１７上に接している。これは、第１のフィールドプレート電極１１６の下端が、遮蔽部１１９の下端よりも半導体基板１１０（化合物半導体１１１）の側に位置する構成である。
化合物半導体１１１は、Ａｓを含むIII−Ｖ族化合物半導体層構造である。
第１のフィールドプレート電極１１６は、ゲート電極１１３と同電位となっている。また、第２のフィールドプレート電極１１８が、ソース電極１１２と同電位となっている。具体的には、ソース電極１１２と第２のフィールドプレート電極１１８とが、動作領域内では電気的に独立に形成され、動作領域の断面視においては、ソース電極１１２と第２のフィールドプレート電極１１８とが分離形状であるとともに、アイソレーション領域内でソース電極１１２と第２のフィールドプレート電極１１８とが電気的に接続されている。
第１のフィールドプレート電極１１６は、ゲート電極１１３から離隔して設けられた電界制御電極を含む。
図１の電界効果トランジスタにおいては、第２のフィールドプレート電極１１８と第１のフィールドプレート電極１１６とがオーバーラップしているとともに、第２のフィールドプレート電極１１８とゲート電極１１３ともオーバーラップしているが、第２のフィールドプレート電極１１８と第１のフィールドプレート電極１１６とがオーバーラップしているとともに、第２のフィールドプレート電極１１８とゲート電極１１３とはオーバーラップしていない構成とすることもできる。
また、ゲート長方向の断面視において、ゲート電極１１３端部からドレイン電極１１４に向かう第１のフィールドプレート電極１１６のゲート長方向の延出幅をＬｆｐ１、第２のフィールドプレート電極１１８の下面のゲート長方向の長さ、つまり遮蔽部１１９のゲート側端部から第２のフィールドプレート電極１１８のドレイン側端部までの第２のフィールドプレート１１８下面のゲート長方向の長さをＬｆｐ２、としたときに、下記式（１）を満たすように構成されていてもよい。
０．５×Ｌｆｐ１≦Ｌｆｐ２ （１）
また、実施例で後述するように、本実施の形態の電界効果トランジスタをワイドリセス構造としてもよく、このとき、化合物半導体１１１上に接してゲート電極１１３が設けられるとともに、化合物半導体１１１とドレイン電極１１４との間にコンタクト層（図５中のＧａＡｓ層１３３）が介在し、コンタクト層がリセス構造を有し、コンタクト層の底面に露出した化合物半導体１１１（図５中のＡｌＧａＡｓ層１３２）上に第１の絶縁膜１１５が設けられ、第１の絶縁膜１１５上に接して第１のフィールドプレート電極１１６が設けられ、第１のフィールドプレート電極１１６の側面を被覆する第２の絶縁膜１１７に接し第２のフィールドプレート電極１１８が設けられ、ゲート電極１１３端部からドレイン電極１１４に向かう第１のフィールドプレート電極１１６のゲート長方向の延出幅をＬｆｐ１、第２のフィールドプレート電極１１８の下面のゲート長方向の長さをＬｆｐ２、ゲート電極１１３とコンタクト層のリセス底面のドレイン側端部との距離をＬｇｒ、第１のフィールドプレート電極１１６の側面における第２の絶縁膜１１７の厚さをｄ３、としたときに、下記式（１）および式（２）を満たすように構成されていてもよい。
０．５×Ｌｆｐ１≦Ｌｆｐ２ （１）
Ｌｆｐ１＋Ｌｆｐ２＋ｄ３≦３／５×Ｌｇｒ （２）
また、ゲート長方向の断面視において、第２のフィールドプレート電極１１８の下面のゲート長方向の長さをＬｆｐ２、第１のフィールドプレート電極１１６とゲート電極１１３との間の領域における第２のフィールドプレート電極１１８の遮蔽部１１９の下面と、化合物半導体１１１との距離をｄ２、としたときに、下記式（３）を満たすように構成されていてもよい。
ｄ２≦０．５×Ｌｆｐ２ （３）
第１の絶縁膜１１５は、例えば、酸化膜であり、さらに具体的には、ＳｉＯ２膜である。
以下、図１に示した電界効果トランジスタの構成をさらに詳細に説明する。
この電界効果トランジスタにおいては、半導体基板１１０上に成長した化合物半導体１１１の表面に、ソース電極１１２およびドレイン電極１１４が形成されている。また、ゲート電極１１３と第１の絶縁膜１１５を挟んだ第１のフィールドプレート電極１１６とが形成されており、第１のフィールドプレート電極１１６は、デバイスの活性領域上あるいは絶縁分離領域上でゲート電極１１３と電気的に接続されている。さらに、第２の絶縁膜１１７を挟んで第２のフィールドプレート電極１１８が第１のフィールドプレート電極１１６と隣接した２重（デュアル）フィールドプレート構造である。第２のフィールドプレート電極１１８は、デバイスの絶縁分離領域上で、ソース電極１１２と電気的に接続されている。
なお、第１のフィールドプレート電極１１６（第一フィールドプレート）の下面と、化合物半導体１１１（化合物半導体層構造）の上面と間には、絶縁膜のみが存在する、例えば、第一絶縁膜（第１の絶縁膜１１５）が存在する形態とされる。その際、第一絶縁膜（第１の絶縁膜１１５）の厚さｄ１は、第１のフィールドプレート電極１１６（第一フィールドプレート）に印加される電圧に起因して、該第一絶縁膜（第１の絶縁膜１１５）中に形成される電界が、この絶縁膜の絶縁破壊を引き起こす、破壊電界強度を超えない範囲に選択する。例えば、ゲート１１３に印加されるターンオン電圧：約１Ｖと同じ電圧が、第１のフィールドプレート電極１１６（第一フィールドプレート）に印加される際にも、該破壊電界強度を超えない範囲とする条件として、第一絶縁膜（第１の絶縁膜１１５）がＳｉＯ２膜である場合、少なくとも、ｄ１≧１ｎｍの範囲に選択することが必要である。また、第１のフィールドプレート電極１１６（第一フィールドプレート）を、ゲート電極と同電位とした際、有効な電界緩和を達成する上では、Ｌｆｐ１とｄ１の比率を、少なくとも、Ｌｆｐ１³ｄ１の範囲に選択することが必要である。一般に、第一絶縁膜（第１の絶縁膜１１５）に利用する絶縁膜の誘電率：ε１、真空中の誘電率：ε０を利用して、表記する際、Ｌｆｐ１とｄ１の比率を、Ｌｆｐ１≧ｄ１×（ε１/ε０）の範囲に選択することが好ましい。例えば、第一絶縁膜（第１の絶縁膜１１５）がＳｉＯ２膜である場合、ＳｉＯ２膜の誘電率をεＳｉＯ２と表記すると、Ｌｆｐ１とｄ１の比率を、Ｌｆｐ１≧ｄ１×（εＳｉＯ２/ε０）の範囲に選択することが好ましい。
一方、第１のフィールドプレート電極１１６（第一フィールドプレート）と、第２のフィールドプレート電極１１８（第二フィールドプレート）とは、第二絶縁膜（第２の絶縁膜１１７）を挟んでいる状態に形成する形態とされる。
半導体基板１１０や化合物半導体１１１中のチャネル層の構成材料として、ＧａＡｓをはじめとするIII−Ｖ族化合物半導体を用いることができる。III−Ｖ族化合物半導体としては、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰが挙げられる。III−Ｖ族化合物半導体からなる材料を用いることで、さらに高速かつ高出力の電界効果型トランジスタが実現される。化合物半導体１１１は、さらに具体的には、ＧａＡｓ層およびＡｌＧａＡｓ層が下（半導体基板１１０側）からこの順に積層された構成である。また、ＡｌＧａＡｓ層とソース電極１１２およびドレイン電極１１４との間に、コンタクト層として機能するＧａＡｓ層が、さらに設けられていてもよい。
なお、半導体基板１１０としては、高抵抗の基板が利用される。特に、高周波領域で使用されるＦＥＴを作製する目的では、例えば、作製されるＦＥＴで構成されるマイクロ波集積回路を該基板上に形成する際には、少なくとも、該半導体基板の抵抗率は、＞１０４ｏｈｍ・ｃｍの範囲に選択することが好ましい。すなわち、該半導体基板の抵抗率をは、＞１０４ｏｈｍ・ｃｍに選択することで、該マイクロ波集積回路の動作周波数が、１０ＧＨｚ以下である際、発生する損失を問題とならない範囲に抑制することができる。特に、III−Ｖ族化合物半導体基板を採用する際には、所謂、半絶縁性基板を利用することがより好ましい。
第１の絶縁膜１１５および第２の絶縁膜１１７の具体的な組み合わせとして、例えば、第１の絶縁膜１１５および第２の絶縁膜１１７を、それぞれＳｉＯ２膜およびＳｉＮ膜とする構成が挙げられる。こうすることにより、化合物半導体１１１の表面における表面電荷の発生を、さらに効果的に抑制することができる。
また、この電界効果トランジスタは、第１のフィールドプレート電極１１６およびゲート電極１１３と、第２のフィールドプレート電極１１８とのオーバーラップ領域のゲート長方向の長さ：Ｌｏｌと、ゲート長：Ｌｇとの間に、
（ｉ）Ｌｏｌ＝０、または
（ｉｉ）０＜Ｌｏｌ／Ｌｇ≦１
が成り立つ構成となっている。
オーバーラップ領域とは、ゲート長方向における断面視において、第２のフィールドプレート電極１１８と、第１のフィールドプレート電極１１６およびゲート電極１１３とからなる構造体とがゲート長方向に互いにオーバーラップしている領域である。
オーバーラップ領域を、上記（ｉｉ）を満たす構成とすることにより、利得の転換点を高周波数側に存在させることが可能であるため、高周波領域における利得の低下を抑制し、高周波特性を向上させつつ、第１のフィールドプレート電極１１６をドレイン電極１１４からさらに確実にシールドすることができる。そして、ＬｏｌとＬｇとの比を上記範囲とすることにより、ゲート・ソース間の余分な寄生容量の大きさを、ゲート電極１１３のゲート長Ｌｇに起因する真の容量に対して充分に小さくすることができる。
なお、上記（ｉｉ）を満たす構成の場合、さらに好ましくは、０＜Ｌｏｌ／Ｌｇ≦０．７とすることができる。こうすることにより、ゲート・ソース間の寄生容量をさらに好適に抑制することができる。また、転換点の低周波数側へのシフトをさらに安定的に抑制することができる。
また、オーバーラップ領域の長さ：Ｌｏｌが上記（ｉ）を満たす構成とすることにより、ゲート・ソース間の寄生容量をさらに好適に抑制することができる。また、利得の低下をさらに好適に抑制可能である。
なお、第１のフィールドプレート電極１１６（第一フィールドプレート）側壁と、第２のフィールドプレート電極１１８（第二フィールドプレート）の遮蔽部１１９と間も、第二絶縁膜（第２の絶縁膜１１７）が挟まれている結果、付加的な寄生容量が生成している。この遮蔽部１１９に起因する、付加的な寄生容量も、ゲート・ソース間の寄生容量に寄与を示す。かかる遮蔽部１１９に起因する、付加的な寄生容量の寄与を抑制する上では、第１のフィールドプレート電極１１６（第一フィールドプレート）側壁の高さ：ｈｆｐ１は、少なくとも、ゲート電極１１３の高さ：ｈｇを超えない範囲に設定する。すなわち、図２に示す構成において、第１のフィールドプレート電極１１６（第一フィールドプレート）側壁の高さ：ｈｆｐ１は、一般に、ｈｆｐ１≦０．４μｍの範囲に選択することが好ましい。
遮蔽部１１９は、第２のフィールドプレート電極１１８のうち、第１のフィールドプレート電極１１６とドレイン電極１１４との間に設けられるとともに、半導体基板１１０の法線方向に延在する領域である。遮蔽部１１９は、第１のフィールドプレート電極１１６の側面に沿って設けられており、第１のフィールドプレート電極１１６をドレイン電極１１４から遮蔽する。そして、遮蔽部１１９の上面（上端）が第１のフィールドプレート電極１１６の上端（上面）よりも上に位置しているため、電気力線の集中しやすい第１のフィールドプレート電極１１６の上部の角部およびその上下の領域を遮蔽部１１９により遮蔽することができる。このため、第１のフィールドプレート電極１１６とドレイン電極１１４との間の帰還容量の発生を好適に抑制することができる。
また、第１のフィールドプレート電極１１６の下端が、遮蔽部１１９の下端よりも化合物半導体１１１側に位置する。これは、各々のフィールドプレート直下の絶縁膜の厚さが、ゲート電極１１３側から遠ざかるにつれて厚くなっている構成である。さらに具体的には、ゲート電極１１３とドレイン電極１１４との間に、ゲート電極１１３と同電位の第１のフィールドプレート電極１１６と、ソース電極１１２と同電位の第２のフィールドプレート電極１１８とが、それぞれ、第１の絶縁膜１１５および第２の絶縁膜１１７上に順次形成されている。このようにすることによって、ドレイン側においてフィールドプレートの効き方を緩やかにし、理想的な電界分布とすることができる。このため、耐圧をさらに効果的に向上させることができる。
また、第１のフィールドプレート電極１１６は、ゲート電極１１３と同電位である。また、第２のフィールドプレート電極１１８は、所定の電位に固定することでき、例えば、ソース電極１１２と同電位である。このようにすることによって、第１のフィールドプレート電極１１６とドレイン電極１１４との間の容量を、より一層確実に低減することができる。また、第２のフィールドプレート電極１１８に印加される電圧をダイナミックに変動させてもよい。
また、第２のフィールドプレート電極１１８がソース電極１１２と同電位となることにより、第１のフィールドプレート電極１１６をドレイン電極１１４から遮蔽して、第１のフィールドプレート電極１１６とドレイン電極１１４間の電気力線の大部分を終端させる。このため、第１のフィールドプレート電極１１６とドレイン電極１１４との間の帰還容量を大幅に低減することが可能となり、トランジスタの高周波領域の利得が向上する。
また、図１の電界効果トランジスタでは、ゲート電極１１３とドレイン電極１１４の間において、ゲート電極１１３と同電位の第１のフィールドプレート電極１１６と、ソース電極１１２と同電位の第２のフィールドプレート電極１１８が、それぞれ、第１の絶縁膜１１５および第２の絶縁膜１１７上に順次形成されている。そして、空気よりも誘電率の高い第２の絶縁膜１１７を挟んで、ゲート電極１１３と同電位の第１のフィールドプレート電極１１６と、ソース電極１１２と同電位の第２のフィールドプレート電極１１８が、ドレイン電極１１４方向に順次配置されることで、ゲート電極１１３近傍の電界集中が、第１のフィールドプレート電極１１６のみの従来構造（図１９）の場合と比較して、大幅に緩和される。従って、より高いドレイン電圧までトランジスタ動作が可能となる。
また、第２のフィールドプレート電極１１８が化合物半導体１１１の表面ではなく、絶縁膜上に形成されているため、電子の注入も低く抑えられる。このため、化合物半導体トランジスタでしばしば問題となる、負の電荷の注入に起因する負の表面電荷に因る、高周波動作時の飽和出力低下を好適に抑制することができる。
以上のように、本実施の形態の電界効果トランジスタにおいては、ドレイン電極１１４とゲート電極１１３との間の帰還容量が大幅に低減され、かつゲート電極１１３近傍の電界集中も大幅に緩和される。このため、図１の電界効果トランジスタは、高利得と高電圧動作が可能となり、高周波動作時の出力特性が格段に向上した構成となっている。例えば、図１の電界効果トランジスタは、ゲート−ドレイン電極間の帰還容量を低減して高い利得を有するとともに、ゲート耐圧と飽和出力の低下のトレードオフが改善されるため、電圧３５Ｖ以上の高電圧においても、高出力動作が可能な構成である。
また、ゲート電極１１３と第１のフィールドプレート電極１１６とが独立した部材となっているため、これらの材料をそれぞれ独立に選択することができる。例えば、ゲート電極１１３として、ショットキー特性が良好な金属材料と、第１のフィールドプレート電極１１６として、配線抵抗が低く、絶縁膜（第１の絶縁膜１１５）と密着性の良い金属材料をそれぞれ独立に選択することが可能となる。このため、高利得、高電圧動作の観点から、後述する第２の実施の形態より、さらに優れた高周波・高出力特性が得られるという効果を奏する。
第２のフィールドプレート電極１１８の寸法は、電界集中の緩和と帰還容量低減の観点から決定することができ、例えば、図２において、以下のように決めることがさらに好ましい。なお、図２および以下の説明において、ゲート長方向の断面視における長さを示す各記号の意味は以下の通りである。
Ｌｇ：ゲート長、
Ｌｆｐ１：ゲート電極１１３のドレイン側端部から第１のフィールドプレート電極１１６のドレイン電極１１４側端部までの長さ、
Ｌｆｐ２：第２のフィールドプレート電極１１８の下面のゲート長方向の長さ、つまり、遮蔽部１１９のゲート側端部から第２のフィールドプレート電極１１８のドレイン側端部までの第２のフィールドプレート１１８下面のゲート長方向の長さ、
Ｌｆｄ：第１のフィールドプレート電極１１６とゲート電極１１３とから構成される構造体ならびに第２の絶縁膜１１７と第２のフィールドプレート電極１１８の第２の絶縁膜１１７を挟んでの交差量、Ｌｆｄ＝Ｌｏｌ＋ｄ３である、
Ｌｇｄ：ゲート電極１１３とドレイン電極１１４との間の距離、
Ｌｇｒ：リセス構造を有するトランジスタの場合、ゲート電極１１３のドレイン側端部とコンタクト層のリセス底面のドレイン側端部との距離、
ｄ１：第１のフィールドプレート電極１１６の底面と化合物半導体１１１との距離。図２では、第１の絶縁膜１１５の厚さに対応する。
ｄ２：第２のフィールドプレート電極１１８の底面と化合物半導体１１１との距離。図２では、第１の絶縁膜１１５の厚さと第２の絶縁膜１１７の厚さの和に対応する。
ｄ３：第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８に挟まれた絶縁膜の厚さ。図２においては、第２の絶縁膜１１７のゲート長方向の厚さに対応する。
Ｌｏｌ：ゲート電極１１３と第１のフィールドプレート電極１１６とから構成される構造体と第２のフィールドプレート電極１１８とのオーバーラップ領域のゲート長方向の長さ。
第１のフィールドプレート電極１１６のドレイン側への張り出し量：Ｌｆｐ１は、例えば、０．５μｍとすることができる。こうすることにより、ゲート電極１１３のドレイン側端部への電界集中をより一層効果的に抑制することができる。また、Ｌｆｐ１は、１．５μｍ以下とすることができる。こうすることにより、帰還容量の増加に伴う高周波特性の低下をさらに確実に抑制することができる。
また、第２のフィールドプレート電極１１８に関して、そのゲート長方向の長さ：Ｌｆｐ２は、例えば、
０．５×Ｌｆｐ１≦Ｌｆｐ２ （１）
とすることができる。こうすることにより、第１のフィールドプレート電極１１６とドレイン電極１１４との間の電気力線をさらに充分に遮断することができる。
一方、耐圧の観点からは、ドレイン電極１１４と化合物半導体１１１との間にコンタクト層（図２では（不図示））を形成するとともに、第２のフィールドプレート電極１１８の端部をドレイン電極１１４から一定割合の距離だけ離すことが好ましい。この点では、例えば、所謂、ワイドリセス構造を採用した場合、第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８に挟まれた絶縁膜の厚さをｄ３、ゲート電極１１３とコンタクト層のリセス底面のドレイン側端部との距離をＬｇｒ（図５）とすると、例えば、
Ｌｆｐ１＋Ｌｆｐ２＋ｄ３≦３／５×Ｌｇｒ （２）
を満たす構成とすることができる。こうすることにより、より一層耐圧を向上させることができる。また、上記式（１）および式（２）を同時に満たす構成とすることがさらに好ましい。
なお、該ワイドリセス構造を採用する際、ゲート電極１１３とコンタクト層のリセス底面のドレイン側端部との距離：Ｌｇｒは、耐圧向上の観点から、少なくとも、Ｌｇｒ≧Ｌｇを満足する範囲に選択する必要がある。なお、このワイドリセス構造において、第一絶縁膜（第１の絶縁膜１１５）により被覆される、化合物半導体１１１（化合物半導体層構造）の表面に形成される、界面準位の影響による、パワー特性低下を防ぐためには、このＬｇｒは、Ｌｇｒ≦３μｍの範囲に選択することが好ましい。
第１のフィールドプレート電極１１６（第一フィールドプレート）と、第２のフィールドプレート電極１１８（第二フィールドプレート）との挟まれる絶縁膜、すなわち、第二絶縁膜（第２の絶縁膜１１７）は、この両者間を絶縁分離している。第１のフィールドプレート電極１１６（第一フィールドプレート）を、ゲート電極１１３と同じ電位に、第２のフィールドプレート電極１１８（第二フィールドプレート）をソース電極１１２と同じ電位にする際、かかる部位において、第二絶縁膜（第２の絶縁膜１１７）の絶縁破壊が生じないように、絶縁膜の厚さ：ｄ３を選択する必要がある。例えば、ゲートのターンオン電圧１Ｖの時に、該第二絶縁膜（第２の絶縁膜１１７）の絶縁破壊強度Ｅｂｒｅａｋ２とすると、少なくとも、Ｅｂｒｅａｋ２＞（１Ｖ／ｄ３）、すなわち、ｄ３＞（１Ｖ／Ｅｂｒｅａｋ２）を満足するようにする。
一方、第１のフィールドプレート電極１１６（第一フィールドプレート）と、第２のフィールドプレート電極１１８（第二フィールドプレート）と、それに挟まれる絶縁膜で構成されるキャパシタに起因する寄生容量を低減する上では、第二絶縁膜（第２の絶縁膜１１７）に用いる絶縁膜の厚さ：ｄ３、ならびに、該絶縁膜の誘電率：ε２は、０．５μｍ≧ｄ３／（ε２／ε０）≧０．０１μｍの範囲に選択することが好ましい。
また、第１の絶縁膜１１５の厚さをｄ１としたとき、第１のフィールドプレート電極１１６とドレイン電極１１４間の絶縁膜上の、第２のフィールドプレート電極１１８と化合物半導体１１１の距離ｄ２は、例えば、
ｄ２≦０．５×Ｌｆｐ２ （３）
とすることができる。上記構成は、例えば、第１の絶縁膜１１５の厚さおよび第２の絶縁膜１１７の厚さを、上記式（３）を満たす厚さになるよう調節することにより得られる。こうすれば、第１のフィールドプレート電極１１６とドレイン電極１１４間の電気力線をより一層充分に遮断することができる。
なお、第２のフィールドプレート電極１１８と化合物半導体１１１の距離ｄ２は、例えば、第１の絶縁膜１１５の厚さ：ｄ１および第２の絶縁膜１１７の厚さ：ｄ３の和である際、その下限は、（ｄ１＋ｄ３）の下限によって決まる。一方、後述するように、リセス処理を行った後、第２のフィールドプレート電極１１８を形成する際には、絶縁膜の厚さ：ｄ２は、第２のフィールドプレート電極１１８（第二フィールドプレート）に印加される電圧に起因して、該絶縁膜中に形成される電界が、この絶縁膜の絶縁破壊を引き起こす、破壊電界強度を超えない範囲に選択する。例えば、第２のフィールドプレート電極１１８（第二フィールドプレート）を、ソース電極と同じ電位とする際には、該破壊電界強度を超えない範囲とする条件として、絶縁膜がＳｉＯ２膜である場合、少なくとも、ｄ２≧１ｎｍの範囲に選択することが必要である。
また、本実施の形態において、０≦Ｌｆｄであり、かつ第２の絶縁膜１１７の両側に接して第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８とがそれぞれ設けられた構成である。第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８とが一層の絶縁膜によって離隔された構成とすることにより、第１のフィールドプレート電極１１６をドレイン電極１１４からさらに確実に遮蔽することができる。
ここで、第１の絶縁膜１１５の表面に同一水平面上に第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８を設けた後、その上面全面に絶縁膜を設けてこれらのフィールドプレート間を絶縁する場合、電極間の埋設不良により、絶縁膜にエアギャップが生じる懸念がある。すると、エアギャップにおける誘電率の低下により、第１のフィールドプレート電極１１６のゲート電極１１３に対する遮蔽効果が低下する懸念がある。そこで、本実施の形態では、第１のフィールドプレート電極１１６の形成後、第１のフィールドプレート電極１１６の側面から第１の絶縁膜１１５の上面にわたって第２の絶縁膜１１７を設け、第２の絶縁膜１１７上に第２のフィールドプレート電極１１８を形成することにより、第２の絶縁膜１１７にエアギャップが形成されることが抑制される。よって、第２のフィールドプレート電極１１８を第２の絶縁膜１１７に直接接する状態で安定的に形成可能である。

以下の実施の形態では、第１の実施の形態と異なる点を中心に説明する。
（第２の実施の形態）
第１の実施の形態においては、ゲート電極１１３と第１のフィールドプレート電極１１６が構造的に分離されており、素子のアイソレーション領域で電気的に接続する構成の場合を例に説明したが、ゲート電極１１３と第１のフィールドプレート電極１１６とが連続一体に形成された一体型の構成であってもよい。
図３は、本実施の形態の電界効果トランジスタの構成を示す断面図である。
図３に示した電界効果トランジスタの基本構成は、第１の実施の形態に記載の電界効果トランジスタ（図１）と同様であるが、第１のフィールドプレート電極１１６が、ゲート電極１１３と連続一体に構成されている。なお、本明細書において、「連続一体」とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。ゲート電極１１３と第１のフィールドプレート電極１１６とを一体型とすることにより、これらの電極を同一工程で同時に形成することが可能であるとともに、安定的に製造することが可能な構成とすることができる。また、第１のフィールドプレート電極１１６の電位をさらに確実にゲート電極１１３と同電位とすることができる。また、ゲート電極１１３と第１のフィールドプレート電極１１６とが連続一体であるため、ゲート電極１１３の側面よりドレイン電極１１４側を、さらに確実に遮蔽することが可能となる。
なお、図３の構成においては、化合物半導体１１１として、ＧａＡｓ層１３１、ＡｌＧａＡｓ層１３２およびＧａＡｓ層１３３からなる積層構造が設けられている。ＧａＡｓ層１３１、ＡｌＧａＡｓ層１３２およびＧａＡｓ層１３３は、それぞれ、動作層、ショットキー層およびコンタクト層として機能する。また、ＡｌＧａＡｓ層１３２とソース電極１１２およびドレイン電極１１４との間にＧａＡｓ層１３３が設けられており、ゲート電極１１３の下部を一部、ＧａＡｓ層１３３の開口部に埋め込んだ、所謂、ゲートリセス構造を有している。これにより、第１のフィールドプレート電極１１６の作用と相俟ってさらに優れたゲート耐圧が得られる。
（第３の実施の形態）
以上の実施の形態においては、第１のフィールドプレート電極１１６の下面が、遮蔽部１１９の下面よりも化合物半導体１１１の側に位置する構成の場合について説明した。以上の実施の形態に記載の電界効果トランジスタにおいて、遮蔽部１１９の下面が、第１のフィールドプレート電極１１６の下面よりも下部すなわち化合物半導体１１１側に位置する構成とすることもできる。本実施の形態では、第２の実施の形態のトランジスタの場合を例に説明する。
図１１は、本実施の形態の電界効果トランジスタの構成を示す断面図である。
図１１に示した電界効果トランジスタでは、遮蔽部１１９の下端が、第１のフィールドプレート電極１１６の下端よりもＡｌＧａＡｓ層１３２の側に位置する。具体的には、ゲート電極１１３とドレイン電極１１４との間の領域において、ＡｌＧａＡｓ層１３２表面を被覆する第１の絶縁膜１１５を有し、第１のフィールドプレート電極１１６とドレイン電極１１４との間の領域において、第１の絶縁膜１１５に凹部（不図示）が設けられ、第１のフィールドプレート電極１１６が、第１の絶縁膜１１５上に接して設けられている。そして、第２のフィールドプレート電極１１８の遮蔽部１１９の下端が凹部内に位置しており、第２のフィールドプレート電極１１８の下面およびその近傍が、凹部内に埋設されている。また、遮蔽部１１９の形成領域において第２の絶縁膜１１７が除去されるとともに第１の絶縁膜１１５がエッチング除去されて薄化している。そして、遮蔽部１１９が薄化部に接している。
このようにすれば、遮蔽部１１９の上部（上端）が第１のフィールドプレート電極１１６の上面から上部に突出するとともに、遮蔽部１１９の下面（下端）が第１のフィールドプレート電極１１６の下面よりもＡｌＧａＡｓ層１３２側に突出する構成となる。このため、第１のフィールドプレート電極１１６の側面の遮蔽に加えて、特に電気力線の集中しやすい第１のフィールドプレート電極１１６の上部の角部および下部の角部を、ドレイン電極１１４に対して、さらに効果的に遮蔽することができる。よって、第１のフィールドプレート電極１１６とドレイン電極１１４との間の帰還容量をさらに低減し、高周波特性を向上させることができる。
下記の実施例においては、ＦＥＴの動作にかかわるキャリアとして、電子を用いる事例を示すが、勿論、キャリアとして、正孔を用いる構成においても、第２のフィールドプレートによる遮蔽効果は、全く同様に得られる。
以下、具体的な実施例を用いて、以上の実施の形態の構成をさらに詳細に説明する。実施例１〜実施例５は、第２または第３の実施の形態に対応し、実施例６〜実施例１０は第１または第２の実施の形態に対応する。
（実施例１）
本実施例では、図３に示した電界効果トランジスタを作製し、評価した。半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用い、化合物半導体１１１に対応する層として、例えば、ＡｌＧａＡｓバッファ層（不図示）を１００ｎｍ、ＧａＡｓ層１３１を４００ｎｍ、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）、およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。金属膜としてＡｕＧｅ、ＮｉおよびＡｕをこの順に蒸着し、リフトオフ工程を用いてソース電極１１２、ドレイン電極１１４を形成し、窒素雰囲気中４２０℃で熱処理することによりオーミックコンタクトを形成した。
次に、第１の絶縁膜１１５として、例えば熱ＣＶＤ法を用いて、ＳｉＯ２膜を１００ｎｍ形成してゲート電極１１３の形成領域をドライエッチングにより開口した。さらに、第１の絶縁膜１１５のＳｉＯ２膜をマスクとして、ＧａＡｓ層１３３の露出部を選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。
続いて、半導体基板１１０の上面全面にＴｉおよびＡｌをこの順に蒸着し、リフトオフ法を用いてゲート電極１１３と第１のフィールドプレート電極１１６との一体型電極を形成した。ゲート電極１１３のゲート長Ｌｇ＝１．０μｍとし、第１のフィールドプレート電極１１６のＬｆｐ１＝０．８μｍとした。
そして、第２の絶縁膜１１７として、ＳｉＮを１５０ｎｍ成膜し、その上層に、Ｔｉ、ＰｔおよびＡｕ膜をこの順に蒸着後、リフトオフすることにより、第２のフィールドプレート電極１１８を形成した。第２のフィールドプレート電極１１８のＬｆｄ＝０．４μｍ、Ｌｆｐ２＝１．０μｍとした。その後の配線工程において、第２のフィールドプレート電極１１８をソース電極１１２とアイソレーション領域にて電気的に接続した。
また、本実施例の効果を従来構造に対して比較するため、従来構造のフィールドプレートトランジスタとして、第２のフィールドプレート電極１１８を有しない電界効果トランジスタ（図１９）を作製した。
図４は、動作周波数１．５ＧＨｚにおける本実施例および従来のトランジスタのパワー特性評価結果を示す図である。本実施例では、トランジスタの発熱の影響を抑制して、本実施例の効果を明確にするため、ゲート幅４ｍｍの基本素子の連続動作で比較した。
図４に示したように、従来のトランジスタ（図１９）では、比較的低い動作電圧においては、フィールドプレート部２１６に因るゲート−ドレイン電極間の帰還容量により、充分な利得が得られず、１５Ｖ以上の動作電圧においても利得が１５ｄＢ程度であった。また、出力密度についても、３５Ｖ以上の動作電圧において表面準位によるＲＦ動作時のドレイン電流が低下する現象が現れ、飽和出力が２．０Ｗ／ｍｍの値で飽和の傾向にある。
これに対し、本実施例のトランジスタでは、ゲート−ドレイン電極間の帰還容量が低減されるため、低い動作電圧から１６ｄＢ程度の高い利得が得られた。さらに、第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８とが、第２の絶縁膜１１７を介して隣接しているため、電界集中の緩和効果が高くなり、５０Ｖ動作まで表面準位によるＲＦ動作時のドレイン電流減少は現れず、動作電圧と共に飽和出力密度は増加し、３．０Ｗ／ｍｍの飽和出力密度を実現した。
また、上記実施例ではＧａＡｓ層１３３に埋め込む形でゲート電極１１３を形成したトランジスタについて説明したが、以下の構成のトランジスタの作製および評価も行った。
図５は、本実施例のトランジスタの別の構成を示す図である。
図５に示した電界効果トランジスタの基本構成は図３に示したものと同様に、ソース電極１１２とＡｌＧａＡｓ層１３２の表面との間およびドレイン電極１１４とＡｌＧａＡｓ層１３２の表面との間にＧａＡｓ層１３３との間に、コンタクト層が介在する構成であるが、図５では、所謂、ワイドリセス構造となっている。図５に示した電界効果トランジスタでは、ＧａＡｓ層１３３に開口部が設けられ、半導体基板１１０から上部に遠ざかるほど、開口部が拡径している。ＧａＡｓ層１３３の底面における開口部の開口幅よりもゲート電極１１３のゲート長が短く、ＧａＡｓ層１３３底面において、開口部からＡｌＧａＡｓ層１３２が露出しており、ＡｌＧａＡｓ層１３２の露出面と第１のフィールドプレート電極１１６との間に第１の絶縁膜１１５が設けられた構成となっている。かかる構成を採用した場合、第１のフィールドプレート電極１１６およびその直下の絶縁膜構造との相乗作用により、ゲート電極１１３のドレイン側端部の電界集中をより効果的に分散・緩和することができる。
本実施例では、図５に示すトランジスタを、以下の手順で形成した。ソース電極１１２およびドレイン電極１１４を５μｍ間隔で形成した後、所定の領域にレジストを設け、このレジストをマスクとして、ソース電極１１２とドレイン電極１１４との間の中心から２．５μｍの幅のＧａＡｓ層１３３を選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。
そして、第１の絶縁膜１１５として、例えば熱ＣＶＤ法を用いて、ＳｉＯ２膜を１００ｎｍ形成し、ＳｉＯ２膜のゲート電極形成領域をドライエッチングにより開口した。ＴｉおよびＡｌをこの順に蒸着後、リフトオフして、ゲート電極１１３および第１のフィールドプレート電極１１６の一体型電極を形成した。ゲート電極１１３のゲート長Ｌｇ＝１．０μｍ、第１のフィールドプレート電極１１６のＬｆｐ１＝０．８μｍとした。
得られたトランジスタについて、上述した評価を行ったところ、さらに利得の高いトランジスタ特性が得られた。
次に、図４の評価に用いたトランジスタについて、周波数と利得の関係を調べた。具体的には、図３および図１９に示したトランジスタにおいて、電源電圧Ｖｄｄ＝２８Ｖ、ゲート幅Ｗｇ＝２ｍｍ、ゲート長Ｌｇ＝１．０μｍ、Ｌｆｐ１＝０．８μｍ、ｄ３＝１５０ｎｍとして、Ｌｆｄ＝０μｍ、０．４μｍ、１．０μｍ、１．４μｍ、２．０μｍおよび３．０μｍと変化させて、利得が急激に低下する転換点を調べた。
図２２（ａ）および図２２（ｂ）は、転換点の測定結果を示す図である。図２２（ａ）は、周波数（ＧＨｚ）と最大安定電力利得ＭＳＧ（ｄＢ）または最大有能電力利得ＭＡＧ（ｄＢ）との関係を示す図である。図２２（ｂ）は、図３に示したトランジスタにおいて、Ｌｆｄ＝ｄ３＋Ｌｏｌ（μｍ）と転換点（ＧＨｚ）との関係を示す図である。
図２２（ａ）および図２２（ｂ）より、フィールドプレートを一つ有する従来のトランジスタ（図１９）に対して、図３に示した構成とすることにより、利得を向上させることが可能であった。そして、ゲート長Ｌｇ＝１．０μｍの構成において、０≦Ｌｆｄ≦１．０μｍとすることにより、転換点を１０ＧＨｚ以上に維持することが可能であり、例えば、５ＧＨｚ以上の高周波数領域においても、転換点よりも低周波数側で動作可能であり、高い利得を安定的に得ることが可能であることがわかった。
また、０≦Ｌｆｄ≦１．０μｍ、Ｌｇ＝１．０μｍ、ｄ３＝１５０ｎｍより、第１のフィールドプレート電極１１６およびゲート電極１１３と第２のフィールドプレート電極１１８とのオーバーラップ領域のゲート長方向の長さ：Ｌｏｌについて、
Ｌｏｌ／Ｌｇ＝（Ｌｆｄ−ｄ３）／Ｌｇであり、
０≦Ｌｏｌ／Ｌｇ≦１
を満たす構成とすることにより、転換点を高周波数側に好適に維持することが可能であることが明らかになった。
なお、本実施例では、第２のフィールドプレート電極１１８の材料となる金属として、Ｔｉ、ＰｔおよびＡｕを用いたが、本実施例および以降の他の実施例において、第２のフィールドプレート電極１１８の材料は絶縁膜上において剥離しない導電材料であればよく、例えば、他の金属材料を用いてもよい。他の導電材料として、例えば、ＴｉＮ、ＷＳｉ、ＷＮ、Ｍｏ、ＡｌおよびＣｕからなる群から選択される一または二以上の金属が挙げられる。これらは単層としてもよいし、複数組み合わせて多層膜構造として用いてもよい。
また、以上においては、１．５ＧＨｚ帯の化合物半導体トランジスタの実施例について述べたが、本実施例および以下の実施例において、他の周波数帯としてもよい。例えば、Ｃ帯ではゲート長Ｌｇ＝０．５μｍを中心とし、また、準ミリ波帯ではゲート長Ｌｇ＝０．１０−０．２５μｍを中心として、各寸法が前述の関係式を満たすように作製すれば、同様の効果が得られる。

以下の実施例においては、第１の実施例と異なる点を中心に説明する。
（実施例２）
本実施例では、ゲート電極１１３および第１のフィールドプレート電極１１６とから構成される構造体ならびに第２の絶縁膜１１７と、第２のフィールドプレート電極１１８との、第２の絶縁膜１１７を挟んでの交差量Ｌｆｄの遮蔽効果への影響に関して調べた。
図５にデバイス構造断面図を示す。半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用いた。化合物半導体１１１に対応する層として、ＧａＡｓ層１３１（厚さ４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）、およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。
ＧａＡｓ層１３３上に、ＡｕＧｅ、Ｎｉ、およびＡｕ金属を蒸着し、リフトオフ工程を用いて、ソース電極１１２およびドレイン電極１１４を５μｍの間隔で形成した。そして、窒素雰囲気中、４２０℃で熱処理することによりオーミックコンタクトを形成した。
次に、ソース電極１１２およびドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクとして選択的に除去した。ＧａＡｓの除去には、塩素とフッ素を含むガスを用いたドライエッチングを用いた。
次いで、第１の絶縁膜１１５として、例えば熱ＣＶＤ法を用いて、ＳｉＯ２膜を１００ｎｍ形成し、第１の絶縁膜１１５のゲート電極形成領域をドライエッチングにより開口した。ＴｉおよびＡｌをこの順に蒸着後、リフトオフすることにより、ゲート電極１１３と第１のフィールドプレート電極１１６の一体型電極を形成した。ゲート電極１１３のゲート長Ｌｇ＝１．０μｍ、第１のフィールドプレート電極１１６のＬｆｐ１＝０．８μｍとした。
そして、第２の絶縁膜１１７としてＳｉＮ膜を１５０ｎｍ成膜した。続いて、第２の絶縁膜１１７の上層に、Ｔｉ、ＰｔおよびＡｕ膜を順次蒸着してリフトオフすることにより、Ｌｆｐ２＝１．０μｍの第２のフィールドプレート電極１１８を形成した。このとき、交差量Ｌｆｄが、Ｌｆｄ＝−０．５μｍ、−０．２５μｍ、＋０．２５μｍ、＋０．５μｍ、＋０．７５μｍおよび＋１．０μｍと異なった素子を作製した。なお、Ｌｆｄ＝０において、第２の絶縁膜１１７と第２のフィールドプレート１１８の側面とが接し、Ｌｆｄ＜０では、これらが離隔している（図８）。その後の配線工程で、第２のフィールドプレート電極１１８とソース電極１１２とを、アイソレーション領域にて電気的に接続した。
また、比較のため、配線工程で、第２のフィールドプレート電極１１８がソース電極１１２と動作層領域にて電気的に接続した試料（図６）（ソース・ドレイン間の距離Ｌｓｄ＝１．０μｍ、Ｌｆｄ＝１．５μｍ）も作製した。
図７に、得られたトランジスタの動作周波数１．５ＧＨｚでのパワー特性評価結果よりもとめた線形利得のＬｆｄ依存性を示す。
従来のトランジスタでは、１５Ｖ以上の動作電圧においても利得が１５ｄＢ程度であった（図４）のに対し、図７より、ゲート電極１１３および第１のフィールドプレート電極１１６とからなる構造体と第２のフィールドプレート電極１１８との第２の絶縁膜１１７を挟んでの交差量Ｌｆｄが負の場合（図８）、第２のフィールドプレート電極１１８の遮蔽効果が小さいため、ゲート−ドレイン電極間の帰還容量の低減が充分でなく、利得の向上がみられない。それに対して、交差量Ｌｆｄがゼロまたは正の値（Ｌｆｄ≧０）のとき利得の著しい向上がある。
（実施例３）
本実施例では、図５に示したトランジスタについて、第１のフィールドプレート電極１１６の長さＬｆｐ１と第２のフィールドプレート電極１１８の長さＬｆｐ２との関係について調べた。
本実施例においても、半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用い、化合物半導体１１１に対応する層として、ＧａＡｓ層１３１（厚さ４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。ＧａＡｓ層１３３上に５μｍの間隔でソース電極１１２およびドレイン電極１１４を形成した。ＡｕＧｅ、ＮｉおよびＡｕ金属を５μｍの間隔で蒸着し、リフトオフ工程を用いてこれらの電極を形成した。そして、窒素雰囲気中４２０℃で熱処理することによりオーミックコンタクトを形成した。
ソース電極１１２、ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去には、塩素とフッ素を含むガスを用いたドライエッチングを用いた。
続いて、第１の絶縁膜１１５として、熱ＣＶＤ法を用いて、ＳｉＯ２膜を１００ｎｍ形成し、第１の絶縁膜１１５のゲート電極１１３の形成領域をドライエッチングにより開口した。ＴｉおよびＡｌをこの順に蒸着後、リフトオフして、ゲート電極１１３と第１のフィールドプレート電極１１６の一体型電極を形成した。ゲート電極１１３のゲート長Ｌｇ＝１．０μｍとし、第１のフィールドプレート電極１１６のＬｆｐ１＝０．８μｍとした。
そして、第２の絶縁膜１１７として、ＳｉＮを２００ｎｍ成膜（ｄ３＝０．２μｍ）した。第２の絶縁膜１１７の上層に、Ｔｉ、ＰｔおよびＡｕ膜をこの順に蒸着後、リフトオフすることにより、Ｌｆｄ＝＋０．７５μｍの第２のフィールドプレート電極１１８を形成した。このとき、第２のフィールドプレート電極１１８の長さＬｆｐ２の異なった素子、具体的には、Ｌｆｐ２＝０μｍ、０．１６μｍ、０．４０μｍ、０．８μｍ、１．２μｍおよび１．６μｍの素子を作製した。その後の配線工程で、第２のフィールドプレート電極１１８とソース電極１１２とをアイソレーション領域にて電気的に接続した。
得られたトランジスタ（図５）について、動作周波数１．５ＧＨｚでのパワー特性評価結果より求めた線形利得のＬｆｐ２依存性を評価した。図９は、結果を示す図である。
図９より、第１のフィールドプレート電極１１６の長さＬｆｐ１と、第２のフィールドプレート電極１１８の長さＬｆｐ２の比に関して、０．５≦Ｌｆｐ２／Ｌｆｐ１、つまり、上記式（１）を満たす構成において、電気力線の遮断による遮蔽効果が高まり、ゲート−ドレイン電極間の帰還容量が低減して利得の著しい向上がある。
（実施例４）
本実施例では、図５に示した電界効果トランジスタにおいて、第２のフィールドプレート電極１１８の長さＬｆｐ２の最大値について調べた。
本実施例でも、半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用い、化合物半導体１１１に対応する層として、ＧａＡｓ層１３１（厚さ４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。
ソース電極１１２およびドレイン電極１１４を５μｍの間隔で形成した。具体的には、ＡｕＧｅ、ＮｉおよびＡｕ金属を順次蒸着し、リフトオフ工程を用いてこれらの電極を形成した。そして、窒素雰囲気中４２０℃で熱処理することにより、オーミックコンタクトを形成した。
次に、ソース電極１１２−ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに用いて、選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。
続いて、第１の絶縁膜１１５として、例えば熱ＣＶＤ法を用いて、ＳｉＯ２膜を１００ｎｍ形成し、第１の絶縁膜１１５のゲート電極１１３の形成領域をドライエッチングにより開口した。ＴｉおよびＡｌをこの順に蒸着後、リフトオフして、ゲート電極１１３と第１のフィールドプレート電極１１６の一体型電極を形成した。ゲート電極１１３のゲート長Ｌｇ＝１．０μｍ、第１のフィールドプレート電極１１６のＬｆｐ１＝０．３μｍとした。
そして、第２の絶縁膜１１７として、ＳｉＮを２００ｎｍ成膜して、その上層に、Ｔｉ、ＰｔおよびＡｕ膜をこの順に蒸着後、リフトオフすることにより、Ｌｆｄ＝＋０．７５μｍの第２のフィールドプレート電極１１８を形成した。このとき、第２のフィールドプレート電極１１８の長さＬｆｐ２の異なった素子、具体的には、Ｌｆｐ２＝０μｍ、０．３μｍ、０．９μｍ、１．６μｍ、および２．３μｍの素子を作製した。このとき、ゲート長方向の断面視における、ゲート電極１１３とＧａＡｓ層１３３のリセス底面のドレイン端との間の距離Ｌｇｒを３．５μｍとした。その後の配線工程で、第２のフィールドプート電極１１８はソース電極１１２とアイソレーション領域にて電気的に接続した。
またＬｆｐ１＝０μｍ、Ｌｆｐ２＝０μｍの電界効果トランジスタも比較のため作製した。
図１０は、得られたトランジスタの耐圧の評価結果を示す図である。図１０より、第１のフィールドプレート電極１１６の長さ：Ｌｆｐ１＝０．３μｍ、第２の絶縁膜１１７の第１のフィールドプレート電極１１６側面の厚さ：ｄ３＝０．２μｍのとき、第２のフィールドプレート電極１１８の長さ：Ｌｆｐ２が０から０．３μｍまで増加して、Ｌｆｐ１＋Ｌｆｐ２＋ｄ３が０．８μｍになると、耐圧は著しく向上して、８０Ｖとなった。また、Ｌｆｐ２が２．３μｍに増加して、Ｌｆｐ１＋Ｌｆｐ２＋ｄ３が２．８μｍになると、耐圧が７０Ｖまで急激に低下した。Ｌｆｐ１＋Ｌｆｐ２＋ｄ３が、Ｌｇｒ（＝３．５μｍ）に対して、３／５×Ｌｇｒより大きくなると、第２のフィールドプレート電極１１８のドレイン端の電界集中が大きくなり、耐圧が低下したものと考えられる。従って、
Ｌｆｐ１＋Ｌｆｐ２＋ｄ３≦３／５×Ｌｇｒ （２）
を満たす構成とすることにより、耐圧をさらに向上させることができる。
（実施例５）
本実施例では、図５に示した電界効果トランジスタにおいて、第２のフィールドプレート電極１１８の長さＬｆｐ２と第２の絶縁膜１１７の厚さｄ２に関して調べた。
本実施例においても、半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用い、化合物半導体１１１に対応する層として、ＧａＡｓ層１３１（厚さ４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。
次に、ＧａＡｓ層１３３上に、５μｍの間隔でソース電極１１２およびドレイン電極１１４を形成した。ＡｕＧｅ、ＮｉおよびＡｕ金属を順次蒸着し、リフトオフ工程を用いて形成した。そして、窒素雰囲気中４２０℃で熱処理することによりオーミックコンタクトを形成した。
ソース電極１１２とドレイン電極１１４との間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。その後、例えば、熱ＣＶＤ法を用いて、第１の絶縁膜１１５として、ＳｉＯ２を１００ｎｍ形成し、ゲート電極１１３の形成領域をドライエッチングにより開口した。そして、ゲート電極１１３と第１のフィールドプレート電極１１６の一体型電極を、ＴｉおよびＡｌを蒸着後リフトオフして形成した。ゲート電極１１３のゲート長Ｌｇ＝１．０μｍ、第１のフィールドプレート電極１１６のＬｆｐ１＝０．８μｍとした。
続いて、第２の絶縁膜１１７として、ＳｉＯ２膜を０．１μｍ、０．３μｍ、０．５μｍおよび０．７μｍ形成した試料をそれぞれ作製し、第２の絶縁膜１１７の上層に、ｉ、ＰｔおよびＡｕ膜を順次蒸着後、リフトオフすることにより、第２のフィールドプレート電極１１８を形成した。第２のフィールドプレート電極１１８のＬｆｐ２＝１．０μｍとした。また、ＳｉＯ２の厚さを０．１μｍとした試料の一部を分割して、ＳｉＯ２をエッチング除去、または、引き続き、第１の絶縁膜１１５の１００ｎｍのうち５０ｎｍをエッチング除去した後その上層にＬｆｐ２＝１．０μｍの第２のフィールドプレート電極１１８を形成した試料も作製した（図１１）。その後、配線工程で第２のフィールドプレート電極１１８とソース電極１１２とをアイソレーション領域にて電気的に接続した。
図１２は、得られたトランジスタの動作周波数１．５ＧＨｚでのパワー特性評価結果よりもとめた線形利得のｄ２／Ｌｆｐ２依存性を示す。図１２より、ｄ２／Ｌｆｐ２≦１／２で第２のフィールドプレート電極１１８による遮蔽効果が現れ、利得の著しい向上があった。
（実施例６）
図１３は、本実施例の電界効果トランジスタの構成を示す断面図である。図１３に示した電界効果トランジスタの基本構成は第２の実施形態にて参照した図１の電界効果トランジスタと同様であるが、所謂、ワイドリセス構造となっている点が異なる。
半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用いた。化合物半導体１１１に対応する層として、ＧａＡｓ層１３１（厚さ４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。
ソース電極１１２およびドレイン電極１１４を５．５μｍの間隔で形成した。ここでは、ＡｕＧｅ、Ｎｉ、Ａｕ金属を順次蒸着後、リフトオフ工程を用いて形成した。そして、窒素雰囲気中４２０℃で熱処理することによりオーミックコンタクトを形成した。ソース電極１１２−ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに用いて、選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。そして、第１の絶縁膜１１５として、ＳｉＯ２膜を熱ＣＶＤ法を用いて１００ｎｍ形成し、ゲート電極１１３の形成領域をドライエッチングにより開口した。
得られた開口部を埋め込むとともに、第１の絶縁膜１１５に０．２μｍ乗り上げる構造のゲート電極１１３を形成した。ゲート電極１１３のゲート長をＬｇ＝１．０μｍとした。ゲート電極１１３用金属として、障壁高さが従来のＴｉ（下層）／Ａｌ（上層）金属より高く、ゲートリーク電流の小さいＰｔを蒸着し、レジストを用いたリフトオフ工程を用いて、ゲート電極１１３を形成した。次に、第１のフィールドプレート電極１１６をＬｆｐ１＝０．８μｍの寸法でゲート電極１１３とは別の導電部材として形成した。このとき、第１の絶縁膜１１５と密着性の良いＴｉ、ＰｔおよびＡｕを順次蒸着後、リフトオフして形成した。このように、ゲート電極１１３と第１のフィールドプレート電極１１６として、それぞれ適した金属材料を用いることにより、トランジスタの特性および製造歩留まりを、さらに著しく向上させることができる。
次に、第２の絶縁膜１１７として、ＳｉＮを１５０ｎｍ成膜し、その上層に第２のフィールドプレート電極１１８として、Ｌｆｄ＝０．４μｍ、Ｌｆｐ２＝１．０μｍのＴｉ／Ｐｔ／Ａｕ電極を蒸着リフトオフにより形成した。その後の配線工程で、第２のフィールドプレート電極１１８とソース電極１１２とをアイソレーション領域にて電気的に接続した。
得られた電界効果トランジスタを評価するとともに、実施例１と比較した。具体的には、実施例１の方法を用いて１．５ＧＨｚでのパワー特性を評価したところ、実施例１と同程度のパワー特性を示した。ゲート電極に最適な材料の適用が可能となったため、ゲートリーク電流の低減による素子の長期安定性がさらに増した。
なお、本実施例ではオーミックコンタクトを形成した後、第１の絶縁膜１１５としてＳｉＮをプラズマＣＶＤ法にて１００ｎｍ形成し、ドライエッチングによる開口で１．０μｍのＴ型ゲート電極を形成した。もう１つのゲート電極１１３および第１の絶縁膜１１５の形成法として、オーミック電極形成後、１．０μｍの矩形のゲート電極１１３を蒸着リフトオフにより形成し、第１の絶縁膜１１５としてＳｉＮ膜を、例えばプラズマＣＶＤ法を用いて１００ｎｍ形成することも可能であった。
また、本実施例において、１．０μｍの矩形ゲート電極１１３を蒸着リフトオフにより形成し、例えばプラズマＣＶＤ法を用いて、第１の絶縁膜１１５として、ＳｉＮを１００ｎｍ形成することも可能であったことを説明したが、矩形ゲート電極１１３として、高融点金属であるＷＳｉを用いることも可能であった。
この場合、半導体基板１１０として高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用い、化合物半導体１１１に対応する層として、例えば、ＡｌＧａＡｓバッファ層（不図示）（１００ｎｍ）、ＧａＡｓ層１３１（４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。次に、２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。
そして、スパッタ法を用いて、厚さ５００ｎｍのＷＳｉ金属を半導体基板１１０の全面に成膜した。続いて、レジストをマスクにフッ素系ガスを用いたドライエッチングにより、ゲート電極１１３の形成領域以外のＷＳｉ金属をエッチング除去した。そして、ソース電極１１２およびドレイン電極１１４を形成した。ＡｕＧｅ、ＮｉおよびＡｕ金属を蒸着し、リフトオフ工程を用いてこれらの電極を形成した後、窒素雰囲気中４２０℃で熱処理することにより、オーミックコンタクトを形成した。

以下の実施例では、実施例６と異なる点を中心に説明する。
（実施例７）
本実施例では、実施例２の方法を用いてゲート電極１１３および第１のフィールドプレート電極１１６から構成される構造体と第２のフィールドプレート電極１１８との絶縁膜を挟んでの交差量Ｌｆｄの遮蔽効果への影響に関して調べた。
図１４は、本実施例の電界効果トランジスタの構成を示す断面図である。本実施例においても、半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用いた。半導体基板１１０上に、化合物半導体１１１に対応する層として、ＡｌＧａＡｓバッファ層（不図示）（１００ｎｍ）、ＧａＡｓ層１３１（４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を、下からこの順に形成した。
ソース電極１１２およびドレイン電極１１４を５．５μｍの間隔で形成した。ここでは、ＡｕＧｅ、ＮｉおよびＡｕ金属を蒸着し、リフトオフ工程を用いて形成した。そして、窒素雰囲気中４２０℃で熱処理することにより、オーミックコンタクトを形成した。ソース電極１１２、ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。その後、第１の絶縁膜１１５として、ＣＶＤ法を用いてＳｉＯ２膜を１００ｎｍ形成し、ゲート電極１１３の形成領域をドライエッチングにより開口した。
ＳｉＯ２膜に設けられた開口部に、ゲート長Ｌｇ＝１．０μｍで第１の絶縁膜１１５に０．２μｍ乗り上げる構造のゲート電極１１３を形成した。ゲート電極１１３用金属として、障壁高さが従来のＴｉ／Ａｌ金属より高く、ゲートリーク電流の小さいＰｔを蒸着し、レジスト・リフトオフ工程を用いてゲート電極１１３を形成した。
次に、Ｌｆｐ１＝０．８μｍの第１のフィールドプレート電極１１６を形成した。具体的には、第一の絶縁膜１１５と密着性の良いＴｉ、ＰｔおよびＡｕを順次蒸着した後、リフトオフして第１のフィールドプレート電極１１６を形成した。そして、第２の絶縁膜１１７としてＳｉＮ膜を２００ｎｍ形成し、さらに第２のフィールドプレート電極１１８としてＴｉ／Ｐｔ／Ａｕ電極を形成した。このとき、Ｌｆｄ＝−０．５μｍ、−０．２５μｍ、＋０．２５μｍ、＋０．５μｍ、＋０．７５μｍ、および＋１．０μｍと、Ｌｆｄの長さが異なった素子を作製した。その後の配線工程で、第２のフィールドプレート電極１１８とソース電極１１２とをアイソレーション領域にて電気的に接続した。
得られたトランジスタの動作周波数１．５ＧＨｚでのパワー特性評価結果より線形利得のＬｆｄ依存性を実施例２の方法を用いて求めたところ、実施例２と同様の傾向であった。第１のフィールドプレート電極１１６と第２のフィールドプレート電極１１８の絶縁膜を挟んでの交差量Ｌｆｄが負の場合、第２のフィールドプレート電極１１８の効果が小さく利得の向上が見られないのに対して、交差量Ｌｆｄが正の値のとき、利得の著しい向上があった。
（実施例８）
本実施例では、図１４に示した電界効果トランジスタについて、実施例３の方法を用いて第１のフィールドプレート電極１１６の長さＬｆｐ１と第２のフィールドプレート電極１１８の長さＬｆｐ２の関係について調べた。
本実施例においても、半導体基板１１０として高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用いた。化合物半導体１１１に対応する層として、ＡｌＧａＡｓバッファ層（不図示）１００ｎｍ、ＧａＡｓ１３１層４００ｎｍ、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。
ＧａＡｓ層１３３上に、ソース電極１１２およびドレイン電極１１４を５．５μｍの間隔で形成した。具体的には、ＡｕＧｅ、ＮｉおよびＡｕ金属を順次蒸着し、リフトオフ工程を用いてこれらの電極を形成し、窒素雰囲気中４２０℃で熱処理することによりオーミックコンタクトを形成した。
続いて、ソース電極１１２、ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。そして、第１の絶縁膜１１５として、熱ＣＶＤ法を用いてＳｉＯ２を１００ｎｍ形成し、ゲート電極１１３の形成領域をドライエッチングにより開口した。
第１の絶縁膜１１５に設けられた開口部に、ゲート長Ｌｇ＝１．０μｍであって第１の絶縁膜１１５に０．２μｍ乗り上げる構造のゲート電極１１３を形成した。ゲート電極１１３用金属として障壁高さが従来のＴｉ／Ａｌ金属より高く、ゲートリーク電流の小さいＰｔを蒸着、レジスト・リフトオフ工程を用いてゲート電極１１３を形成した。次に、Ｌｆｐ１＝０．８μｍの第１のフィールドプレート電極１１６を形成した。第１のフィールドプレート電極１１６の形成は、第１の絶縁膜１１５と密着性の良いＴｉ、ＰｔおよびＡｕを順次蒸着し、リフトオフすることにより行った。このとき、ゲート電極１１３と、ＧａＡｓ層１３３のリセス底面のドレイン端との距離Ｌｇｒを３．５μｍとした。
次いで、第２の絶縁膜１１７として、ＳｉＮを２００ｎｍ成膜（ｄ３＝０．２μｍ）した。その上層に、第２のフィールドプレート電極１１８を形成した。第２のフィールドプレート電極１１８の形成は、Ｔｉ、ＰｔおよびＡｕ膜を蒸着後、リフトオフすることにより行った。このとき、第２のフィールドプレート電極１１８の長さＬｆｐ２の異なった素子、具体的には、Ｌｆｐ２＝０μｍ、０．１６μｍ、０．４０μｍ、０．８μｍ、１.２μｍおよび１.６μｍの素子をそれぞれ作製した。その後の配線工程において、第２のフィールドプレート電極１１８とソース電極１１２とをアイソレーション領域にて電気的に接続した。
得られた電界効果トランジスタについて、実施例３の方法と同様に、動作周波数１．５ＧＨｚでのパワー特性評価を行い、線形利得のＬｆｐ２依存性を求めた。その結果、実施例３と同様に第１のフィールドプレート電極１１６の長さＬｆｐ１と第２のフィールドプレート電極１１８の長さＬｆｐ２の比に関して、０．５≦Ｌｆｐ２／Ｌｆｐ１を満たす構成とすることにより、電気力線の遮蔽効果が高まり、ゲート−ドレイン電極間の帰還容量が低減して利得の著しい向上が可能であった。
また、本実施例では、ゲート電極１１３と第１のフィールドプレート電極１１６に、それぞれ適した金属材料を用いたことにより、トランジスタの特性、歩留まりが著しく向上した。
（実施例９）
本実施例では図１４に示した電界効果トランジスタについて、実施例４の方法を用いて、第２のフィールドプレート電極１１８の長さＬｆｐ２の最大値について調べた。
本実施例においても、半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用いた。化合物半導体１１１に対応する層として、ＡｌＧａＡｓバッファ層（不図示）（１００ｎ）、ＧａＡｓ層１３１（４００ｎｍ）ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を形成した。
ＧａＡｓ層１３３上にソース電極１１２およびドレイン電極１１４を５．５μｍの間隔で形成した。ここでは、金属としてＡｕＧｅ、Ｎｉ、Ａｕを順次蒸着し、リフトオフ工程を用いてこれらの電極を形成し、窒素雰囲気中４２０℃で熱処理することによりオーミックコンタクトを形成した。そして、ソース電極１１２−ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。
続いて、第１の絶縁膜１１５として熱ＣＶＤ法を用いてＳｉＯ２膜を１００ｎｍ形成し、そのゲート電極１１３の形成領域をドライエッチングにより開口した。
第１の絶縁膜１１５に設けられた開口部に、ゲート長Ｌｇ＝１．０μｍのゲート電極１１３を第１の絶縁膜１１５に０．２μｍ乗り上げる構造で形成した。ゲート電極１１３用金属として障壁高さが従来のＴｉ／Ａｌ金属より高く、ゲートリーク電流の小さいＰｔを蒸着し、レジスト・リフトオフ工程を用いてゲート電極１１３を形成した。次に、Ｌｆｐ１＝０．３μｍの第１のフィールドプレート電極１１６を形成した。第１のフィールドプレート電極１１６の形成は、第１の絶縁膜１１５と密着性の良いＴｉ、ＰｔおよびＡｕを順次蒸着し、リフトオフすることにより行った。このとき、ゲート電極１１３とＧａＡｓ層１３３のリセス底面のドレイン端との距離Ｌｇｒを４．０μｍとした。
次いで、第２の絶縁膜１１７としてＳｉＮを２００ｎｍ成膜し、その上層にＬｆｄ＝＋０．７５μｍの第２のフィールドプレート電極１１８の形成後、Ｔｉ、ＰｔおよびＡｕ電極の蒸着リフトオフにより形成した。このとき、第２のフィールドプレート電極１１８の長さＬｆｐ２の異なった素子（Ｌｆｐ２＝０μｍ、０．３μｍ、０．９μｍ、１．６μｍ、および２．３μｍ）を作製した。
得られたトランジスタの耐圧を評価した結果、実施例４と同様の傾向が得られた。具体的には、Ｌｆｐ１＋Ｌｆｐ２＋ｄ３がＬｇｒ（＝４．０μｍ）に対して３／５×Ｌｇｒ以下とすることにより、第２のフィールドプレート電極１１８ドレイン端の電界集中を抑制し、耐圧の低下をさらに好適に抑制することが可能であった。従って、Ｌｆｐ１＋Ｌｆｐ２＋ｄ３≦３／５×Ｌｇｒを満たす必要構成とすることにより、耐圧をさらに向上可能であることがわかった。
また、本実施例では、ゲート電極１１３と第１のフィールドプレート電極１１６として、それぞれ適した金属材料を用いたことで、トランジスタの特性、歩留まりが著しく向上した。
（実施例１０）
本実施例では図１４に示した電界効果トランジスタについて、実施例５の方法を用いて、第２のフィールドプレート電極１１８の長さＬｆｐ２と第２の絶縁膜１１７の厚さｄとの関係について調べた。
本実施例においても、半導体基板１１０として、高抵抗ＧａＡｓ（半絶縁性ＧａＡｓ）基板を用いた。半導体基板１１０上に、化合物半導体１１１に対応する層として、ＡｌＧａＡｓバッファ層（不図示）（１００ｎｍ）、ＧａＡｓ層１３１（４００ｎｍ）、ＡｌＧａＡｓ層１３２（Ａｌ組成比０．２０、厚さ３０ｎｍ）およびＧａＡｓ層１３３（Ｓｉドナー濃度１×１０１７ｃｍ−３、厚さ５０ｎｍ）を順次形成した。ソース電極１１２およびドレイン電極１１４を、５．５μｍの間隔で形成した。ここでは、ＡｕＧｅ、ＮｉおよびＡｕ金属を順次蒸着し、リフトオフ工程を用いてこれらの電極を形成し、窒素雰囲気中４２０℃で熱処理することにより、オーミックコンタクトを形成した。
そして、ソース電極１１２、ドレイン電極１１４間の中心から２．５μｍの幅のＧａＡｓ層１３３を、レジストをマスクに選択的に除去した。ＧａＡｓの除去は、塩素とフッ素を含むガスを用いたドライエッチングにより行った。その後、第１の絶縁膜１１５として、熱ＣＶＤ法を用いて、ＳｉＯ２膜を１００ｎｍ形成し、そのゲート電極１１３形成領域を、ドライエッチングにより開口した。
第１の絶縁膜１１５に設けられた開口部にゲート長Ｌｇ＝１．０μｍのゲート電極１１３を第１の絶縁膜１１５に０．２μｍ乗り上げる構造で形成した。ゲート電極１１３用金属として、従来のＴｉ／Ａｌ金属より障壁高さが高く、ゲートリーク電流の小さいＰｔを蒸着、レジスト・リフトオフ工程を用いて形成した。次に、第１のフィールドプレート電極１１６をＬｆｐ１＝０．８μｍの寸法で形成した。第１のフィールドプレート電極１１６の形成は、第１の絶縁膜１１５と密着性の良いＴｉ、ＰｔおよびＡｕを順次蒸着し、リフトオフして行った。このとき、ゲート電極１１３とリセス底面のドレイン端との距離Ｌｇｒを４．０μｍとした。
そして、本実施例では、第２の絶縁膜１１７として、ＳｉＯ２膜を０．１μｍ、０．３μｍ、０．５μｍおよび０．７μｍ形成した試料を作製した。そして、第２の絶縁膜１１７の上層に、Ｌｆｐ２＝１．０μｍの第２のフィールドプレート電極１１８として、Ｔｉ／Ｐｔ／Ａｕ電極を蒸着リフトオフにより形成した。また、ＳｉＯ２の厚さ０．１μｍの試料の一部を分割して、ＳｉＯ２をエッチング除去するか、あるいは、引き続き、第１の絶縁膜１１５の１００ｎｍのうち５０ｎｍをエッチング除去した後、その上層に第２のフィールドプレート電極１１８を蒸着リフトオフにより形成した試料も作製した（図１５）。その後の配線工程で、第２のフィールドプレート電極１１８とソース電極１１２とをアイソレーション領域にて電気的に接続した。
得られたトランジスタの動作周波数１．５ＧＨｚでのパワー特性評価より、線形利得のｄ２／Ｌｆｐ２依存性を調べたところ、実施例５と同様の傾向が認められ、ｄ２／Ｌｆｐ２≦１／２で第２のフィールドプレート電極１１８による遮蔽効果が現れ、利得の著しい向上があった。
また、本実施例では、ゲート電極１１３と第１のフィールドプレート電極１１６として、それぞれ適した金属材料を用いたことで、トランジスタの特性、歩留まりが著しく向上した。
以上、本発明について実施の形態および実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、また、そうした変形例も本発明の技術的範囲にあることは当業者に理解されるところである。
例えば、以上においては、ＡｌＧａＡｓ／ＧａＡｓ系の化合物半導体トランジスタを例に説明したが、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のトランジスタとしてもよく、この場合にも、同様の効果を奏する。また、以上においては、ＧａＡｓ基板を用いる場合を例に説明したが、ＩｎＰ基板を用いてもよく、この場合にも同様の効果を奏する。
また、以上の実施の形態または実施例に記載の電界効果トランジスタは、例えば、増幅回路または発振回路を構成する素子として用いられる。このような用途では良好な高周波特性が必要とされるため、本発明のＦＥＴの特徴が最大限に活かされる。

Claims (15)

  1. ＧａＡｓまたはＩｎＰからなる半導体基板と、
    該半導体基板上に設けられた化合物半導体層構造と、
    該化合物半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間の領域において、前記化合物半導体層構造の上部に設けられるとともに、前記化合物半導体層構造と絶縁された第一フィールドプレートと、
    前記化合物半導体層構造の上部に設けられるとともに、前記化合物半導体層構造および前記第一フィールドプレートと絶縁された第二フィールドプレートと、
    を含み、
    前記第二フィールドプレートが、前記第一フィールドプレートと前記ドレイン電極との間の領域にあって、前記第一フィールドプレートを前記ドレイン電極から遮蔽する遮蔽部を含み、
    前記遮蔽部の上端が、前記第一フィールドプレートの上面よりも上部に位置しており、
    ゲート長方向における断面視において、前記第一フィールドプレートと前記ゲート電極とから構成される構造体の上部に前記第二フィールドプレートがオーバーラップするオーバーラップ領域のゲート長方向の長さをＬｏｌとし、ゲート長をＬｇとしたときに、
    ０≦Ｌｏｌ／Ｌｇ≦１
    である
    ことを特徴とする、電界効果トランジスタ。
  2. 前記遮蔽部の下端が、前記第一フィールドプレートの下端よりも前記半導体基板の側に位置する
    ことを特徴とする、請求項１に記載の電界効果トランジスタ。
  3. 前記ゲート電極と前記ドレイン電極との間の領域において、前記化合物半導体層構造の表面を被覆する第一絶縁膜を有し、
    前記第一フィールドプレートと前記ドレイン電極との間の領域において、前記第一絶縁膜に凹部が設けられ、
    前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに、前記遮蔽部の下端が前記凹部内に位置する
    ことを特徴とする、請求項２に記載の電界効果トランジスタ。
  4. 前記第一フィールドプレートの下端が、前記遮蔽部の下端よりも前記半導体基板の側に位置する
    ことを特徴とする、請求項１に記載の電界効果トランジスタ。
  5. 前記ゲート電極と前記ドレイン電極との間の領域において、前記化合物半導体層構造の表面を被覆する第一絶縁膜と、
    前記第一フィールドプレートと前記ドレイン電極との間の領域において、前記第一絶縁膜上に設けられた第二絶縁膜と、
    を有し、
    前記第一フィールドプレートが、前記第一絶縁膜上に接して設けられているとともに、前記遮蔽部の下端が前記第二絶縁膜上に接している
    ことを特徴とする、請求項４に記載の電界効果トランジスタ。
  6. 前記第一フィールドプレートが、前記ゲート電極と同電位となっている
    ことを特徴とする、請求項１乃至５のいずれか一項に記載の電界効果トランジスタ。
  7. 前記第二フィールドプレートが、前記ソース電極と同電位となっている
    ことを特徴とする、請求項１乃至６のいずれか一項に記載の電界効果トランジスタ。
  8. 前記第一フィールドプレートが、前記ゲート電極と連続一体に構成されている
    ことを特徴とする、請求項１乃至７のいずれか一項に記載の電界効果トランジスタ。
  9. 前記第一フィールドプレートが、前記ゲート電極から離隔して設けられた電界制御電極を含む
  10. Ｌｏｌ＝０
    である
    ことを特徴とする、請求項１乃至９のいずれか一項に記載の電界効果トランジスタ。
  11. 前記第二フィールドプレートと前記第一フィールドプレートとがオーバーラップしているとともに、前記第二フィールドプレートと前記ゲート電極とはオーバーラップしていない
    ことを特徴とする、請求項１乃至９のいずれか一項に記載の電界効果トランジスタ。
  12. ゲート長方向の断面視において、
    前記ゲート電極端部から前記ドレイン電極に向かう前記第一フィールドプレートのゲート長方向の延出幅をＬｆｐ１、
    前記第二フィールドプレートの下面のゲート長方向の長さをＬｆｐ２、
    としたときに、下記式（１）：
    ０．５×Ｌｆｐ１≦Ｌｆｐ２ （１）
    を満たすように構成されている
    ことを特徴とする、請求項１乃至１１のいずれか一項に記載の電界効果トランジスタ。
  13. 前記化合物半導体層構造上に接して前記ゲート電極が設けられるとともに、前記化合物半導体層構造と前記ドレイン電極との間にコンタクト層が介在し、
    前記コンタクト層がリセス構造を有し、
    前記コンタクト層の底面に露出した前記化合物半導体層構造上に第一絶縁膜が設けられ、
    前記第一絶縁膜上に接して前記第一フィールドプレートが設けられ、
    前記第一フィールドプレートの側面を被覆する第二絶縁膜に接して前記第二フィールドプレートが設けられ、
    ゲート長方向の断面視において、
    前記ゲート電極端部から前記ドレイン電極に向かう前記第一フィールドプレートのゲート長方向の延出幅をＬｆｐ１、
    前記第二フィールドプレートの下面のゲート長方向の長さをＬｆｐ２、
    前記ゲート電極と前記コンタクト層のリセス底面のドレイン側端部との距離をＬｇｒ、
    前記第一フィールドプレートの側面における前記第二絶縁膜の厚さをｄ３、
    としたときに、下記式（１）および式（２）：
    ０．５×Ｌｆｐ１≦Ｌｆｐ２ （１）
    Ｌｆｐ１＋Ｌｆｐ２＋ｄ３≦３／５×Ｌｇｒ （２）
    を満たすように構成されている
    ことを特徴とする、請求項１乃至１１のいずれか一項に記載の電界効果トランジスタ。
  14. ゲート長方向の断面視において、
    前記第二フィールドプレートの下面のゲート長方向の長さをＬｆｐ２、
    前記第一フィールドプレートと前記ゲート電極との間の領域における前記第二フィールドプレートの下面と、前記化合物半導体層構造との距離をｄ２、
    としたときに、下記式（３）：
    ｄ２≦０．５×Ｌｆｐ２ （３）
    を満たすように構成されている
    ことを特徴とする、請求項１乃至１３のいずれか一項に記載の電界効果トランジスタ。
  15. 前記化合物半導体層構造が、Ａｓを含むIII−Ｖ族化合物半導体層構造である
    ことを特徴とする、請求項１乃至１４のいずれか一項に記載の電界効果トランジスタ。
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