DE112016007368B4 - Verfahren zur Herstellung einer Verbindungshalbleitervorrichtung - Google Patents

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Abstract

Verfahren zur Herstellung einer Verbindungshalbleitervorrichtung umfassend:
• Ausbilden einer Halbleiterschicht (2, 3) auf einem Substrat (1);
• Ausbilden einer Gate-Elektrode (4), einer Source-Elektrode (5) und einer Drain-Elektrode (6) auf der Halbleiterschicht (3);
• Ausbilden einer ersten Passivierungsschicht (7), welche die Gate-Elektrode (4) und die Halbleiterschicht (3) überdeckt;
• Ausbilden eines Resists (12) auf der ersten Passivierungsschicht (7), welcher sich von der Drain-Elektrode (6) zu einem Raum zwischen der Gate-Elektrode (4) und der Drain-Elektrode (6) erstreckt;
• Ausbilden einer leitfähigen Schicht (9) auf der ersten Passivierungsschicht (7) und dem Resist (12);
• Entfernen des Resists (12) und der leitfähigen Schicht (9) auf dem Resist (12), um eine Source-Feldplatte (9) auszubilden; und
• Ausbilden einer zweiten Passivierungsschicht (10), welche die erste Passivierungsschicht (7) und die Source-Feldplatte (9) überdeckt,
• wobei eine Wärmebehandlung ausgeführt wird, wenn der Resist (12) ausgebildet ist, um den Resist (12) derart zu schrumpfen, dass eine Seitenfläche des Resists (12) in einer konkaven Form thermisch abgesenkt wird.

Description

  • Gebiet
  • Die vorliegende Erfindung betrifft eine Verbindungshalbleitervorrichtung, welche sich selbst in einer kritischen Umgebung, in welcher die Verbindungshalbleitervorrichtung hochenergetischen Teilchen ausgesetzt ist, nur schwer beschädigen und verschlechtern lässt, und ein Herstellungsverfahren, welches eingerichtet ist, eine solche Vorrichtung auf einfache Weise herzustellen.
  • Hintergrund
  • Eine Verbindungshalbleitervorrichtung wird als ein Feldeffekttransistor, wie ein MES-FET oder ein HEMT eingesetzt (siehe zum Beispiel PTL1 bis PTL 4). Es existiert ein Fall, in dem eine Vorrichtung einer kritischen Umgebung ausgesetzt ist, in welcher hochenergetische Teilchen auf die Vorrichtung auftreffen, eine Passivierungsschicht, eine Source-Feldplatte, und einen aktiven Bereich der Vorrichtung passieren und ein Substrat erreichen. Zu diesem Zeitpunkt wird eine große Menge an Elektron-Loch-Paaren um eine Bahn herum erzeugt, welche durch die hochenergetischen Teilchen zurückgelegt wurde, und diffundiert oder rekombiniert in Abhängigkeit der Mobilität des Materials, einer Rekombinationsgeschwindigkeit, und einer angelegten Spannung.
  • Zitierliste
  • Patentliteratur
    • [PTL 1] JP 2006-253654 A
    • [PTL 2] JP 2008-243943 A
    • [PTL 3] JP 2010-67693 A
    • [PTL 4] JP 2015-170821 A
  • Zusammenfassung
  • Technisches Problem
  • Ein hohes elektrisches Feld wird zwischen einem Endbereich einer Source-Feldplatte auf einer Seite einer Drain-Elektrode und einer AlGaN-Kanalschicht angelegt. Wenn eine große Menge an Elektron-Loch-Paaren in der Passivierungsschicht beim Auftreten hochenergetischer Teilchen erzeugt wird, wird demzufolge in diesem Bereich ein leitender Pfad ausgebildet, welcher zur einer Beschädigung führt. Oder es existierte ein Problem, dass die Konzentration von in einem Halbleiter erzeugten Löchern in der Nähe der Oberfläche des Halbleiters während der Diffusion und Rekombination von Elektron-Loch-Paaren zunimmt, was eine Zunahme des Potentials oder eine Zunahme des Löcherstroms verursacht, wodurch die Halbleitervorrichtung anfällig für eine Beschädigung oder eine Verschlechterung wird. Ebenso existierte ein Problem, dass ein hohes elektrisches Feld zwischen einem Endbereich einer Gate-Elektrode auf einer Seite einer Drain-Elektrode und der AlGaN-Kanalschicht anliegt, wodurch die Halbleitervorrichtung anfällig für eine Beschädigung oder eine Verschlechterung wird.
  • Daher wurde vorgesehen, dass der Endbereich der Source-Feldplatte in einem bestimmten Winkel aufwärts gebogen ist, um das elektrische Feld zu entspannen, wodurch eine Beschädigung der Vorrichtung verhindert wird (siehe zum Beispiel 6 und Paragraph 0043 in PTL1, und 1B und Paragraph 0015 in PTL 3). Der Relaxationseffekt des elektrischen Feldes wird jedoch auch begrenzt, da ein gebogener Bereich existiert. Darüber hinaus verfügte das herkömmliche Verfahren über ein Problem, dass es erforderlich ist, einen komplizierten Schritt hinzuzufügen, um die Source-Feldplatte zu biegen, dass die Herstellung schwierig ist, und dass die Anzahl von Herstellungsschritten zunimmt, wodurch die Kosten und die Herstellungsdauer zunehmen.
  • In der US 2010 / 0 059 798 A1 wird eine Halbleitervorrichtung vorgeschlagen, die ein SiC-Substrat; eine auf dem SiC-Substrat gebildete AlGaN-Schicht; eine Source-Elektrode und eine Drain-Elektrode, die auf der AlGaN-Schicht so gebildet sind, dass sie voneinander beabstandet sind; einen ersten Isolierfilm, der zwischen der Source-Elektrode und der Drain-Elektrode gebildet ist und eine bandartige Öffnung parallel zu der Drain-Elektrode und der Source-Elektrode aufweist; eine Gate-Elektrode, die an der Öffnung in dem ersten Isolierfilm gebildet ist; einen zweiten Isolierfilm, der auf dem ersten Isolierfilm derart ausgebildet ist, dass er eine Oberfläche der Gate-Elektrode bedeckt; und eine Source-Feldplattenelektrode aufweist, die auf dem zweiten Isolierfilm und der Source-Elektrode gebildet ist und deren Endabschnitt auf der Seite der Drain-Elektrode von dem zweiten Isolierfilm beabstandet ist, wodurch eine Verschlechterung der Vorrichtungsleistung unterdrückt wird
  • Die vorliegende Erfindung wurde umgesetzt, um die oben beschriebenen Probleme zu lösen, und sie besitzt eine Aufgabe, eine Verbindungshalbleitervorrichtung zu erzielen, welche nur schwer beschädigt und verschlechtert werden kann, selbst in einer kritischen Umgebung, in welcher die Verbindungshalbleitervorrichtung hochenergetischen Teilchen ausgesetzt ist, und ein Herstellungsverfahren zu erzielen, welches eingerichtet ist, eine solche Vorrichtung auf einfache Weise herzustellen.
  • Lösung des Problems
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einem Verfahren zur Herstellung einer Verbindungshalbleitervorrichtung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 1 gelöst.
  • Ein Verfahren zur Herstellung einer Verbindungshalbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: Ausbilden einer Halbleiterschicht auf einem Substrat, Ausbilden einer Gate-Elektrode, einer Source-Elektrode und einer Drain-Elektrode auf der Halbleiterschicht, Ausbilden einer ersten Passivierungsschicht, welche die Gate-Elektrode und die Halbleiterschicht überdeckt, Ausbilden eines Resists auf der ersten Passivierungsschicht, welcher sich von der Drain-Elektrode zu einem Raum zwischen der Gate-Elektrode und der Drain-Elektrode erstreckt, Ausbilden einer leitfähigen Schicht auf der ersten Passivierungsschicht und dem Resist, Entfernen des Resists (und der leitfähigen Schicht auf dem Resist, um eine Source-Feldplatte auszubilden, und Ausbilden einer zweiten Passivierungsschicht, welche die erste Passivierungsschicht und die Source-Feldplatte überdeckt, wobei eine Wärmebehandlung ausgeführt wird, wenn der Resist ausgebildet ist, um den Resist derart zu schrumpfen, dass eine Seitenfläche des Resists in einer konkaven Form thermisch abgesenkt wird.
  • Vorteilhafte Auswirkungen der Erfindung
  • In der vorliegenden Erfindung ist der Endbereich der Source-Feldplatte auf der Seite der Drain-Elektrodenseite gekrümmt, um abgerundet zu sein. Dementsprechend existiert kein vorstehender Bereich und darüber hinaus ist es möglich, eine Relaxation des elektrischen Feldes in ausreichendem Maße zu vollziehen, so dass sich die Vorrichtung nur schwer beschädigen und verschlechtern lässt, selbst in einer kritischen Umgebung, die hochenergetischen Teilchen ausgesetzt ist.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, welche eine Verbindungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
    • 2 ist eine Querschnittsansicht, welche eine Verbindungshalbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt.
    • 3 ist eine Querschnittsansicht, welche einen Herstellungsprozess der Verbindungshalbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung zeigt.
    • 4 ist eine Querschnittsansicht, welche einen Herstellungsprozess der Verbindungshalbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung zeigt.
    • 5 ist eine Querschnittsansicht, welche einen Herstellungsprozess der Verbindungshalbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung zeigt.
    • 6 ist eine Querschnittsansicht, welche einen Herstellungsprozess der Verbindungshalbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung zeigt.
    • 7 ist eine Querschnittsansicht, welche einen Herstellungsprozess einer Verbindungshalbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt.
    • 8 ist eine Querschnittsansicht, welche einen Herstellungsprozess einer Verbindungshalbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt.
    • 9 ist eine Querschnittsansicht, welche einen Herstellungsprozess einer Verbindungshalbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt.
  • Beschreibung der Ausführungsformen
  • 1 ist eine Querschnittsansicht, welche eine Verbindungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Eine GaN-Pufferschicht 2 wird auf einem SiC Substrat 1 ausgebildet. Eine AlGaN-Kanalschicht 3 wird auf der GaN-Pufferschicht 2 ausgebildet. Eine Gate-Elektrode 4, eine Source-Elektrode 5, und eine Drain-Elektrode 6 werden auf der AlGaN-Kanalschicht 3 ausgebildet.
  • Eine erste Passivierungsschicht 7 überdeckt die Gate-Elektrode 4 und die AIGaN-Kanalschicht 3. Eine Source-Feldplatte 9 wird auf der ersten Passivierungsschicht 7 ausgebildet, und erstreckt sich von der Source-Elektrode 5 zu einem Raum zwischen der Gate-Elektrode 4 und der Drain-Elektrode 6. Die Source-Feldplatte 9 entspannt das elektrische Feld zwischen der Gate-Elektrode 4 und der Drain-Elektrode 6, ermöglicht einen Hochspannungsbetrieb, und reduziert zusätzlich eine parasitäre Kapazität, wodurch Hochfrequenzeigenschaften verbessert werden. Im die gesamte Vorrichtung zu schützen, überdeckt eine zweite Passivierungsschicht 10 die erste Passivierungsschicht 7 und die Source-Feldplatte 9.
  • Wenn eine Spannung zwischen der Source-Elektrode 5 und der Drain-Elektrode 6 angelegt wird, und eine Hochfrequenz in die Gate-Elektrode 4 eingespeist wird, während eine gewünschte Vorspannung an die Gate-Elektrode 4 angelegt ist, bewegen sich Elektronen in einem zweidimensionalen Elektronengas 11 bei hoher Geschwindigkeit, wodurch die Verbindungshalbleitervorrichtung als ein Verstärker arbeitet, welcher eingerichtet ist, eine verstärkte Hochfrequenzleistung von der Drain-Elektrode 6 zu beziehen.
  • Nachfolgend wird die Auswirkung der Verbindungshalbleitervorrichtung gemäß der vorliegenden Erfindung im Vergleich mit einem Vergleichsbeispiel beschrieben. 2 ist eine Querschnittsansicht, welche eine Verbindungshalbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt. Es existiert ein Fall, in dem beim Eintreten hochenergetischer Teilchen in die Vorrichtung, die hochenergetischen Teilchen die zweite Passivierungsschicht 10, die Source-Feldplatte 9, die erste Passivierungsschicht 7, die AlGaN-Kanalschicht 3, und die GaN-Pufferschicht 2 passieren und das SiC-Substrat 1 erreichen. Eintreffende Teilchen sind schwere Teilchen, Protonen, Elektronen, Neutronen, Myonen, etc. und verfügen über eine Energie von ungefähr 1 keV bis 100 GeV. Eine große Menge an Elektron-Loch-Paaren wird um eine Bahn herum erzeugt, welche die hochenergetischen Teilchen zurückgelegt haben.
  • Normalerweise konzentriert sich das elektrische Feld in einem Bereich mit einem spitzen Winkel. Im Stand der Technik verfügt die Source-Feldplatte über einen rechten Winkel, so dass sich das elektrische Feld im Endbereich konzentriert. Im Vergleichsbeispiel ist der Endbereich der Source-Feldplatte 9 in einem bestimmten Winkel nach oben gebogen, um diese Konzentration des elektrischen Feldes zu unterdrücken. Der Relaxationseffekt des elektrischen Feldes wird jedoch auch begrenzt, da ein gebogener Bereich existiert.
  • Demgegenüber ist in der vorliegenden Erfindung der Endbereich der Source-Feldplatte 9 auf der Seite der Drain-Elektrode 6 gekrümmt, um in einer sich invers verjüngenden Form abgerundet zu sein. Dementsprechend existiert kein vorstehender Bereich und darüber hinaus ist es möglich, eine Relaxation des elektrischen Feldes in ausreichendem Maße zu vollziehen, so dass sich die Vorrichtung nur schwer beschädigen und verschlechtern lässt, selbst in einer kritischen Umgebung, die hochenergetischen Teilchen ausgesetzt ist. Obwohl eine obere Seite des Endbereichs der Source-Feldplatte 9 gekrümmt sein kann, ist der Effekt begrenzt, da diese weit entfernt vom Halbleiter liegt. Dementsprechend ist es vorzuziehen, dass sich der Endbereich der Source-Feldplatte 9 invers verjüngt.
  • Die 3 bis 6 sind Querschnittsansichten, welche einen Herstellungsprozess der Verbindungshalbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung zeigen. Wie in 3 gezeigt, werden zunächst die GaN-Pufferschicht 2 und die AIGaN-Kanalschicht 3 nacheinander auf dem SiC-Substrat 1 ausgebildet. Die Gate-Elektrode 4, die Source-Elektrode 5 und die Drain-Elektrode 6 werden auf der AlGaN-Kanalschicht 3 ausgebildet. Die erste Passivierungsschicht 7, welche die Gate-Elektrode 4 und die AIGaN-Kanalschicht 3 überdeckt, wird ausgebildet.
  • Wie in 4 gezeigt, wird auf der Passivierungsschicht 7 als Nächstes ein Resist 12 ausgebildet, welcher sich von der Drain-Elektrode 6 zu einem Raum zwischen der Gate-Elektrode 4 und der Drain-Elektrode 6 erstreckt. Wie in 5 gezeigt, wird als Nächstes die Source-Feldplatte 9 auf der ersten Passivierungsschicht 7 und dem Resist 12 ausgebildet.
  • Wie in 6 gezeigt, wird ein Lift-Off-Schritt zum Entfernen des Resists 12 und der Source-Feldplatte 9 auf dem Resist 12 ausgeführt. Da der Resist 12 dick ausgebildet ist, tritt eine Stufenbildung auf, und ein überflüssiger Bereich wird durch das Entfernen des Resists 12 ebenfalls entfernt. Nachfolgend wird die zweite Passivierungsschicht 10, welche die erste Passivierungsschicht 7 und die Source-Feldplatte 9 überdeckt, ausgebildet.
  • Hier ist der Resist 12 zum Beispiel eine Modellnummer BL-300 von PIMEL (eingetragenes Markenzeichen), hergestellt durch Asahi Kasei E-Materials Co., Ltd. Wenn der Resist 12 ausgebildet ist, wird eine Wärmebehandlung bei 350 °C für 2 Stunden durchgeführt, um den Resist 12 derart zu schrumpfen, dass die Seitenfläche des Resists 12 in einer konkaven Form thermisch abgesenkt wird. Wenn die Source-Feldplatte 9 in diesem Zustand ausgebildet wird, wird der Endbereich der Source-Feldplatte 9 auf der Seite der Drain-Elektrode 6 gekrümmt, um in einer sich invers verjüngenden Form abgerundet zu sein.
  • Nachfolgend wird die Auswirkung des Herstellungsverfahrens gemäß der vorliegenden Erfindung im Vergleich mit einem Vergleichsbeispiel beschrieben. Die 7 bis 9 sind Querschnittsansichten, welche einen Herstellungsprozess einer Verbindungshalbleitervorrichtung gemäß einem Vergleichsbeispiel zeigen. Nach dem Ausführen des Schrittes in 3 wird, wie in 7 gezeigt, eine Abstandsschicht 13 mit einer abfallenden Form auf der ersten Passivierungsschicht 7 ausgebildet. Diese abfallende Form wird durch isotropes Ätzen oder dergleichen mittels Trockenätzen ausgebildet, nachdem der Resist ausgebildet wurde. Wie in 8 gezeigt, werden als Nächstes die Source-Feldplatte 9 auf der ersten Passivierungsschicht 7 und die Abstandsschicht 13 ausgebildet. Wie in 9 gezeigt, wird als Nächstes die Source-Feldplatte 9 teilweise mit dem Resist 14 überdeckt, und ein überflüssiger Bereich der Source-Feldplatte 9 wird durch Ätzen unter Verwendung des Resists 14 als Maske entfernt. Danach werden die Abstandsschicht 13 und der Resist 14 entfernt, und die zweite Passivierungsschicht 10 wird, wie in 2 gezeigt, ausgebildet.
  • In der vorliegenden Erfindung kann der Endbereich der Source-Feldplatte 9 direkt gekrümmt werden, so dass die Anzahl der Schritte um einen reduziert werden kann, im Vergleich mit dem Vergleichsbeispiel. Dadurch können die Herstellungskosten und die Herstellungsdauer reduziert werden. Darüber hinaus kann das Krümmen auf einfache Weise ausgeführt werden.
  • Bezugszeichenliste
    • 1
    SiC-Substrat;
    2
    GaN-Pufferschicht;
    3
    AlGaN-Kanalschicht;
    4
    Gate-Elektrode;
    5
    Source-Elektrode;
    6
    Drain-Elektrode;
    7
    erste Passivierungsschicht;
    9
    Source-Feldplatte;
    10
    zweite Passivierungsschicht;
    12
    Resist

Claims (1)

  1. Verfahren zur Herstellung einer Verbindungshalbleitervorrichtung umfassend: • Ausbilden einer Halbleiterschicht (2, 3) auf einem Substrat (1); • Ausbilden einer Gate-Elektrode (4), einer Source-Elektrode (5) und einer Drain-Elektrode (6) auf der Halbleiterschicht (3); • Ausbilden einer ersten Passivierungsschicht (7), welche die Gate-Elektrode (4) und die Halbleiterschicht (3) überdeckt; • Ausbilden eines Resists (12) auf der ersten Passivierungsschicht (7), welcher sich von der Drain-Elektrode (6) zu einem Raum zwischen der Gate-Elektrode (4) und der Drain-Elektrode (6) erstreckt; • Ausbilden einer leitfähigen Schicht (9) auf der ersten Passivierungsschicht (7) und dem Resist (12); • Entfernen des Resists (12) und der leitfähigen Schicht (9) auf dem Resist (12), um eine Source-Feldplatte (9) auszubilden; und • Ausbilden einer zweiten Passivierungsschicht (10), welche die erste Passivierungsschicht (7) und die Source-Feldplatte (9) überdeckt, • wobei eine Wärmebehandlung ausgeführt wird, wenn der Resist (12) ausgebildet ist, um den Resist (12) derart zu schrumpfen, dass eine Seitenfläche des Resists (12) in einer konkaven Form thermisch abgesenkt wird.
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