JP2002100642A

JP2002100642A - 化合物半導体装置

Info

Publication number: JP2002100642A
Application number: JP2001217046A
Authority: JP
Inventors: Masaki Nagahara; 正樹長原
Original assignee: Fujitsu Quantum Devices Ltd
Current assignee: Fujitsu Quantum Devices Ltd
Priority date: 2000-07-17
Filing date: 2001-07-17
Publication date: 2002-04-05
Anticipated expiration: 2021-07-17
Also published as: JP4198339B2

Abstract

(57)【要約】【課題】高速化合物半導体装置において、ゲート耐圧
を増大させ、大電力動作を可能にする。【解決手段】ゲート電極としてドレイン方向に延在す
る延在部を有するガンマ型電極を使い、前記電極延在部
直下のパッシベーション膜およびキャップ層の厚さを、
前記ゲート電極のドレイン端近傍の等ポテンシャル面
が、前記延在部に対応して変形するように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に高出力高速半導体装置に関する。

【０００２】近年の移動体通信の急速な普及に伴い、特
に基地局用に高出力で動作可能な高速半導体装置が要求
されている。

【０００３】従来は、半導体装置の出力を増大させるた
めにゲート幅を増大させて動作電流を増加させることが
行われていた。しかしかかるアプローチでは、出力電流
が増大し、その結果半導体装置と組み合わせて使われる
インピーダンス整合回路中における電力の損失が大きな
問題になる。このため最近では、動作電圧を増大させる
ことにより出力電力を増大させるアプローチが取られて
いる。

【０００４】

【従来の技術】図１は、従来の高出力高速半導体装置１
０の構成を示す。

【０００５】図１を参照するに、前記半導体装置１０は
半絶縁性ＧａＡｓ基板１１上に形成されたＭＳＦＥＴで
あり、前記ＧａＡｓ基板１１上に形成された非ドープＧ
ａＡｓよりなるバッファ層１１Ａと、前記バッファ層１
１Ａ上に形成されたｎ型ＧａＡｓよりなるチャネル層１
２と、前記チャネル層１２上に形成された非ドープＡｌ
ＧａＡｓよりなるショットキーコンタクト層１３、前記
ショットキーコンタクト層１３上に形成された非ドープ
ＧａＡｓよりなるキャップ層１４とを含み、前記ショッ
トキーコンタクト層１３上には、前記キャップ層１４中
に形成されたゲートリセス構造を介してゲート電極１５
がショットキーコンタクトする。また前記ゲート電極１
５の両側には前記ゲート電極１５から離間して、前記キ
ャップ層１４から前記バッファ層１１Ａにまで到達する
ｎ⁺型拡散領域１６，１７がそれぞれソース領域および
ドレイン領域として形成され、前記ソース領域１６上に
はソース電極１６Ａが、また前記ドレイン領域１７上に
はドレイン電極１７Ａが、いずれも前記キャップ層１４
にオーミック接触するように形成される。

【０００６】また、図１のＭＥＳＦＥＴ１０では前記キ
ャップ層１４のうち露出表面がＳｉＮよりなるパッシベ
ーション膜１８により覆われている。

【０００７】

【発明が解決しようとする課題】かかる構成のＭＥＳＦ
ＥＴ１０においては、大電力を取り出そうとした場合、
前記ゲート電極１５−ドレイン電極１７Ａ間に大きな電
圧を印加する必要があるが、かかる大きな動作電圧を印
加すると前記ゲート電極１５直下に形成されるチャネル
領域のドレイン端近傍において電界強度が過大になり、
アバランシェ降伏が生じてしまうことがある。この場
合、図２中、経路（１）に沿って大きなゲートリーク電
流が流れてしまい、ＭＥＳＦＥＴ１０の所望の大電力動
作は不可能になる。また、図１の従来のＭＥＳＦＥＴ１
０では、前記キャップ層１４中を経路（２）に沿って流
れるゲートリーク電流も存在する。ただし、図２中、経
路（１）に沿ったゲートリーク電流の値は経路（２）に
沿ったゲートリーク電流の値よりも一桁以上大きい。

【０００８】このようなゲートリークの問題を回避する
ため、従来よりゲート電極１５とドレイン電極１７Ａと
の間の間隔を増大させ、ピンチオフ時におけるゲート電
極１５直下の電界強度を低減させることが行われてい
る。このアプローチによれば、ゲート-ドレイン間のブ
レークダウン電圧が増大し、ゲートリーク電流を抑制で
きることが確認されている。しかし、このような構成で
は、ゲート-ドレイン間の耐圧は増大するものの、ソー
ス-ドレイン間の抵抗も同時に増大するため、半導体装
置から得られる出力電流が減少してしまう。その結果、
得られる出力電力の増大は限られている。また、ゲート
-ドレイン間の距離を増大させた場合にはガン発振が生
じやすく、このためかかるアプローチには、半導体装置
の大電力動作において本質的な限界がある。

【０００９】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置を提供することを概括的課題と
する。

【００１０】本発明のより具体的な課題は、大電力で動
作可能な高速化合物半導体装置を提供することにある。

【００１１】本発明の他の課題は、大電力で動作可能な
高速化合物半導体装置において、ゲートリーク電流を最
小化することにある。

【００１２】

【課題を解決するための手段】本発明は上記の課題を、
基板と、前記基板上に形成された電子走行層と、前記電
子走行層上に形成されたキャップ層と、前記キャップ層
上に形成された絶縁膜と、前記絶縁膜および前記キャッ
プ層を貫通するゲートリセス開口部と、前記ゲートリセ
ス開口部中に形成されたゲート電極と、前記ゲート電極
の第１の側において、前記キャップ層表面から前記チャ
ネル層まで延在するｎ型のソース領域と、前記ゲート電
極の第２の側において、前記キャップ層表面から前記チ
ャネル層まで延在するｎ型のドレイン領域と、前記ソー
ス領域に電気的にコンタクトするソース電極と、前記ド
レイン領域に電気的にコンタクトするドレイン電極とを
備え、前記ゲート電極は、前記絶縁膜上を前記ゲートリ
セス開口部から前記第２の側の方向に延在する延在部を
有するΓ型形状を有し、前記絶縁膜と前記キャップ層の
合計の厚さは、前記ゲート電極の延在部直下における電
界が、前記キャップ層中において前記基板主面に対して
垂直な方向に作用する実質的な大きさの成分を有するよ
うに設定されることを特徴とする化合物半導体装置によ
り、解決する。

【００１３】その際、前記合計の厚さを、前記ゲート電
極の延在部直下における電界が、前記延在部のドレイン
領域側端部における電界よりも、前記キャップ層中にお
いて小さな電界強度を有するように設定するのが好まし
く、前記絶縁膜は７０ｎｍ以下の厚さを有するのが、ま
た前記キャップ層は７０〜１３０ｎｍの範囲の厚さを有
するのが好ましい。本発明による半導体装置は、ＭＥＳ
ＦＥＴやＨＥＭＴ等の電界効果型半導体装置を含む。［作用］以下、本発明の原理を図３の構造を参照しなが
ら説明する。ただし図３中、先に説明した部分には同一
の参照符号を付し、説明を省略する。

【００１４】図３を参照するに、本発明では前記ゲート
電極１５の代わりに前記キャップ層１４上をドレイン領
域１７の方向に延在する延在部２５Ａを有するΓ型のゲ
ート電極２５を使う。また前記キャップ層１４上には薄
いパッシベーション膜１８が形成され、前記ゲート電極
２５の延在部２５Ａは、実際には前記パッシベーション
膜１８上を前記ドレイン領域１７の方向に延在する。

【００１５】また図３の構造では、前記キャップ層１４
中に前記ドレイン領域１７に対応して前記ショットキー
コンタクト層１３を露出するドレイン開口部１４Ａが形
成され、前記ショットキーコンタクト層１３中には前記
ドレイン開口部１４Ａ中において前記電子走行層１２を
露出する開口部１３Ａが形成される。前記ドレイン電極
１７Ａは前記開口部１３Ａ中において前記電子走行層１
２にオーミック接触する。その際、前記パッシベーショ
ン膜１８は前記キャップ層１４の表面から前記ドレイン
開口部１４Ａの側壁面を延在し、さらに前記開口部１４
Ａ中に露出した前記ショットキーコンタクト層１３の表
面を覆う。

【００１６】図４（Ａ）、（Ｂ）は、それぞれ図１のＭ
ＥＳＦＥＴと図３のＭＥＳＦＥＴ中に形成される空乏層
の状態を示す。

【００１７】前記ＭＥＳＦＥＴ中には前記ゲート電極１
５からの空乏層の広がりに対応して空間電荷が現れる
が、かかる空間電荷はゲート電極１５の表面近傍に蓄積
した電子との間に電界を形成する。図４（Ａ）中、矢印
はかかる電界に伴う電気力線をあらわす。

【００１８】図４（Ａ）を参照するに、前記ゲート電極
１５のドレイン端近傍においては電気力線は主としてゲ
ート長方向に向いているのがわかるが、これは前記ドレ
イン端近傍の電界中ではゲート長方向の電界成分が支配
的であることを示している。かかる電界は特に前記ゲー
ト電極１５のドレイン端近傍に集中し、ＭＥＳＦＥＴの
大電力動作の際に図２で説明したアバランシェ降伏を発
生させる。

【００１９】これに対し、図３の構成に示すようにΓ型
のゲート電極２５を使った場合には、図４（Ｂ）に示す
ように前記ゲート電極延在部２５Ａの直下の領域におい
ても空乏層が拡大し、電子の蓄積が生じる。その結果、
図４（Ｂ）の状態においては矢印で示した電気力線の分
布よりわかるように基板主面に垂直な電界成分が増大
し、ゲート電極２５のドレイン端近傍における電界の集
中が回避される。

【００２０】ところで、このようなΓ型ゲート電極の使
用によるゲート電極ドレイン端近傍における電界集中軽
減の効果は、前記ゲート電極延在部２５Ａ直下における
前記キャップ層１４と前記パッシベーション膜１８の厚
さに依存する。

【００２１】図５および図６は、図３のＭＥＳＦＥＴに
おいて前記パッシベーション膜１８の厚さをそれぞれ５
０ｎｍおよび４００ｎｍに設定した場合に現れる電位分
布を示す。ただし図５および６の状態では前記キャップ
層１４の厚さは１３０ｎｍに設定してあり、前記ゲート
電極２５とドレイン電極１７Ａとの間に３０Ｖの電圧Ｖ
ｇｄを印加している。

【００２２】図５を参照するに、前記パッシベーション
膜１８の厚さが薄い場合には、前記Γ型ゲート電極２５
の延在部２５Ａの影響によりポテンシャル分布が変形
し、ゲート電極２５のドレイン端近傍における電位勾配
が緩和されているのがわかる。図３のＭＥＳＦＥＴで
は、かかるゲート電極ドレイン端近傍における電位勾配
の緩和により、図２で説明したアバランシェ降伏の問題
が解消する。

【００２３】図５においては等電位面が前記ゲート電極
延在部２５Ａの影響によりドレイン領域１７の側にシフ
トしたと見ることもできる。かかるポテンシャル分布の
変形に伴い、前記キャップ層１４中においてはゲート長
方向に作用する電界成分のみならず、前記基板１１に垂
直な方向に作用する電界成分が、実質的な大きさで現れ
る。なお、図５の構成では前記ドレイン延在部２５Ａの
ドレイン端近傍に電界の集中が生じているが、これは絶
縁膜１４の上であり、従ってかかる電界集中によりチャ
ネル層にアバランシェ降伏が生じることはない。

【００２４】これに対し、図６の状態では、前記パッシ
ベーション膜１８の厚さが大きいため前記ゲート電極延
在部２５Ａの影響が減少し、前記ゲート電極２５のドレ
イン端近傍には密な等電位面の分布が出現するのがわか
る。図６中、前記ゲート電極延在部２５Ａは図示領域の
外部にある。また、図６の状態では前記キャップ層１４
中に生じる電界成分は大部分がゲート長方向に作用する
ものであり、基板主面に垂直方向に作用する電界成分は
ほとんどゼロであることがわかる。

【００２５】このような構成のＭＥＳＦＥＴでは、前記
Γ型のゲート電極２５を有していても、ゲート電極のド
レイン端近傍におけるアバランシェ降伏、およびこれに
伴うゲートリーク電流の増大の問題を回避することはで
きない。

【００２６】なお、後ほど図１３でも説明するが、前記
パッシベーション膜１８を省略してしまうと、電界集中
がキャップ層１４上に生じてしまい、アバランシェ降伏
が生じやすくなる。すなわち、この場合には半導体装置
の耐圧が低下する。従って、ゲート電極延在部２５Ａと
キャップ層１４との間にはパッシベーション膜１８を形
成しておく必要がある。

【００２７】図７は、図３のＭＥＳＦＥＴにおいて、前
記ゲート電極延在部２５Ａ直下の領域の、深さ方向への
伝導帯エネルギＥｃの分布プロファイルを、前記パッシ
ベーション膜１８の厚さが５０ｎｍの場合と４００ｎｍ
の場合について示す。ただし、図７の構成では、前記シ
ョットキー層１３とキャップ層１４との間に薄い非ドー
プＧａＡｓスペーサ層と非ドープＡｌＧａＡｓエッチン
グストッパ層とを介在させている。図７中、横軸の原点
は前記キャップ層１４の表面に一致している。

【００２８】図７を参照するに、前記伝導帯エネルギＥ
ｃの分布は前記パッシベーション膜１８の厚さが５０ｎ
ｍの場合と４００ｎｍの場合とで前記キャップ層１４の
上部を除きおおよそ平行であるが、前記キャップ層１４
の上部においては前記パッシベーション膜１８の厚さが
５０ｎｍの場合のほうが４００ｎｍの場合よりも勾配が
急になるのがわかる。これはパッシベーション膜１８の
厚さを５０ｎｍとした場合の方が、前記ゲート電極延在
部２５Ａの下により多くの電子を蓄積できることを意味
する。これに伴い、先に図４（Ｂ）で説明したアバラン
シェ降伏の抑制機構は、パッシベーション膜１８の厚さ
を５０ｎｍとした場合により顕著に発現する。

【００２９】図８（Ｂ）は、図３の構造のＭＥＳＦＥＴ
について、電子走行層１２中における電界強度の分布
を、図８（Ａ）の断面についてシミュレーションにより
求めた結果を示す。また図９（Ｂ）は、図１の従来のＭ
ＥＳＦＥＴについて、電子走行層１２中における電界強
度の分布を、図９（Ａ）の断面について同一条件のシミ
ュレーションにより求めた結果を示す。

【００３０】図８（Ｂ），９（Ｂ）を比較するに、いず
れの構成においてもゲート電極のドレイン端近傍に電界
強度のピークが現れているが、図９（Ｂ）の例では電界
強度のピークが約９×１０⁵Ｖ／ｃｍであるのに対し、
本発明の例ではこれが約７×１０⁵Ｖ／ｃｍまで減少し
ているのがわかる。また、本発明の構成では、前記ドレ
イン端のピークに隣接して、前記ゲート電極延在部２５
Ａに起因する低いピークが現れているのがわかる。

【００３１】図３の本発明のＭＥＳＦＥＴは、前記Γ型
ゲート電極２５の使用の他に、前記キャップ層１４中に
前記ドレイン領域１７に対応してドレイン開口部１４Ａ
を形成することによっても、ゲートリーク電流を低減す
る。その際、本発明では前記ドレイン電極１７Ａを前記
ショットキーコンタクト層１３中に形成した開口部１３
Ａを介して前記電子走行層１２に直接にコンタクトさせ
るため、露出したショットキーコンタクト層１３に起因
する表面空乏層の影響が減少し、低抵抗のコンタクトを
実現することができる。

【００３２】図１０（Ａ），（Ｂ）は、図３のＭＥＳＦ
ＥＴのＩｄ−Ｖｄ特性とＩｇ−Ｖｇ特性の実測例を、ま
た図１１（Ａ），（Ｂ）は図１のＭＥＳＦＥＴのＩｄ−
Ｖｄ特性とＩｇ−Ｖｇ特性を、それぞれ示す。ただし図
１０（Ａ），（Ｂ）のＭＥＳＦＥＴと図１１（Ａ），
（Ｂ）のＭＥＳＦＥＴとは、同一の層構造、同一のゲー
ト長、および同一のゲート幅を有する。また前記キャッ
プ層１４の厚さは１３０ｎｍに、また前記パッシベーシ
ョン膜の厚さは５０ｎｍに設定している。

【００３３】図１０（Ａ）および図１１（Ａ）を比較す
るに、ドレイン電流特性はいずれの場合もほぼ同じであ
るのがわかるが、図１０（Ｂ）および図１１（Ｂ）を比
較すると、図１１（Ｂ）の従来構成のＭＥＳＦＥＴでは
ゲート電圧Ｖｇが３０Ｖまで増加した時点ですでに０．
４ｍＡ／ｍｍに達する大きなゲート電流Ｉｇが流れてい
るのに対し、図１０（Ｂ）の本発明のＭＥＳＦＥＴで
は、ゲート電圧Ｖｇが３０Ｖではゲート電流Ｉｇの値は
０．０５ｍＡ／ｍｍ以下であることがわかる。すなわ
ち、図１０（Ｂ）は、本発明のＭＥＳＦＥＴのゲート耐
圧（Ｖｇｄ０）が約３０Ｖであることを示しているが、
この値は図１０（Ａ）から従来のＭＥＳＦＥＴの耐圧Ｖ
ｇｄ０として求まる約２４．５Ｖの値よりも大幅に向上
している。

【００３４】図１２は、図３のＭＥＳＦＥＴのゲートド
レイン間耐圧特性を、図１に示す従来の構成のＭＥＳＦ
ＥＴと比較して示す。ただし図１２中▲が図３のＭＥＳ
ＦＥＴの特性を、また●が図１のＭＥＳＦＥＴの特性を
示す。さらに図１２中、■は図３のＭＥＳＦＥＴにおい
てドレイン開口部１４Ａおよび開口部１３Ａを省略し、
前記ドレイン電極１７Ａを直接に前記キャップ層１４上
に形成した場合を示す。図１２において横軸はゲート-
ドレイン間電圧Ｖｇｄを、また縦軸はゲート-ドレイン
間電流Ｉｇｄを表す。

【００３５】図１２よりわかるようにΓ型ゲート電極２
５を使うことにより、ＭＥＳＦＥＴのゲート-ドレイン
間耐圧特性は大きく向上するが、図３に示したようにキ
ャップ層１４に開口部１４Ａを、またショットキーコン
タクト層１３に開口部１３Ａを形成し、ドレイン電極１
７Ａをかかる開口部において電子走行層１２に直接にコ
ンタクトするように形成することによっても、ＭＥＳＦ
ＥＴのゲート-ドレイン間耐圧特性は実質的に向上する
ことがわかる。これは、図３の構成が先に図２で説明し
た経路（２）に沿ったリーク電流を遮断するのに有効で
あることを示している。

【００３６】ところで、先に図５，６で説明したよう
に、本発明のＭＥＳＦＥＴにおいてはパッシベーション
膜１８の厚さにより、前記Γ型ゲート電極２５によるゲ
ート耐圧特性Ｖｇｄ０の向上効果が変化する。

【００３７】図１３は、図３のＭＥＳＦＥＴにおいて前
記キャップ層１４の厚さを１３０ｎｍとし、前記パッシ
ベーション膜１８の厚さを０から２５０ｎｍの範囲で変
化させた場合の飽和ドレイン電流Ｉfmaxと耐圧Ｖｇｄ０
との関係を示す。

【００３８】図１３を参照するに、飽和ドレイン電流Ｉ
fmaxの値は前記パッシベーション膜１８の厚さにはほと
んど関係なく、約２４０ｍＡ／ｍｍの値を有するが、ゲ
ート耐圧Ｖｇｄ０の値は、前記パッシベーション膜１８
の厚さが２５０ｎｍよりも小さい範囲において膜厚の減
少と共に増大し、７０ｎｍにおいて約３０Ｖ，３５ｎｍ
においては約３４Ｖに達するのがわかる。このことは、
前記Γ型ゲート電極２５の効果を引き出すためには、前
記パッシベーション膜１８の厚さを２５０ｎｍ以下、こ
の好ましくは１００ｎｍ以下、より好ましくは７０ｎｍ
以下に設定する必要があることを示している。

【００３９】一方、前記パッシベーション膜１８の厚さ
を３５ｎｍ以下に形成しようとすると、特にＳｉＮ膜を
使った場合均一な膜形成が困難になる。また、先にも説
明したが、このようにパッシベーション膜１８の厚さが
過小である場合、電界集中がキャップ層１４上で生じ、
アバランシェ降伏が生じやすくなる。図１３において、
パッシベーション膜１８の厚さがゼロの場合に耐圧が著
しく劣化しているのがわかる。

【００４０】さらに先の図５，６の結果から、本発明の
ＭＥＳＦＥＴの耐圧特性Ｖｇｄ０は、前記キャップ層１
４の厚さによっても変化するものと考えられる。すなわ
ち前記キャップ層１４の厚さが厚すぎると、前記ゲート
電極延在部２５Ａ直下に蓄積された電子による等電位面
の変形効果が低下すると考えられる。一方、前記キャッ
プ層１４の厚さが薄すぎると、前記ゲート電極延在部２
５Ａに起因する空乏層がゲート電極２５のドレイン端に
まで達してしまい、かかる空乏層に伴う空間電荷による
電界が新たに発生してしまうと考えられる。

【００４１】そこで本発明の発明者は、図３のＭＥＳＦ
ＥＴにおいて前記キャップ層１４の厚さを様々に変化さ
せ、ゲート耐圧特性Ｖｇｄ０および飽和ドレイン電流Ｉ
fmaxを求めた。図１４はその結果を示す。

【００４２】図１４を参照するに、ゲート耐圧特性Vｇ
ｄ０はキャップ層１４の厚さが２００ｎｍ以下の領域に
おいて、キャップ層１４の厚さの減少と共に増大するが
約１１０ｎｍの厚さにおいて最大となり、前記キャップ
層１４の厚さがさらに減少すると耐圧Ｖｇｄ０の値も減
少する。このことから、図３のＭＥＳＦＥＴにおいて、
前記キャップ層１４の厚さは前記耐圧Ｖｇｄ０の最大値
が含まれる大体７０〜１３０ｎｍの範囲に設定すればよ
いことがわかる。

【００４３】なお耐圧を向上させるためにゲート電極を
ドレイン側に延在させた構造としては従来より、Chang-
Lee Chen, et al., IEEE Electron Device Letters 13,
1992, June No.6やN.-Q. Zhang, et al., Solid State
Devices and Materials, 1999, pp.212-213による提案
の例がある。しかし、Chang-Lee Chen et al.の構造で
は、ゲート電極延在部がＧａＡｓキャップ層に直接に接
しているため、かかるゲート電極延在部に起因するゲー
トリーク電流の問題が避けられない。またゲート電極延
在部はソース側にも延在するため、ゲート−ソース容量
Cgsが増大し、高周波特性が劣化してしまう。

【００４４】一方、N.-Q. Zang et al.の構造では、キ
ャップ層が設けられておらず、ショットキー層上の厚さ
が２００ｎｍのＳｉＮ膜にゲート電極延在部が接触す
る。かかる構造では、前記ゲート電極延在部に起因する
空乏層はゲート電極のドレイン端直下の領域において基
板方向に深く侵入し、その結果、かかる領域において生
じる正電荷を有する空間電荷が電気力線緩和効果を低減
してしまう。このため、これら従来の構造の半導体装置
では、ゲート電極にドレイン側に延在する延在部を設け
ていても、十分な耐圧の向上を実現することはできな
い。これに対し、本発明ではΓ型ゲート電極を設け、そ
の下のＳｉＮ膜およびキャップ層の膜厚を最適化するこ
とにより、効果的な耐圧向上を実現している。

【００４５】さらに特開平５−３２６５６３号公報に
は、Γ型ゲート電極を絶縁膜上に形成した構成が開示さ
れている。しかし、この公知例においてはΓ型ゲート電
極はゲート抵抗およびゲート−ソース間容量Ｃgsを低減
する目的で形成されており、このため前記Γ型ゲート電
極の延在部の下において前記絶縁膜の厚さは大きく、例
えば前記絶縁膜をＳｉＯ₂膜とした場合、２００ｎｍの
膜厚に設定されている。従って、前記特開平５−３２６
５６３号公報に記載の構造においてΓ型ゲート電極を使
っても、本発明の目的とする耐圧向上を実現することは
できない。前記絶縁膜として緻密で成長速度の小さいＳ
ｉＮ膜を使った場合には、一般に前記Γ型電極の延在部
の下の絶縁膜は薄く形成されるため、ゲート容量は増大
してしまう。このため、前記特開平５−３６２５６３号
公報に記載の構造においては、Ｃgsを低減する目的のた
めに前記Γ型ゲート電極構造の下に絶縁膜としてＳｉＮ
膜を使うのは困難で、別の材料の膜を積層するか、ある
いは空隙を設ける等の手段を講じる必要がある。これに
対し、本発明では、Γ型ゲート電極構造の延在部の下に
厚さが７０ｎｍ以下のＳｉＮ膜を形成することにより、
所望の耐圧の向上を実現している。

【００４６】

【発明の実施の形態】［第１実施例］図１５は、本発明
の第１実施例によるＭＥＳＦＥＴ３０の構成を示す。

【００４７】図１５を参照するに、前記ＭＥＳＦＥＴ３
０は半絶縁性ＧａＡｓ基板３１上に形成されており、前
記ＧａＡｓ基板３１上には非ドープＡｌＧａＡｓよりな
るバッファ層３２と、ｎ型ＧａＡｓよりなる電子走行層
３３と、非ドープＡｌＧａＡｓよりなるショットキーコ
ンタクト層３４と、非ドープＧａＡｓよりなる厚さ１３
０nmのキャップ層３５とが、それぞれＭＯＶＰＥ法によ
り順次エピタキシャルに形成され、前記キャップ層３５
上には厚さが５０ｎｍのＳｉＮパッシベーション膜３６
が形成されている。

【００４８】図１５のＭＥＳＦＥＴ３０では、チャネル
領域に対応して前記ＳｉＮパッシベーション膜３６、そ
の下のＧａＡｓキャップ層３５、ＡｌＧａＡｓショット
キーコンタクト層３４を露出する開口部が形成され、前
記開口部中にゲート電極４０が形成されている。

【００４９】また前記ゲート電極４０の一の側には、前
記ゲート電極４０から離間して、前記キャップ層３５か
ら前記バッファ層３２に達するｎ⁺型の拡散領域がソー
ス領域４１として形成され、前記ゲート電極４０の他の
側には、やはり前記ゲート電極４０から離間して、前記
キャップ層３５から前記バッファ層３２に達するｎ⁺型
の拡散領域がドレイン領域４２として形成されている。

【００５０】前記ソース領域４１においては前記キャッ
プ層３５上にソース電極４１Ａが形成され、また前記ド
レイン領域４２上には前記キャップ層３５上にドレイン
電極４２Ａが形成される。

【００５１】さらにＭＥＳＦＥＴ３０においては、前記
ゲート電極４０から前記ＳｉＮパッシベーション膜３６
上を前記ドレイン電極４２Ａの方向にゲート電極延在部
４０Ａが延在し、その結果前記ゲート電極４０は前記ゲ
ート電極延在部４０Ａと共に、Γ型電極を形成する。

【００５２】かかる構成によれば、先に図５で説明した
ようにゲート電極４０のドレイン端近傍における電界が
緩和され、アバランシェ降伏によるゲートリーク電流の
発生が抑制され、耐圧特性が向上する。その結果、本実
施例のＭＥＳＦＥＴ３０は安定した大電力動作が可能で
ある。

【００５３】本実施例のＭＥＳＦＥＴ３０においては、
前記キャップ層３５の厚さは７０〜１３０ｎｍの範囲に
設定するのが好ましく、またパッシベーション膜３６の
厚さは７０ｎｍ以下に設定するのが好ましい。

【００５４】図１６（Ａ）〜（Ｃ）および図１７
（Ｄ），（Ｅ）は、図１５のＭＥＳＦＥＴ３０の製造工
程を示す図である。

【００５５】図１６（Ａ）を参照するに、前記ＧａＡｓ
基板３１上には前記半導体層３２〜３５の積層構造体が
ＭＯＶＰＥ法により形成され、図示しないマスクによっ
て、ソースおよびドレインとなる領域に対して、前記キ
ャップ層３５からバッファ層３２の上部にまで達するｎ
⁺型拡散領域であるソース領域４１およびドレイン領域
４２を選択的に形成する。イオン注入の条件は、前記半
導体積層構造中に典型的には１５０〜１７０ｋｅＶの加
速電圧のもと、１×１０¹³ｃｍ^-2程度のドーズ量でＳｉ
をイオン注入し、続いて８５０°Ｃで２０分間の熱処理
を行うことにより、イオン注入されたＳｉ原子を活性化
することで形成する。

【００５６】また、キャップ層３５上には、ＳｉＮ膜３
６がＣＶＤ法あるいはプラズマＣＶＤ法により形成され
ている。

【００５７】次に図１６（Ｂ）に示すように、図示しな
いマスクパターンによってＳｉＮ膜３６およびキャップ
層３５を選択的に除去し、前記ゲート電極４０の形成位
置に対応した開口部５１Ａを形成する。

【００５８】次に図１６（Ｃ）に示すように、ＷＳｉ／
Ａｕ構造よりなる金属膜４０１をスパッタ法などによっ
て形成した後、マスク５１を形成し、メッキ法によって
Ａｕよりなるメッキ層４０２を形成する。ここで、マス
ク５１はドレイン側に開口がシフトしている。

【００５９】次に図１７（Ｄ）に示すように、マスク５
１を除去した後、メッキ層４０２をマスクとして電極層
４０１をパターンニングして、Γ型のゲート電極４０を
形成する。いうまでもなく、このゲート電極４０は、Ｗ
ｓｉ／Ａｕ構造の電極上にＡｕメッキ層が形成された構
成を有しており、また、マスク５１がシフトした部分
で、延在部４０Ａが設けられている。

【００６０】次に図１７（Ｅ）の工程において、前記ソ
ース領域４１およびドレイン領域４２上における前記Ｓ
ｉＮ膜３６を選択的に除去し、そこに厚さが５０ｎｍの
ＡｕＧｅ層と３００ｎｍのＡｕ層とを積層したＡｕＧｅ
／Ａｕ構造のオーミック電極をそれぞれ形成し、４５０
°Ｃ，２分間のアロイ化を行うことにより、それぞれソ
ース電極４１Ａおよびドレイン電極４２Ａを形成する。

【００６１】なお、本実施例において、前記電子走行層
３３としては、ｎ型ＧａＡｓに限定されることなく、他
の材料を採用することもできる。また、ショットキ−層
３４はｉ−ＡｌＧａＡｓに限定されることなく、他の材
料も採用することができる。［第２実施例］図１８は、本発明の第２実施例によるＭ
ＥＳＦＥＴ６０の構成を示す。ただし図１８中、先に説
明した部分には同一の参照符号を付し、説明を省略す
る。

【００６２】図１８を参照するに、ＭＥＳＦＥＴ６０は
図１５のＭＥＳＦＥＴ３０と同様な構成を有するが、前
記キャップ層３５中に前記ドレイン領域４２に対応し
て、ショットキーコンタクト層３４を露出する開口部３
５Ａが形成されている。

【００６３】本実施例では前記ドレイン電極４２Ａが前
記開口部３５Ａ中において前記ショットキーコンタクト
層３４とオーミック接触する。さらに、前記キャップ層
３５を覆う前記パッシベーション層３６は前記開口部３
５Ａの側壁面および前記ショットキーコンタクト層３４
の表面を連続的に覆う。かかる構成により、前記キャッ
プ層３５とドレイン電極４２Ａとの間のゲートリーク電
流路が遮断される。また本実施例では前記開口部３５Ａ
中において露出されるショットキーコンタクト層３４の
表面がＳｉＮパッシベーション膜３６により覆われるた
め、膜３４の表面空乏層の形成が抑制され、かかる表面
空乏層によりＭＥＳＦＥＴ６０の動作特性が劣化する等
の問題は生じない。

【００６４】本実施例において、前記開口部３５Ａは適
当なレジストマスクを形成した上で前記キャップ層３５
を、ＣＣｌ₂Ｆ₂／Ｈｅエッチングガスを使ったドライエ
ッチング工程により前記ショットキーコンタクト層３４
が露出するまでエッチングすることにより形成すればよ
い。［第３実施例］図１９は、本発明の第３実施例によるＨ
ＥＭＴ８０の構成を示す。

【００６５】図１９を参照するに、前記ＨＥＭＴ８０は
半絶縁性ＧａＡｓ基板８１上に形成されており、前記Ｇ
ａＡｓ基板８１上には非ドープＡｌＧａＡｓよりなるバ
ッファ層８２と、ｎ型ＡｌＧａＡｓよりなる第１の電子
供給層８３と、非ドープＧａＡｓよりなる電子走行層８
４と、ｎ型ＡｌＧａＡｓよりなる第２の電子供給層８５
と、非ドープＡｌＧａＡｓよりなるショットキーコンタ
クト層８６と、非ドープＧａＡｓよりなるキャップ層８
７とが、それぞれＭＯＶＰＥ法により順次エピタキシャ
ルに形成され、前記キャップ層８７上には厚さが５０ｎ
ｍのＳｉＮパッシベーション膜９０が形成されている。

【００６６】図１９のＨＥＭＴ８０では、チャネル領域
に対応して前記ＳｉＮパッシベーション膜９０およびそ
の下のＧａＡｓキャップ層８７を貫通して、前記ＡｌＧ
ａＡｓショットキーコンタクト層８６を露出する開口部
が形成され、前記開口部中に前記ＡｌＧａＡｓショット
キーコンタクト層８６とコンタクトするゲート電極９１
が形成されている。

【００６７】また前記ゲート電極９１の一の側には、前
記ゲート電極９１から離間して、前記キャップ層８７に
オーミック接触するソース電極９２が形成され、また前
記ゲート電極９１の他の側には、前記ゲート電極９１か
ら離間して、前記キャップ層８７にオーミック接触する
ドレイン電極９３が形成される。

【００６８】さらに前記ＨＥＭＴ８０においては、前記
ゲート電極９１から前記ＳｉＮパッシベーション膜９０
上を前記ドレイン電極９３の方向にゲート電極延在部９
１Ａが延在し、その結果前記ゲート電極９１は前記ゲー
ト電極延在部９１Ａと共に、Γ型電極を形成する。

【００６９】かかる構成によれば、先に図５で説明した
ようにゲート電極９１のドレイン端近傍における電界が
緩和され、アバランシェ降伏によるゲートリーク電流の
発生が抑制され、耐圧特性が向上する。その結果、本実
施例のＨＥＭＴ８０は安定した大電力動作が可能であ
る。

【００７０】ＨＥＭＴ８０は、先に説明したＭＥＳＦＥ
Ｔ３０の製造方法と同様な工程により製造できる。

【００７１】本実施例において、前記電子走行層８４は
非ドープＧａＡｓに限定されるものではなく、他の材料
により形成することも可能である。また、前記電子供給
層８３，８５としても、ｎ型ＡｌＧａＡｓ以外の材料に
より形成することも可能である。さらに前記ショットキ
ーコンタクト層８６としても、非ドープＡｌＧａＡｓ以
外の材料を使うことも可能である。［第４実施例］図２０は、本発明の第４実施例によるＨ
ＥＭＴ１００の構成を示す。ただし図２０中、先に説明
した部分には同一の参照符号を付し、説明を省略する。

【００７２】図２０を参照するに、ＨＥＭＴ１００は図
１９のＨＥＭＴ８０と同様な構成を有するが、前記キャ
ップ層８７中にドレイン領域に対応して、ショットキー
コンタクト層８６を露出する開口部８７Ａが形成されて
おり、前記開口部８７Ａ中にドレイン電極９３が形成さ
れている。また前記キャップ層８７を覆う前記パッシベ
ーション膜９０は前記開口部８７Ａの側壁面および前記
ショットキーコンタクト層８６の表面を連続的に覆う。
かかる構成により、前記キャップ層８７とドレイン電極
９３との間のゲートリーク電流路が遮断される。また本
実施例では前記開口部８７Ａ中において露出されるショ
ットキーコンタクト層８６の表面がＳｉＮパッシベーシ
ョン膜９０により覆われるため、膜８６の表面空乏層の
形成が抑制され、かかる表面空乏層によりＨＥＭＴ１０
０の動作特性が劣化する等の問題は生じない。

【００７３】本実施例において、前記開口部８７Ａは適
当なレジストマスクを形成した上で前記キャップ層８７
を、ＣＣｌ₂Ｆ₂／Ｈｅエッチングガスを使ったドライエ
ッチング工程により前記ショットキーコンタクト層８６
が露出するまでエッチングすることにより形成すればよ
い。

【００７４】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内におい
て、様々な変形・変更が可能である。

【００７５】

【発明の効果】本発明によれば、電界効果型高速半導体
装置においてΓ型ゲート電極を形成し、さらに前記Γ型
ゲート電極の形状がゲートのドレイン端近傍のポテンシ
ャル分布を変形できるようにパッシベーション膜および
キャップ層の厚さを最適化することによりゲート耐圧特
性が向上する。このため大きなゲート−ドレイン間電圧
を使用することにより、かかる電界効果型高速半導体装
置から大電力出力を取り出すことが可能になる。

【図面の簡単な説明】

【図１】従来のＭＥＳＦＥＴの構成を示す図である。

【図２】図１のＭＥＳＦＥＴにおいて生じる問題点を説
明する図である。

【図３】本発明の原理を説明する図（その１）である。

【図４】（Ａ），（Ｂ）は本発明の原理を説明する図
（その２）である。

【図５】本発明の原理を説明する図（その３）である。

【図６】本発明の原理を説明する図（その４）である。

【図７】本発明の原理を説明する図（その５）である。

【図８】（Ａ），（Ｂ）は本発明の原理を説明する図
（その６）である。

【図９】（Ａ），（Ｂ）は本発明の原理を説明する図
（その７）である。

【図１０】（Ａ），（Ｂ）は本発明の原理を説明する図
（その８）である。

【図１１】（Ａ），（Ｂ）は本発明の原理を説明する図
（その９）である。

【図１２】本発明の原理を説明する図（その１０）であ
る。

【図１３】本発明の原理を説明する図（その１１）であ
る。

【図１４】本発明の原理を説明する図（その１２）であ
る。

【図１５】本発明の第１実施例によるＭＥＳＦＥＴの構
成を示す図である。

【図１６】（Ａ）〜（Ｃ）は、図１５のＭＥＳＦＥＴの
製造工程を示す図（その１）である。

【図１７】（Ｄ）〜（Ｅ）は、図１５のＭＥＳＦＥＴの
製造工程を示す図（その２）である。

【図１８】本発明の第２実施例によるＭＥＳＦＥＴの構
成を示す図である。

【図１９】本発明の第３実施例によるＨＥＭＴの構成を
示す図である。

【図２０】本発明の第４実施例によるＭＥＳＦＥＴの構
成を示す図である。

【符号の説明】

１０，３０，６０ＭＥＳＦＥＴ１１，３１，８１基板１１Ａ，３２，８２バッファ層１２，３３，８４電子走行層１３，３４，８６ショットキーコンタクト層１４，３５，８７キャップ層１４Ａ，８７Ａドレイン開口部１５ゲート電極１６，４１ソース領域１６Ａ，４１Ａ，９２ソース電極１７，４２ドレイン領域１７Ａ，４２Ａ，９３ドレイン電極１８，３９，９０パッシベーション膜２５，４０，９１ Γ型ゲート電極２５Ａ，４０Ａ，９１Ａ電極延在部８０，１００ＨＥＭＴ８３，８５電子供給層

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板上に形成された電子走行層と、前記電子走行層上に形成されたキャップ層と、前記キャップ層上に形成された絶縁膜と、前記絶縁膜および前記キャップ層を貫通するゲートリセ
ス開口部と、前記ゲートリセス開口部中に形成されたゲート電極と、前記ゲート電極の第１の側において、前記キャップ層表
面から前記チャネル層まで延在するｎ型のソース領域
と、前記ゲート電極の第２の側において、前記キャップ層表
面から前記チャネル層まで延在するｎ型のドレイン領域
と、前記ソース領域に電気的にコンタクトするソース電極
と、前記ドレイン領域に電気的にコンタクトするドレイン電
極とを備え、前記ゲート電極は、前記絶縁膜上を前記ゲートリセス開
口部から前記第２の側の方向に延在する延在部を有する
Γ型形状を有し、前記絶縁膜と前記キャップ層の合計の厚さは、前記ゲー
ト電極の延在部直下における電界が、前記キャップ層中
において前記基板主面に対して垂直な方向に作用する実
質的な大きさの成分を有するように設定されることを特
徴とする化合物半導体装置。
【請求項２】前記ゲート電極の延在部直下における電
界は、前記延在部のドレイン領域側端部における電界よ
りも、前記キャップ層中において小さな電界強度を有す
ることを特徴とする請求項１記載の化合物半導体装置。
【請求項３】前記絶縁膜は７０ｎｍ以下の厚さを有す
ることを特徴とする請求項１または２記載の化合物半導
体装置。
【請求項４】前記キャップ層は７０〜１３０ｎｍの範
囲の厚さを有することを特徴とする請求項１〜３のう
ち、いずれか一項記載の化合物半導体装置。
【請求項５】前記絶縁膜はＳｉＮ膜よりなることを特
徴とする請求項１〜４のうち、いずれか一項記載の化合
物半導体装置。
【請求項６】前記ドレイン電極は、前記ドレイン領域
において前記キャップ層とオーミック接触することを特
徴とする請求項１〜５のうち、いずれか一項記載の化合
物半導体装置。
【請求項７】前記キャップ層は前記ドレイン領域に対
応したドレイン開口部を有し、前記ドレイン電極は前記
ドレイン開口部において形成されていることを特徴とす
る請求項１〜６のうち、いずれか一項記載の化合物半導
体装置。
【請求項８】前記ソース電極は、前記ソース領域にお
いて前記キャップ層にオーミック接触することを特徴と
する請求項７記載の化合物半導体装置。
【請求項９】前記チャネル層と前記キャップ層との間
には非ドープ半導体層よりなるショットキーコンタクト
層が介在することを特徴とする請求項１〜８のうち、い
ずれか一項記載の化合物半導体装置。
【請求項１０】前記チャネル層と前記キャップ層との
間には、ｎ型半導体層よりなる電子供給層が介在し、前
記チャネル層中には二次元電子ガスが形成されているこ
とを特徴とする請求項１〜８のうち、いずれか一項記載
の化合物半導体装置。