JP4198339B2 - 化合物半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に高出力高速半導体装置に関する。
【０００２】
近年の移動体通信の急速な普及に伴い、特に基地局用に高出力で動作可能な高速半導体装置が要求されている。
【０００３】
従来は、半導体装置の出力を増大させるためにゲート幅を増大させて動作電流を増加させることが行われていた。しかしかかるアプローチでは、出力電流が増大し、その結果半導体装置と組み合わせて使われるインピーダンス整合回路中における電力の損失が大きな問題になる。このため最近では、動作電圧を増大させることにより出力電力を増大させるアプローチが取られている。
【０００４】
【従来の技術】
図１は、従来の高出力高速半導体装置１０の構成を示す。
【０００５】
図１を参照するに、前記半導体装置１０は半絶縁性ＧａＡｓ基板１１上に形成されたＭＳＦＥＴであり、前記ＧａＡｓ基板１１上に形成された非ドープＧａＡｓよりなるバッファ層１１Ａと、前記バッファ層１１Ａ上に形成されたｎ型ＧａＡｓよりなる電子走行層１２と、前記電子走行層１２上に形成された非ドープＡｌＧａＡｓよりなるショットキーコンタクト層１３、前記ショットキーコンタクト層１３上に形成された非ドープＧａＡｓよりなるキャップ層１４とを含み、前記ショットキーコンタクト層１３上には、前記キャップ層１４中に形成されたゲートリセス構造を介してゲート電極１５がショットキーコンタクトする。また前記ゲート電極１５の両側には前記ゲート電極１５から離間して、前記キャップ層１４から前記バッファ層１１Ａにまで到達するｎ+型拡散領域１６，１７がそれぞれソース領域およびドレイン領域として形成され、前記ソース領域１６上にはソース電極１６Ａが、また前記ドレイン領域１７上にはドレイン電極１７Ａが、いずれも前記キャップ層１４にオーミック接触するように形成される。
【０００６】
また、図１のＭＥＳＦＥＴ１０では前記キャップ層１４のうち露出表面がＳｉＮよりなるパッシベーション膜１８により覆われている。
【０００７】
【発明が解決しようとする課題】
かかる構成のＭＥＳＦＥＴ１０においては、大電力を取り出そうとした場合、前記ゲート電極１５−ドレイン電極１７Ａ間に大きな電圧を印加する必要があるが、かかる大きな動作電圧を印加すると前記ゲート電極１５直下に形成されるチャネル領域のドレイン端近傍において電界強度が過大になり、アバランシェ降伏が生じてしまうことがある。この場合、図２中、経路（１）に沿って大きなゲートリーク電流が流れてしまい、ＭＥＳＦＥＴ１０の所望の大電力動作は不可能になる。また、図１の従来のＭＥＳＦＥＴ１０では、前記キャップ層１４中を経路（２）に沿って流れるゲートリーク電流も存在する。ただし、図２中、経路（１）に沿ったゲートリーク電流の値は経路（２）に沿ったゲートリーク電流の値よりも一桁以上大きい。
【０００８】
このようなゲートリークの問題を回避するため、従来よりゲート電極１５とドレイン電極１７Ａとの間の間隔を増大させ、ピンチオフ時におけるゲート電極１５直下の電界強度を低減させることが行われている。このアプローチによれば、ゲート-ドレイン間のブレークダウン電圧が増大し、ゲートリーク電流を抑制できることが確認されている。しかし、このような構成では、ゲート-ドレイン間の耐圧は増大するものの、ソース-ドレイン間の抵抗も同時に増大するため、半導体装置から得られる出力電流が減少してしまう。その結果、得られる出力電力の増大は限られている。また、ゲート-ドレイン間の距離を増大させた場合にはガン発振が生じやすく、このためかかるアプローチには、半導体装置の大電力動作において本質的な限界がある。
【０００９】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
【００１０】
本発明のより具体的な課題は、大電力で動作可能な高速化合物半導体装置を提供することにある。
【００１１】
本発明の他の課題は、大電力で動作可能な高速化合物半導体装置において、ゲートリーク電流を最小化することにある。
【００１２】
本発明は上記の課題を、
基板と、
前記基板上に形成された電子走行層と、
前記電子走行層上に形成された非ドープキャップ層と、
前記キャップ層上に形成された絶縁膜と、
前記絶縁膜および前記キャップ層を貫通するゲートリセス開口部と、
前記ゲートリセス開口部中に形成されたゲート電極と、
前記ゲート電極の第１の側において、前記キャップ層表面から前記電子走行層まで延在するｎ型のソース領域と、
前記ゲート電極の第２の側において、前記キャップ層表面から前記電子走行層まで延在するｎ型のドレイン領域と、
前記ソース領域に電気的にコンタクトするソース電極と、
前記ドレイン領域に電気的にコンタクトするドレイン電極とを備え、
前記ゲート電極は、前記絶縁膜上を前記ゲートリセス開口部から前記第２の側の方向に延在する延在部を有するΓ型形状を有し、
前記絶縁膜と前記キャップ層の合計の厚さは、前記ゲート電極の延在部直下における電界のうち、前記基板主面に垂直な成分と、前記基板主面に平行な成分とが、前記キャップ層中において略等しくなるように設定され、
前記電子走行層と前記キャップ層との間には非ドープ半導体層よりなるショットキーコンタクト層が介在し、
前記絶縁膜はＳｉＮよりなり１００ｎｍ以下の厚さを有し、
前記キャップ層は非ドープＧａＡｓよりなり７０〜１３０ｎｍの範囲の厚さを有することを特徴とする化合物半導体装置により、解決する。
【００１３】
その際、前記合計の厚さを、前記ゲート電極の延在部直下における電界が、前記延在部のドレイン領域側端部における電界よりも、前記キャップ層中において小さな電界強度を有するように設定するのが好ましく、また前記キャップ層は７０〜１３０ｎｍの範囲の厚さを有するのが好ましい。本発明による半導体装置は、ＭＥＳＦＥＴやＨＥＭＴ等の電界効果型半導体装置を含む。
［作用］
以下、本発明の原理を図３の構造を参照しながら説明する。ただし図３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１４】
図３を参照するに、本発明では前記ゲート電極１５の代わりに前記キャップ層１４上をドレイン領域１７の方向に延在する延在部２５Ａを有するΓ型のゲート電極２５を使う。また前記キャップ層１４上には薄いパッシベーション膜１８が形成され、前記ゲート電極２５の延在部２５Ａは、実際には前記パッシベーション膜１８上を前記ドレイン領域１７の方向に延在する。
【００１５】
また図３の構造では、前記キャップ層１４中に前記ドレイン領域１７に対応して前記ショットキーコンタクト層１３を露出するドレイン開口部１４Ａが形成され、前記ショットキーコンタクト層１３中には前記ドレイン開口部１４Ａ中において前記電子走行層１２を露出する開口部１３Ａが形成される。前記ドレイン電極１７Ａは前記開口部１３Ａ中において前記電子走行層１２にオーミック接触する。その際、前記パッシベーション膜１８は前記キャップ層１４の表面から前記ドレイン開口部１４Ａの側壁面を延在し、さらに前記開口部１４Ａ中に露出した前記ショットキーコンタクト層１３の表面を覆う。
【００１６】
図４（Ａ）、（Ｂ）は、それぞれ図１のＭＥＳＦＥＴと図３のＭＥＳＦＥＴ中に形成される空乏層の状態を示す。
【００１７】
前記ＭＥＳＦＥＴ中には前記ゲート電極１５からの空乏層の広がりに対応して空間電荷が現れるが、かかる空間電荷はゲート電極１５の表面近傍に蓄積した電子との間に電界を形成する。図４（Ａ）中、矢印はかかる電界に伴う電気力線をあらわす。
【００１８】
図４（Ａ）を参照するに、前記ゲート電極１５のドレイン端近傍においては電気力線は主としてゲート長方向に向いているのがわかるが、これは前記ドレイン端近傍の電界中ではゲート長方向の電界成分が支配的であることを示している。かかる電界は特に前記ゲート電極１５のドレイン端近傍に集中し、ＭＥＳＦＥＴの大電力動作の際に図２で説明したアバランシェ降伏を発生させる。
【００１９】
これに対し、図３の構成に示すようにΓ型のゲート電極２５を使った場合には、図４（Ｂ）に示すように前記ゲート電極延在部２５Ａの直下の領域においても空乏層が拡大し、電子の蓄積が生じる。その結果、図４（Ｂ）の状態においては矢印で示した電気力線の分布よりわかるように基板主面に垂直な電界成分が増大し、ゲート電極２５のドレイン端近傍における電界の集中が回避される。
【００２０】
ところで、このようなΓ型ゲート電極の使用によるゲート電極ドレイン端近傍における電界集中軽減の効果は、前記ゲート電極延在部２５Ａ直下における前記キャップ層１４と前記パッシベーション膜１８の厚さに依存する。
【００２１】
図５および図６は、図３のＭＥＳＦＥＴにおいて前記パッシベーション膜１８の厚さをそれぞれ５０ｎｍおよび４００ｎｍに設定した場合に現れる電位分布を示す。ただし図５および６の状態では前記キャップ層１４の厚さは１３０ｎｍに設定してあり、前記ゲート電極２５とドレイン電極１７Ａとの間に３０Ｖの電圧Ｖｇｄを印加している。
【００２２】
図５を参照するに、前記パッシベーション膜１８の厚さが薄い場合には、前記Γ型ゲート電極２５の延在部２５Ａの影響によりポテンシャル分布が変形し、ゲート電極２５のドレイン端近傍における電位勾配が緩和されているのがわかる。図３のＭＥＳＦＥＴでは、かかるゲート電極ドレイン端近傍における電位勾配の緩和により、図２で説明したアバランシェ降伏の問題が解消する。
【００２３】
図５においては等電位面が前記ゲート電極延在部２５Ａの影響によりドレイン領域１７の側にシフトしたと見ることもできる。かかるポテンシャル分布の変形に伴い、前記キャップ層１４中においてはゲート長方向に作用する電界成分のみならず、前記基板１１に垂直な方向に作用する電界成分が、実質的な大きさで現れる。なお、図５の構成では前記ドレイン延在部２５Ａのドレイン端近傍に電界の集中が生じているが、これはキャップ層１４よりも上であり、従ってかかる電界集中により電子走行層にアバランシェ降伏が生じることはない。
【００２４】
これに対し、図６の状態では、前記パッシベーション膜１８の厚さが大きいため前記ゲート電極延在部２５Ａの影響が減少し、前記ゲート電極２５のドレイン端近傍には密な等電位面の分布が出現するのがわかる。図６中、前記ゲート電極延在部２５Ａは図示領域の外部にある。また、図６の状態では前記キャップ層１４中に生じる電界成分は大部分がゲート長方向に作用するものであり、基板主面に垂直方向に作用する電界成分はほとんどゼロであることがわかる。
【００２５】
このような構成のＭＥＳＦＥＴでは、前記Γ型のゲート電極２５を有していても、ゲート電極のドレイン端近傍におけるアバランシェ降伏、およびこれに伴うゲートリーク電流の増大の問題を回避することはできない。
【００２６】
なお、後ほど図１３でも説明するが、前記パッシベーション膜１８を省略してしまうと、電界集中がキャップ層１４上に生じてしまい、アバランシェ降伏が生じやすくなる。すなわち、この場合には半導体装置の耐圧が低下する。従って、ゲート電極延在部２５Ａとキャップ層１４との間にはパッシベーション膜１８を形成しておく必要がある。
【００２７】
図７は、図３のＭＥＳＦＥＴにおいて、前記ゲート電極延在部２５Ａ直下の領域の、深さ方向への伝導帯エネルギＥｃの分布プロファイルを、前記パッシベーション膜１８の厚さが５０ｎｍの場合と４００ｎｍの場合について示す。ただし、図７の構成では、前記ショットキー層１３とキャップ層１４との間に薄い非ドープＧａＡｓスペーサ層と非ドープＡｌＧａＡｓエッチングストッパ層とを介在させている。図７中、横軸の原点は前記キャップ層１４の表面に一致している。
【００２８】
図７を参照するに、前記伝導帯エネルギＥｃの分布は前記パッシベーション膜１８の厚さが５０ｎｍの場合と４００ｎｍの場合とで前記キャップ層１４の上部を除きおおよそ平行であるが、前記キャップ層１４の上部においては前記パッシベーション膜１８の厚さが５０ｎｍの場合のほうが４００ｎｍの場合よりも勾配が急になるのがわかる。これはパッシベーション膜１８の厚さを５０ｎｍとした場合の方が、前記ゲート電極延在部２５Ａの下により多くの電子を蓄積できることを意味する。これに伴い、先に図４（Ｂ）で説明したアバランシェ降伏の抑制機構は、パッシベーション膜１８の厚さを５０ｎｍとした場合により顕著に発現する。
【００２９】
図８（Ｂ）は、図３の構造のＭＥＳＦＥＴについて、電子走行層１２中における電界強度の分布を、図８（Ａ）の断面についてシミュレーションにより求めた結果を示す。また図９（Ｂ）は、図１の従来のＭＥＳＦＥＴについて、電子走行層１２中における電界強度の分布を、図９（Ａ）の断面について同一条件のシミュレーションにより求めた結果を示す。
【００３０】
図８（Ｂ），９（Ｂ）を比較するに、いずれの構成においてもゲート電極のドレイン端近傍に電界強度のピークが現れているが、図９（Ｂ）の例では電界強度のピークが約９×１０5Ｖ／ｃｍであるのに対し、本発明の例ではこれが約７×１０5Ｖ／ｃｍまで減少しているのがわかる。また、本発明の構成では、前記ドレイン端のピークに隣接して、前記ゲート電極延在部２５Ａに起因する低いピークが現れているのがわかる。
【００３１】
図３の本発明のＭＥＳＦＥＴは、前記Γ型ゲート電極２５の使用の他に、前記キャップ層１４中に前記ドレイン領域１７に対応してドレイン開口部１４Ａを形成することによっても、ゲートリーク電流を低減する。その際、本発明では前記ドレイン電極１７Ａを前記ショットキーコンタクト層１３中に形成した開口部１３Ａを介して前記電子走行層１２に直接にコンタクトさせるため、露出したショットキーコンタクト層１３に起因する表面空乏層の影響が減少し、低抵抗のコンタクトを実現することができる。
【００３２】
図１０（Ａ），（Ｂ）は、図３のＭＥＳＦＥＴのＩｄ−Ｖｄ特性とＩｇ−Ｖｇ特性の実測例を、また図１１（Ａ），（Ｂ）は図１のＭＥＳＦＥＴのＩｄ−Ｖｄ特性とＩｇ−Ｖｇ特性を、それぞれ示す。ただし図１０（Ａ），（Ｂ）のＭＥＳＦＥＴと図１１（Ａ），（Ｂ）のＭＥＳＦＥＴとは、同一の層構造、同一のゲート長、および同一のゲート幅を有する。また前記キャップ層１４の厚さは１３０ｎｍに、また前記パッシベーション膜の厚さは５０ｎｍに設定している。
【００３３】
図１０（Ａ）および図１１（Ａ）を比較するに、ドレイン電流特性はいずれの場合もほぼ同じであるのがわかるが、図１０（Ｂ）および図１１（Ｂ）を比較すると、図１１（Ｂ）の従来構成のＭＥＳＦＥＴではゲート電圧Ｖｇが３０Ｖまで増加した時点ですでに０．４ｍＡ／ｍｍに達する大きなゲート電流Ｉｇが流れているのに対し、図１０（Ｂ）の本発明のＭＥＳＦＥＴでは、ゲート電圧Ｖｇが３０Ｖではゲート電流Ｉｇの値は０．０５ｍＡ／ｍｍ以下であることがわかる。すなわち、図１０（Ｂ）は、本発明のＭＥＳＦＥＴのゲート耐圧（Ｖｇｄ０）が約３０Ｖであることを示しているが、この値は図１０（Ａ）から従来のＭＥＳＦＥＴの耐圧Ｖｇｄ０として求まる約２４．５Ｖの値よりも大幅に向上している。
【００３４】
図１２は、図３のＭＥＳＦＥＴのゲートドレイン間耐圧特性を、図１に示す従来の構成のＭＥＳＦＥＴと比較して示す。ただし図１２中▲が図３のＭＥＳＦＥＴの特性を、また●が図１のＭＥＳＦＥＴの特性を示す。さらに図１２中、■は図３のＭＥＳＦＥＴにおいてドレイン開口部１４Ａおよび開口部１３Ａを省略し、前記ドレイン電極１７Ａを直接に前記キャップ層１４上に形成した場合を示す。図１２において横軸はゲート-ドレイン間電圧Ｖｇｄを、また縦軸はゲート-ドレイン間電流Ｉｇｄを表す。
【００３５】
図１２よりわかるようにΓ型ゲート電極２５を使うことにより、ＭＥＳＦＥＴのゲート-ドレイン間耐圧特性は大きく向上するが、図３に示したようにキャップ層１４に開口部１４Ａを、またショットキーコンタクト層１３に開口部１３Ａを形成し、ドレイン電極１７Ａをかかる開口部において電子走行層１２に直接にコンタクトするように形成することによっても、ＭＥＳＦＥＴのゲート-ドレイン間耐圧特性は実質的に向上することがわかる。これは、図３の構成が先に図２で説明した経路（２）に沿ったリーク電流を遮断するのに有効であることを示している。
【００３６】
ところで、先に図５，６で説明したように、本発明のＭＥＳＦＥＴにおいてはパッシベーション膜１８の厚さにより、前記Γ型ゲート電極２５によるゲート耐圧特性Ｖｇｄ０の向上効果が変化する。
【００３７】
図１３は、図３のＭＥＳＦＥＴにおいて前記キャップ層１４の厚さを１３０ｎｍとし、前記パッシベーション膜１８の厚さを０から２５０ｎｍの範囲で変化させた場合の飽和ドレイン電流Ｉfmaxと耐圧Ｖｇｄ０との関係を示す。
【００３８】
図１３を参照するに、飽和ドレイン電流Ｉfmaxの値は前記パッシベーション膜１８の厚さにはほとんど関係なく、約２４０ｍＡ／ｍｍの値を有するが、ゲート耐圧Ｖｇｄ０の値は、前記パッシベーション膜１８の厚さが２５０ｎｍよりも小さい範囲において膜厚の減少と共に増大し、７０ｎｍにおいて約３０Ｖ，３５ｎｍにおいては約３４Ｖに達するのがわかる。このことは、前記Γ型ゲート電極２５の効果を引き出すためには、前記パッシベーション膜１８の厚さを２５０ｎｍ以下、この好ましくは１００ｎｍ以下、より好ましくは７０ｎｍ以下に設定する必要があることを示している。
【００３９】
一方、前記パッシベーション膜１８の厚さを３５ｎｍ以下に形成しようとすると、特にＳｉＮ膜を使った場合均一な膜形成が困難になる。また、先にも説明したが、このようにパッシベーション膜１８の厚さが過小である場合、電界集中がキャップ層１４上で生じ、アバランシェ降伏が生じやすくなる。図１３において、パッシベーション膜１８の厚さがゼロの場合に耐圧が著しく劣化しているのがわかる。
【００４０】
さらに先の図５，６の結果から、本発明のＭＥＳＦＥＴの耐圧特性Ｖｇｄ０は、前記キャップ層１４の厚さによっても変化するものと考えられる。すなわち前記キャップ層１４の厚さが厚すぎると、前記ゲート電極延在部２５Ａ直下に蓄積された電子による等電位面の変形効果が低下すると考えられる。一方、前記キャップ層１４の厚さが薄すぎると、前記ゲート電極延在部２５Ａに起因する空乏層がゲート電極２５のドレイン端にまで達してしまい、かかる空乏層に伴う空間電荷による電界が新たに発生してしまうと考えられる。
【００４１】
そこで本発明の発明者は、図３のＭＥＳＦＥＴにおいて前記キャップ層１４の厚さを様々に変化させ、ゲート耐圧特性Ｖｇｄ０および飽和ドレイン電流Ｉfmaxを求めた。図１４はその結果を示す。
【００４２】
図１４を参照するに、ゲート耐圧特性Vｇｄ０はキャップ層１４の厚さが２００ｎｍ以下の領域において、キャップ層１４の厚さの減少と共に増大するが約１１０ｎｍの厚さにおいて最大となり、前記キャップ層１４の厚さがさらに減少すると耐圧Ｖｇｄ０の値も減少する。このことから、図３のＭＥＳＦＥＴにおいて、前記キャップ層１４の厚さは前記耐圧Ｖｇｄ０の最大値が含まれる大体７０〜１３０ｎｍの範囲に設定すればよいことがわかる。
【００４３】
なお耐圧を向上させるためにゲート電極をドレイン側に延在させた構造としては従来より、Chang-Lee Chen, et al., IEEE Electron Device Letters 13, 1992, June No.6やN.-Q. Zhang, et al., Solid State Devices and Materials, 1999, pp.212-213による提案の例がある。しかし、Chang-Lee Chen et al.の構造では、ゲート電極延在部がＧａＡｓキャップ層に直接に接しているため、かかるゲート電極延在部に起因するゲートリーク電流の問題が避けられない。またゲート電極延在部はソース側にも延在するため、ゲート−ソース容量Cgsが増大し、高周波特性が劣化してしまう。
【００４４】
一方、N.-Q. Zang et al.の構造では、キャップ層が設けられておらず、ショットキー層上の厚さが２００ｎｍのＳｉＮ膜にゲート電極延在部が接触する。かかる構造では、前記ゲート電極延在部に起因する空乏層はゲート電極のドレイン端直下の領域において基板方向に深く侵入し、その結果、かかる領域において生じる正電荷を有する空間電荷が電気力線緩和効果を低減してしまう。このため、これら従来の構造の半導体装置では、ゲート電極にドレイン側に延在する延在部を設けていても、十分な耐圧の向上を実現することはできない。これに対し、本発明ではΓ型ゲート電極を設け、その下のＳｉＮ膜およびキャップ層の膜厚を最適化することにより、効果的な耐圧向上を実現している。
【００４５】
さらに特開平５−３２６５６３号公報には、Γ型ゲート電極を絶縁膜上に形成した構成が開示されている。しかし、この公知例においてはΓ型ゲート電極はゲート抵抗およびゲート−ソース間容量Ｃgsを低減する目的で形成されており、このため前記Γ型ゲート電極の延在部の下において前記絶縁膜の厚さは大きく、例えば前記絶縁膜をＳｉＯ2膜とした場合、２００ｎｍの膜厚に設定されている。従って、前記特開平５−３２６５６３号公報に記載の構造においてΓ型ゲート電極を使っても、本発明の目的とする耐圧向上を実現することはできない。前記絶縁膜として緻密で成長速度の小さいＳｉＮ膜を使った場合には、一般に前記Γ型電極の延在部の下の絶縁膜は薄く形成されるため、ゲート容量は増大してしまう。このため、前記特開平５−３６２５６３号公報に記載の構造においては、Ｃgsを低減する目的のために前記Γ型ゲート電極構造の下に絶縁膜としてＳｉＮ膜を使うのは困難で、別の材料の膜を積層するか、あるいは空隙を設ける等の手段を講じる必要がある。これに対し、本発明では、Γ型ゲート電極構造の延在部の下に厚さが７０ｎｍ以下のＳｉＮ膜を形成することにより、所望の耐圧の向上を実現している。
【００４６】
【発明の実施の形態】
［第１実施例］
図１５は、本発明の第１実施例によるＭＥＳＦＥＴ３０の構成を示す。
【００４７】
図１５を参照するに、前記ＭＥＳＦＥＴ３０は半絶縁性ＧａＡｓ基板３１上に形成されており、前記ＧａＡｓ基板３１上には非ドープＡｌＧａＡｓよりなるバッファ層３２と、ｎ型ＧａＡｓよりなる電子走行層３３と、非ドープＡｌＧａＡｓよりなるショットキーコンタクト層３４と、非ドープＧａＡｓよりなる厚さ１３０nmのキャップ層３５とが、それぞれＭＯＶＰＥ法により順次エピタキシャルに形成され、前記キャップ層３５上には厚さが５０ｎｍのＳｉＮパッシベーション膜３６が形成されている。
【００４８】
図１５のＭＥＳＦＥＴ３０では、チャネル領域に対応して前記ＳｉＮパッシベーション膜３６、その下のＧａＡｓキャップ層３５、ＡｌＧａＡｓショットキーコンタクト層３４を露出する開口部が形成され、前記開口部中にゲート電極４０が形成されている。
【００４９】
また前記ゲート電極４０の一の側には、前記ゲート電極４０から離間して、前記キャップ層３５から前記バッファ層３２に達するｎ+型の拡散領域がソース領域４１として形成され、前記ゲート電極４０の他の側には、やはり前記ゲート電極４０から離間して、前記キャップ層３５から前記バッファ層３２に達するｎ+型の拡散領域がドレイン領域４２として形成されている。
【００５０】
前記ソース領域４１においては前記キャップ層３５上にソース電極４１Ａが形成され、また前記ドレイン領域４２上には前記キャップ層３５上にドレイン電極４２Ａが形成される。
【００５１】
さらにＭＥＳＦＥＴ３０においては、前記ゲート電極４０から前記ＳｉＮパッシベーション膜３６上を前記ドレイン電極４２Ａの方向にゲート電極延在部４０Ａが延在し、その結果前記ゲート電極４０は前記ゲート電極延在部４０Ａと共に、Γ型電極を形成する。
【００５２】
かかる構成によれば、先に図５で説明したようにゲート電極４０のドレイン端近傍における電界が緩和され、アバランシェ降伏によるゲートリーク電流の発生が抑制され、耐圧特性が向上する。その結果、本実施例のＭＥＳＦＥＴ３０は安定した大電力動作が可能である。
【００５３】
本実施例のＭＥＳＦＥＴ３０においては、前記キャップ層３５の厚さは７０〜１３０ｎｍの範囲に設定するのが好ましく、またパッシベーション膜３６の厚さは７０ｎｍ以下に設定するのが好ましい。
【００５４】
図１６（Ａ）〜（Ｃ）および図１７（Ｄ），（Ｅ）は、図１５のＭＥＳＦＥＴ３０の製造工程を示す図である。
【００５５】
図１６（Ａ）を参照するに、前記ＧａＡｓ基板３１上には前記半導体層３２〜３５の積層構造体がＭＯＶＰＥ法により形成され、図示しないマスクによって、ソースおよびドレインとなる領域に対して、前記キャップ層３５からバッファ層３２の上部にまで達するｎ+型拡散領域であるソース領域４１およびドレイン領域４２を選択的に形成する。イオン注入の条件は、前記半導体積層構造中に典型的には１５０〜１７０ｋｅＶの加速電圧のもと、１×１０13ｃｍ-2程度のドーズ量でＳｉをイオン注入し、続いて８５０°Ｃで２０分間の熱処理を行うことにより、イオン注入されたＳｉ原子を活性化することで形成する。
【００５６】
また、キャップ層３５上には、ＳｉＮ膜３６がＣＶＤ法あるいはプラズマＣＶＤ法により形成されている。
【００５７】
次に図１６（Ｂ）に示すように、図示しないマスクパターンによってＳｉＮ膜３６およびキャップ層３５を選択的に除去し、前記ゲート電極４０の形成位置に対応した開口部５１Ａを形成する。
【００５８】
次に図１６（Ｃ）に示すように、ＷＳｉ／Ａｕ構造よりなる金属膜４０１をスパッタ法などによって形成した後、マスク５１を形成し、メッキ法によってＡｕよりなるメッキ層４０２を形成する。ここで、マスク５１はドレイン側に開口がシフトしている。
【００５９】
次に図１７（Ｄ）に示すように、マスク５１を除去した後、メッキ層４０２をマスクとして電極層４０１をパターンニングして、Γ型のゲート電極４０を形成する。いうまでもなく、このゲート電極４０は、Ｗｓｉ／Ａｕ構造の電極上にＡｕメッキ層が形成された構成を有しており、また、マスク５１がシフトした部分で、延在部４０Ａが設けられている。
【００６０】
次に図１７（Ｅ）の工程において、前記ソース領域４１およびドレイン領域４２上における前記ＳｉＮ膜３６を選択的に除去し、そこに厚さが５０ｎｍのＡｕＧｅ層と３００ｎｍのＡｕ層とを積層したＡｕＧｅ／Ａｕ構造のオーミック電極をそれぞれ形成し、４５０°Ｃ，２分間のアロイ化を行うことにより、それぞれソース電極４１Ａおよびドレイン電極４２Ａを形成する。
【００６１】
なお、本実施例において、前記電子走行層３３としては、ｎ型ＧａＡｓに限定されることなく、他の材料を採用することもできる。また、ショットキ−層３４はｉ−ＡｌＧａＡｓに限定されることなく、他の材料も採用することができる。［第２実施例］
図１８は、本発明の第２実施例によるＭＥＳＦＥＴ６０の構成を示す。ただし図１８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６２】
図１８を参照するに、ＭＥＳＦＥＴ６０は図１５のＭＥＳＦＥＴ３０と同様な構成を有するが、前記キャップ層３５中に前記ドレイン領域４２に対応して、ショットキーコンタクト層３４を露出する開口部３５Ａが形成されている。
【００６３】
本実施例では前記ドレイン電極４２Ａが前記開口部３５Ａ中において前記ショットキーコンタクト層３４とオーミック接触する。さらに、前記キャップ層３５を覆う前記パッシベーション層３６は前記開口部３５Ａの側壁面および前記ショットキーコンタクト層３４の表面を連続的に覆う。かかる構成により、前記キャップ層３５とドレイン電極４２Ａとの間のゲートリーク電流路が遮断される。また本実施例では前記開口部３５Ａ中において露出されるショットキーコンタクト層３４の表面がＳｉＮパッシベーション膜３６により覆われるため、膜３４の表面空乏層の形成が抑制され、かかる表面空乏層によりＭＥＳＦＥＴ６０の動作特性が劣化する等の問題は生じない。
【００６４】
本実施例において、前記開口部３５Ａは適当なレジストマスクを形成した上で前記キャップ層３５を、ＣＣｌ2Ｆ2／Ｈｅエッチングガスを使ったドライエッチング工程により前記ショットキーコンタクト層３４が露出するまでエッチングすることにより形成すればよい。
［第３実施例］
図１９は、本発明の第３実施例によるＨＥＭＴ８０の構成を示す。
【００６５】
図１９を参照するに、前記ＨＥＭＴ８０は半絶縁性ＧａＡｓ基板８１上に形成されており、前記ＧａＡｓ基板８１上には非ドープＡｌＧａＡｓよりなるバッファ層８２と、ｎ型ＡｌＧａＡｓよりなる第１の電子供給層８３と、非ドープＧａＡｓよりなる電子走行層８４と、ｎ型ＡｌＧａＡｓよりなる第２の電子供給層８５と、非ドープＡｌＧａＡｓよりなるショットキーコンタクト層８６と、非ドープＧａＡｓよりなるキャップ層８７とが、それぞれＭＯＶＰＥ法により順次エピタキシャルに形成され、前記キャップ層８７上には厚さが５０ｎｍのＳｉＮパッシベーション膜９０が形成されている。
【００６６】
図１９のＨＥＭＴ８０では、チャネル領域に対応して前記ＳｉＮパッシベーション膜９０およびその下のＧａＡｓキャップ層８７を貫通して、前記ＡｌＧａＡｓショットキーコンタクト層８６を露出する開口部が形成され、前記開口部中に前記ＡｌＧａＡｓショットキーコンタクト層８６とコンタクトするゲート電極９１が形成されている。
【００６７】
また前記ゲート電極９１の一の側には、前記ゲート電極９１から離間して、前記キャップ層８７にオーミック接触するソース電極９２が形成され、また前記ゲート電極９１の他の側には、前記ゲート電極９１から離間して、前記キャップ層８７にオーミック接触するドレイン電極９３が形成される。
【００６８】
さらに前記ＨＥＭＴ８０においては、前記ゲート電極９１から前記ＳｉＮパッシベーション膜９０上を前記ドレイン電極９３の方向にゲート電極延在部９１Ａが延在し、その結果前記ゲート電極９１は前記ゲート電極延在部９１Ａと共に、Γ型電極を形成する。
【００６９】
かかる構成によれば、先に図５で説明したようにゲート電極９１のドレイン端近傍における電界が緩和され、アバランシェ降伏によるゲートリーク電流の発生が抑制され、耐圧特性が向上する。その結果、本実施例のＨＥＭＴ８０は安定した大電力動作が可能である。
【００７０】
ＨＥＭＴ８０は、先に説明したＭＥＳＦＥＴ３０の製造方法と同様な工程により製造できる。
【００７１】
本実施例において、前記電子走行層８４は非ドープＧａＡｓに限定されるものではなく、他の材料により形成することも可能である。また、前記電子供給層８３，８５としても、ｎ型ＡｌＧａＡｓ以外の材料により形成することも可能である。さらに前記ショットキーコンタクト層８６としても、非ドープＡｌＧａＡｓ以外の材料を使うことも可能である。
［第４実施例］
図２０は、本発明の第４実施例によるＨＥＭＴ１００の構成を示す。ただし図２０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７２】
図２０を参照するに、ＨＥＭＴ１００は図１９のＨＥＭＴ８０と同様な構成を有するが、前記キャップ層８７中にドレイン領域に対応して、ショットキーコンタクト層８６を露出する開口部８７Ａが形成されており、前記開口部８７Ａ中にドレイン電極９３が形成されている。また前記キャップ層８７を覆う前記パッシベーション膜９０は前記開口部８７Ａの側壁面および前記ショットキーコンタクト層８６の表面を連続的に覆う。かかる構成により、前記キャップ層８７とドレイン電極９３との間のゲートリーク電流路が遮断される。また本実施例では前記開口部８７Ａ中において露出されるショットキーコンタクト層８６の表面がＳｉＮパッシベーション膜９０により覆われるため、膜８６の表面空乏層の形成が抑制され、かかる表面空乏層によりＨＥＭＴ１００の動作特性が劣化する等の問題は生じない。
【００７３】
本実施例において、前記開口部８７Ａは適当なレジストマスクを形成した上で前記キャップ層８７を、ＣＣｌ2Ｆ2／Ｈｅエッチングガスを使ったドライエッチング工程により前記ショットキーコンタクト層８６が露出するまでエッチングすることにより形成すればよい。
【００７４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【００７５】
【発明の効果】
本発明によれば、電界効果型高速半導体装置においてΓ型ゲート電極を形成し、さらに前記Γ型ゲート電極の形状がゲートのドレイン端近傍のポテンシャル分布を変形できるようにパッシベーション膜およびキャップ層の厚さを最適化することによりゲート耐圧特性が向上する。このため大きなゲート−ドレイン間電圧を使用することにより、かかる電界効果型高速半導体装置から大電力出力を取り出すことが可能になる。
【図面の簡単な説明】
【図１】従来のＭＥＳＦＥＴの構成を示す図である。
【図２】図１のＭＥＳＦＥＴにおいて生じる問題点を説明する図である。
【図３】本発明の原理を説明する図（その１）である。
【図４】（Ａ），（Ｂ）は本発明の原理を説明する図（その２）である。
【図５】本発明の原理を説明する図（その３）である。
【図６】本発明の原理を説明する図（その４）である。
【図７】本発明の原理を説明する図（その５）である。
【図８】（Ａ），（Ｂ）は本発明の原理を説明する図（その６）である。
【図９】（Ａ），（Ｂ）は本発明の原理を説明する図（その７）である。
【図１０】（Ａ），（Ｂ）は本発明の原理を説明する図（その８）である。
【図１１】（Ａ），（Ｂ）は本発明の原理を説明する図（その９）である。
【図１２】本発明の原理を説明する図（その１０）である。
【図１３】本発明の原理を説明する図（その１１）である。
【図１４】本発明の原理を説明する図（その１２）である。
【図１５】本発明の第１実施例によるＭＥＳＦＥＴの構成を示す図である。
【図１６】（Ａ）〜（Ｃ）は、図１５のＭＥＳＦＥＴの製造工程を示す図（その１）である。
【図１７】（Ｄ）〜（Ｅ）は、図１５のＭＥＳＦＥＴの製造工程を示す図（その２）である。
【図１８】本発明の第２実施例によるＭＥＳＦＥＴの構成を示す図である。
【図１９】本発明の第３実施例によるＨＥＭＴの構成を示す図である。
【図２０】本発明の第４実施例によるＭＥＳＦＥＴの構成を示す図である。
【符号の説明】
１０，３０，６０ ＭＥＳＦＥＴ
１１，３１，８１ 基板
１１Ａ，３２，８２ バッファ層
１２，３３，８４ 電子走行層
１３，３４，８６ ショットキーコンタクト層
１４，３５，８７ キャップ層
１４Ａ，８７Ａ ドレイン開口部
１５ ゲート電極
１６，４１ ソース領域
１６Ａ，４１Ａ，９２ ソース電極
１７，４２ ドレイン領域
１７Ａ，４２Ａ，９３ ドレイン電極
１８，３９，９０ パッシベーション膜
２５，４０，９１ Γ型ゲート電極
２５Ａ，４０Ａ，９１Ａ 電極延在部
８０，１００ ＨＥＭＴ
８３，８５ 電子供給層
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に高出力高速半導体装置に関する。
【０００２】
近年の移動体通信の急速な普及に伴い、特に基地局用に高出力で動作可能な高速半導体装置が要求されている。
【０００３】
従来は、半導体装置の出力を増大させるためにゲート幅を増大させて動作電流を増加させることが行われていた。しかしかかるアプローチでは、出力電流が増大し、その結果半導体装置と組み合わせて使われるインピーダンス整合回路中における電力の損失が大きな問題になる。このため最近では、動作電圧を増大させることにより出力電力を増大させるアプローチが取られている。
【０００４】
【従来の技術】
図１は、従来の高出力高速半導体装置１０の構成を示す。
【０００５】
図１を参照するに、前記半導体装置１０は半絶縁性ＧａＡｓ基板１１上に形成されたＭＳＦＥＴであり、前記ＧａＡｓ基板１１上に形成された非ドープＧａＡｓよりなるバッファ層１１Ａと、前記バッファ層１１Ａ上に形成されたｎ型ＧａＡｓよりなる電子走行層１２と、前記電子走行層１２上に形成された非ドープＡｌＧａＡｓよりなるショットキーコンタクト層１３、前記ショットキーコンタクト層１３上に形成された非ドープＧａＡｓよりなるキャップ層１４とを含み、前記ショットキーコンタクト層１３上には、前記キャップ層１４中に形成されたゲートリセス構造を介してゲート電極１５がショットキーコンタクトする。また前記ゲート電極１５の両側には前記ゲート電極１５から離間して、前記キャップ層１４から前記バッファ層１１Ａにまで到達するｎ+型拡散領域１６，１７がそれぞれソース領域およびドレイン領域として形成され、前記ソース領域１６上にはソース電極１６Ａが、また前記ドレイン領域１７上にはドレイン電極１７Ａが、いずれも前記キャップ層１４にオーミック接触するように形成される。
【０００６】
また、図１のＭＥＳＦＥＴ１０では前記キャップ層１４のうち露出表面がＳｉＮよりなるパッシベーション膜１８により覆われている。
【０００７】
【発明が解決しようとする課題】
かかる構成のＭＥＳＦＥＴ１０においては、大電力を取り出そうとした場合、前記ゲート電極１５−ドレイン電極１７Ａ間に大きな電圧を印加する必要があるが、かかる大きな動作電圧を印加すると前記ゲート電極１５直下に形成されるチャネル領域のドレイン端近傍において電界強度が過大になり、アバランシェ降伏が生じてしまうことがある。この場合、図２中、経路（１）に沿って大きなゲートリーク電流が流れてしまい、ＭＥＳＦＥＴ１０の所望の大電力動作は不可能になる。また、図１の従来のＭＥＳＦＥＴ１０では、前記キャップ層１４中を経路（２）に沿って流れるゲートリーク電流も存在する。ただし、図２中、経路（１）に沿ったゲートリーク電流の値は経路（２）に沿ったゲートリーク電流の値よりも一桁以上大きい。
【０００８】
このようなゲートリークの問題を回避するため、従来よりゲート電極１５とドレイン電極１７Ａとの間の間隔を増大させ、ピンチオフ時におけるゲート電極１５直下の電界強度を低減させることが行われている。このアプローチによれば、ゲート-ドレイン間のブレークダウン電圧が増大し、ゲートリーク電流を抑制できることが確認されている。しかし、このような構成では、ゲート-ドレイン間の耐圧は増大するものの、ソース-ドレイン間の抵抗も同時に増大するため、半導体装置から得られる出力電流が減少してしまう。その結果、得られる出力電力の増大は限られている。また、ゲート-ドレイン間の距離を増大させた場合にはガン発振が生じやすく、このためかかるアプローチには、半導体装置の大電力動作において本質的な限界がある。
【０００９】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
【００１０】
本発明のより具体的な課題は、大電力で動作可能な高速化合物半導体装置を提供することにある。
【００１１】
本発明の他の課題は、大電力で動作可能な高速化合物半導体装置において、ゲートリーク電流を最小化することにある。
【００１２】
本発明は上記の課題を、
基板と、
前記基板上に形成された電子走行層と、
前記電子走行層上に形成された非ドープキャップ層と、
前記キャップ層上に形成された絶縁膜と、
前記絶縁膜および前記キャップ層を貫通するゲートリセス開口部と、
前記ゲートリセス開口部中に形成されたゲート電極と、
前記ゲート電極の第１の側において、前記キャップ層表面から前記電子走行層まで延在するｎ型のソース領域と、
前記ゲート電極の第２の側において、前記キャップ層表面から前記電子走行層まで延在するｎ型のドレイン領域と、
前記ソース領域に電気的にコンタクトするソース電極と、
前記ドレイン領域に電気的にコンタクトするドレイン電極とを備え、
前記ゲート電極は、前記絶縁膜上を前記ゲートリセス開口部から前記第２の側の方向に延在する延在部を有するΓ型形状を有し、
前記絶縁膜と前記キャップ層の合計の厚さは、前記ゲート電極の延在部直下における電界のうち、前記基板主面に垂直な成分と、前記基板主面に平行な成分とが、前記キャップ層中において略等しくなるように設定され、
前記電子走行層と前記キャップ層との間には非ドープ半導体層よりなるショットキーコンタクト層が介在し、
前記絶縁膜はＳｉＮよりなり１００ｎｍ以下の厚さを有し、
前記キャップ層は非ドープＧａＡｓよりなり７０〜１３０ｎｍの範囲の厚さを有することを特徴とする化合物半導体装置により、解決する。
【００１３】
その際、前記合計の厚さを、前記ゲート電極の延在部直下における電界が、前記延在部のドレイン領域側端部における電界よりも、前記キャップ層中において小さな電界強度を有するように設定するのが好ましく、また前記キャップ層は７０〜１３０ｎｍの範囲の厚さを有するのが好ましい。本発明による半導体装置は、ＭＥＳＦＥＴやＨＥＭＴ等の電界効果型半導体装置を含む。
［作用］
以下、本発明の原理を図３の構造を参照しながら説明する。ただし図３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１４】
図３を参照するに、本発明では前記ゲート電極１５の代わりに前記キャップ層１４上をドレイン領域１７の方向に延在する延在部２５Ａを有するΓ型のゲート電極２５を使う。また前記キャップ層１４上には薄いパッシベーション膜１８が形成され、前記ゲート電極２５の延在部２５Ａは、実際には前記パッシベーション膜１８上を前記ドレイン領域１７の方向に延在する。
【００１５】
また図３の構造では、前記キャップ層１４中に前記ドレイン領域１７に対応して前記ショットキーコンタクト層１３を露出するドレイン開口部１４Ａが形成され、前記ショットキーコンタクト層１３中には前記ドレイン開口部１４Ａ中において前記電子走行層１２を露出する開口部１３Ａが形成される。前記ドレイン電極１７Ａは前記開口部１３Ａ中において前記電子走行層１２にオーミック接触する。その際、前記パッシベーション膜１８は前記キャップ層１４の表面から前記ドレイン開口部１４Ａの側壁面を延在し、さらに前記開口部１４Ａ中に露出した前記ショットキーコンタクト層１３の表面を覆う。
【００１６】
図４（Ａ）、（Ｂ）は、それぞれ図１のＭＥＳＦＥＴと図３のＭＥＳＦＥＴ中に形成される空乏層の状態を示す。
【００１７】
前記ＭＥＳＦＥＴ中には前記ゲート電極１５からの空乏層の広がりに対応して空間電荷が現れるが、かかる空間電荷はゲート電極１５の表面近傍に蓄積した電子との間に電界を形成する。図４（Ａ）中、矢印はかかる電界に伴う電気力線をあらわす。
【００１８】
図４（Ａ）を参照するに、前記ゲート電極１５のドレイン端近傍においては電気力線は主としてゲート長方向に向いているのがわかるが、これは前記ドレイン端近傍の電界中ではゲート長方向の電界成分が支配的であることを示している。かかる電界は特に前記ゲート電極１５のドレイン端近傍に集中し、ＭＥＳＦＥＴの大電力動作の際に図２で説明したアバランシェ降伏を発生させる。
【００１９】
これに対し、図３の構成に示すようにΓ型のゲート電極２５を使った場合には、図４（Ｂ）に示すように前記ゲート電極延在部２５Ａの直下の領域においても空乏層が拡大し、電子の蓄積が生じる。その結果、図４（Ｂ）の状態においては矢印で示した電気力線の分布よりわかるように基板主面に垂直な電界成分が増大し、ゲート電極２５のドレイン端近傍における電界の集中が回避される。
【００２０】
ところで、このようなΓ型ゲート電極の使用によるゲート電極ドレイン端近傍における電界集中軽減の効果は、前記ゲート電極延在部２５Ａ直下における前記キャップ層１４と前記パッシベーション膜１８の厚さに依存する。
【００２１】
図５および図６は、図３のＭＥＳＦＥＴにおいて前記パッシベーション膜１８の厚さをそれぞれ５０ｎｍおよび４００ｎｍに設定した場合に現れる電位分布を示す。ただし図５および６の状態では前記キャップ層１４の厚さは１３０ｎｍに設定してあり、前記ゲート電極２５とドレイン電極１７Ａとの間に３０Ｖの電圧Ｖｇｄを印加している。
【００２２】
図５を参照するに、前記パッシベーション膜１８の厚さが薄い場合には、前記Γ型ゲート電極２５の延在部２５Ａの影響によりポテンシャル分布が変形し、ゲート電極２５のドレイン端近傍における電位勾配が緩和されているのがわかる。図３のＭＥＳＦＥＴでは、かかるゲート電極ドレイン端近傍における電位勾配の緩和により、図２で説明したアバランシェ降伏の問題が解消する。
【００２３】
図５においては等電位面が前記ゲート電極延在部２５Ａの影響によりドレイン領域１７の側にシフトしたと見ることもできる。かかるポテンシャル分布の変形に伴い、前記キャップ層１４中においてはゲート長方向に作用する電界成分のみならず、前記基板１１に垂直な方向に作用する電界成分が、実質的な大きさで現れる。なお、図５の構成では前記ドレイン延在部２５Ａのドレイン端近傍に電界の集中が生じているが、これはキャップ層１４よりも上であり、従ってかかる電界集中により電子走行層にアバランシェ降伏が生じることはない。
【００２４】
これに対し、図６の状態では、前記パッシベーション膜１８の厚さが大きいため前記ゲート電極延在部２５Ａの影響が減少し、前記ゲート電極２５のドレイン端近傍には密な等電位面の分布が出現するのがわかる。図６中、前記ゲート電極延在部２５Ａは図示領域の外部にある。また、図６の状態では前記キャップ層１４中に生じる電界成分は大部分がゲート長方向に作用するものであり、基板主面に垂直方向に作用する電界成分はほとんどゼロであることがわかる。
【００２５】
このような構成のＭＥＳＦＥＴでは、前記Γ型のゲート電極２５を有していても、ゲート電極のドレイン端近傍におけるアバランシェ降伏、およびこれに伴うゲートリーク電流の増大の問題を回避することはできない。
【００２６】
なお、後ほど図１３でも説明するが、前記パッシベーション膜１８を省略してしまうと、電界集中がキャップ層１４上に生じてしまい、アバランシェ降伏が生じやすくなる。すなわち、この場合には半導体装置の耐圧が低下する。従って、ゲート電極延在部２５Ａとキャップ層１４との間にはパッシベーション膜１８を形成しておく必要がある。
【００２７】
図７は、図３のＭＥＳＦＥＴにおいて、前記ゲート電極延在部２５Ａ直下の領域の、深さ方向への伝導帯エネルギＥｃの分布プロファイルを、前記パッシベーション膜１８の厚さが５０ｎｍの場合と４００ｎｍの場合について示す。ただし、図７の構成では、前記ショットキー層１３とキャップ層１４との間に薄い非ドープＧａＡｓスペーサ層と非ドープＡｌＧａＡｓエッチングストッパ層とを介在させている。図７中、横軸の原点は前記キャップ層１４の表面に一致している。
【００２８】
図７を参照するに、前記伝導帯エネルギＥｃの分布は前記パッシベーション膜１８の厚さが５０ｎｍの場合と４００ｎｍの場合とで前記キャップ層１４の上部を除きおおよそ平行であるが、前記キャップ層１４の上部においては前記パッシベーション膜１８の厚さが５０ｎｍの場合のほうが４００ｎｍの場合よりも勾配が急になるのがわかる。これはパッシベーション膜１８の厚さを５０ｎｍとした場合の方が、前記ゲート電極延在部２５Ａの下により多くの電子を蓄積できることを意味する。これに伴い、先に図４（Ｂ）で説明したアバランシェ降伏の抑制機構は、パッシベーション膜１８の厚さを５０ｎｍとした場合により顕著に発現する。
【００２９】
図８（Ｂ）は、図３の構造のＭＥＳＦＥＴについて、電子走行層１２中における電界強度の分布を、図８（Ａ）の断面についてシミュレーションにより求めた結果を示す。また図９（Ｂ）は、図１の従来のＭＥＳＦＥＴについて、電子走行層１２中における電界強度の分布を、図９（Ａ）の断面について同一条件のシミュレーションにより求めた結果を示す。
【００３０】
図８（Ｂ），９（Ｂ）を比較するに、いずれの構成においてもゲート電極のドレイン端近傍に電界強度のピークが現れているが、図９（Ｂ）の例では電界強度のピークが約９×１０5Ｖ／ｃｍであるのに対し、本発明の例ではこれが約７×１０5Ｖ／ｃｍまで減少しているのがわかる。また、本発明の構成では、前記ドレイン端のピークに隣接して、前記ゲート電極延在部２５Ａに起因する低いピークが現れているのがわかる。
【００３１】
図３の本発明のＭＥＳＦＥＴは、前記Γ型ゲート電極２５の使用の他に、前記キャップ層１４中に前記ドレイン領域１７に対応してドレイン開口部１４Ａを形成することによっても、ゲートリーク電流を低減する。その際、本発明では前記ドレイン電極１７Ａを前記ショットキーコンタクト層１３中に形成した開口部１３Ａを介して前記電子走行層１２に直接にコンタクトさせるため、露出したショットキーコンタクト層１３に起因する表面空乏層の影響が減少し、低抵抗のコンタクトを実現することができる。
【００３２】
図１０（Ａ），（Ｂ）は、図３のＭＥＳＦＥＴのＩｄ−Ｖｄ特性とＩｇ−Ｖｇ特性の実測例を、また図１１（Ａ），（Ｂ）は図１のＭＥＳＦＥＴのＩｄ−Ｖｄ特性とＩｇ−Ｖｇ特性を、それぞれ示す。ただし図１０（Ａ），（Ｂ）のＭＥＳＦＥＴと図１１（Ａ），（Ｂ）のＭＥＳＦＥＴとは、同一の層構造、同一のゲート長、および同一のゲート幅を有する。また前記キャップ層１４の厚さは１３０ｎｍに、また前記パッシベーション膜の厚さは５０ｎｍに設定している。
【００３３】
図１０（Ａ）および図１１（Ａ）を比較するに、ドレイン電流特性はいずれの場合もほぼ同じであるのがわかるが、図１０（Ｂ）および図１１（Ｂ）を比較すると、図１１（Ｂ）の従来構成のＭＥＳＦＥＴではゲート電圧Ｖｇが３０Ｖまで増加した時点ですでに０．４ｍＡ／ｍｍに達する大きなゲート電流Ｉｇが流れているのに対し、図１０（Ｂ）の本発明のＭＥＳＦＥＴでは、ゲート電圧Ｖｇが３０Ｖではゲート電流Ｉｇの値は０．０５ｍＡ／ｍｍ以下であることがわかる。すなわち、図１０（Ｂ）は、本発明のＭＥＳＦＥＴのゲート耐圧（Ｖｇｄ０）が約３０Ｖであることを示しているが、この値は図１０（Ａ）から従来のＭＥＳＦＥＴの耐圧Ｖｇｄ０として求まる約２４．５Ｖの値よりも大幅に向上している。
【００３４】
図１２は、図３のＭＥＳＦＥＴのゲートドレイン間耐圧特性を、図１に示す従来の構成のＭＥＳＦＥＴと比較して示す。ただし図１２中▲が図３のＭＥＳＦＥＴの特性を、また●が図１のＭＥＳＦＥＴの特性を示す。さらに図１２中、■は図３のＭＥＳＦＥＴにおいてドレイン開口部１４Ａおよび開口部１３Ａを省略し、前記ドレイン電極１７Ａを直接に前記キャップ層１４上に形成した場合を示す。図１２において横軸はゲート-ドレイン間電圧Ｖｇｄを、また縦軸はゲート-ドレイン間電流Ｉｇｄを表す。
【００３５】
図１２よりわかるようにΓ型ゲート電極２５を使うことにより、ＭＥＳＦＥＴのゲート-ドレイン間耐圧特性は大きく向上するが、図３に示したようにキャップ層１４に開口部１４Ａを、またショットキーコンタクト層１３に開口部１３Ａを形成し、ドレイン電極１７Ａをかかる開口部において電子走行層１２に直接にコンタクトするように形成することによっても、ＭＥＳＦＥＴのゲート-ドレイン間耐圧特性は実質的に向上することがわかる。これは、図３の構成が先に図２で説明した経路（２）に沿ったリーク電流を遮断するのに有効であることを示している。
【００３６】
ところで、先に図５，６で説明したように、本発明のＭＥＳＦＥＴにおいてはパッシベーション膜１８の厚さにより、前記Γ型ゲート電極２５によるゲート耐圧特性Ｖｇｄ０の向上効果が変化する。
【００３７】
図１３は、図３のＭＥＳＦＥＴにおいて前記キャップ層１４の厚さを１３０ｎｍとし、前記パッシベーション膜１８の厚さを０から２５０ｎｍの範囲で変化させた場合の飽和ドレイン電流Ｉfmaxと耐圧Ｖｇｄ０との関係を示す。
【００３８】
図１３を参照するに、飽和ドレイン電流Ｉfmaxの値は前記パッシベーション膜１８の厚さにはほとんど関係なく、約２４０ｍＡ／ｍｍの値を有するが、ゲート耐圧Ｖｇｄ０の値は、前記パッシベーション膜１８の厚さが２５０ｎｍよりも小さい範囲において膜厚の減少と共に増大し、７０ｎｍにおいて約３０Ｖ，３５ｎｍにおいては約３４Ｖに達するのがわかる。このことは、前記Γ型ゲート電極２５の効果を引き出すためには、前記パッシベーション膜１８の厚さを２５０ｎｍ以下、この好ましくは１００ｎｍ以下、より好ましくは７０ｎｍ以下に設定する必要があることを示している。
【００３９】
一方、前記パッシベーション膜１８の厚さを３５ｎｍ以下に形成しようとすると、特にＳｉＮ膜を使った場合均一な膜形成が困難になる。また、先にも説明したが、このようにパッシベーション膜１８の厚さが過小である場合、電界集中がキャップ層１４上で生じ、アバランシェ降伏が生じやすくなる。図１３において、パッシベーション膜１８の厚さがゼロの場合に耐圧が著しく劣化しているのがわかる。
【００４０】
さらに先の図５，６の結果から、本発明のＭＥＳＦＥＴの耐圧特性Ｖｇｄ０は、前記キャップ層１４の厚さによっても変化するものと考えられる。すなわち前記キャップ層１４の厚さが厚すぎると、前記ゲート電極延在部２５Ａ直下に蓄積された電子による等電位面の変形効果が低下すると考えられる。一方、前記キャップ層１４の厚さが薄すぎると、前記ゲート電極延在部２５Ａに起因する空乏層がゲート電極２５のドレイン端にまで達してしまい、かかる空乏層に伴う空間電荷による電界が新たに発生してしまうと考えられる。
【００４１】
そこで本発明の発明者は、図３のＭＥＳＦＥＴにおいて前記キャップ層１４の厚さを様々に変化させ、ゲート耐圧特性Ｖｇｄ０および飽和ドレイン電流Ｉfmaxを求めた。図１４はその結果を示す。
【００４２】
図１４を参照するに、ゲート耐圧特性Vｇｄ０はキャップ層１４の厚さが２００ｎｍ以下の領域において、キャップ層１４の厚さの減少と共に増大するが約１１０ｎｍの厚さにおいて最大となり、前記キャップ層１４の厚さがさらに減少すると耐圧Ｖｇｄ０の値も減少する。このことから、図３のＭＥＳＦＥＴにおいて、前記キャップ層１４の厚さは前記耐圧Ｖｇｄ０の最大値が含まれる大体７０〜１３０ｎｍの範囲に設定すればよいことがわかる。
【００４３】
なお耐圧を向上させるためにゲート電極をドレイン側に延在させた構造としては従来より、Chang-Lee Chen, et al., IEEE Electron Device Letters 13, 1992, June No.6やN.-Q. Zhang, et al., Solid State Devices and Materials, 1999, pp.212-213による提案の例がある。しかし、Chang-Lee Chen et al.の構造では、ゲート電極延在部がＧａＡｓキャップ層に直接に接しているため、かかるゲート電極延在部に起因するゲートリーク電流の問題が避けられない。またゲート電極延在部はソース側にも延在するため、ゲート−ソース容量Cgsが増大し、高周波特性が劣化してしまう。
【００４４】
一方、N.-Q. Zang et al.の構造では、キャップ層が設けられておらず、ショットキー層上の厚さが２００ｎｍのＳｉＮ膜にゲート電極延在部が接触する。かかる構造では、前記ゲート電極延在部に起因する空乏層はゲート電極のドレイン端直下の領域において基板方向に深く侵入し、その結果、かかる領域において生じる正電荷を有する空間電荷が電気力線緩和効果を低減してしまう。このため、これら従来の構造の半導体装置では、ゲート電極にドレイン側に延在する延在部を設けていても、十分な耐圧の向上を実現することはできない。これに対し、本発明ではΓ型ゲート電極を設け、その下のＳｉＮ膜およびキャップ層の膜厚を最適化することにより、効果的な耐圧向上を実現している。
【００４５】
さらに特開平５−３２６５６３号公報には、Γ型ゲート電極を絶縁膜上に形成した構成が開示されている。しかし、この公知例においてはΓ型ゲート電極はゲート抵抗およびゲート−ソース間容量Ｃgsを低減する目的で形成されており、このため前記Γ型ゲート電極の延在部の下において前記絶縁膜の厚さは大きく、例えば前記絶縁膜をＳｉＯ2膜とした場合、２００ｎｍの膜厚に設定されている。従って、前記特開平５−３２６５６３号公報に記載の構造においてΓ型ゲート電極を使っても、本発明の目的とする耐圧向上を実現することはできない。前記絶縁膜として緻密で成長速度の小さいＳｉＮ膜を使った場合には、一般に前記Γ型電極の延在部の下の絶縁膜は薄く形成されるため、ゲート容量は増大してしまう。このため、前記特開平５−３６２５６３号公報に記載の構造においては、Ｃgsを低減する目的のために前記Γ型ゲート電極構造の下に絶縁膜としてＳｉＮ膜を使うのは困難で、別の材料の膜を積層するか、あるいは空隙を設ける等の手段を講じる必要がある。これに対し、本発明では、Γ型ゲート電極構造の延在部の下に厚さが７０ｎｍ以下のＳｉＮ膜を形成することにより、所望の耐圧の向上を実現している。
【００４６】
【発明の実施の形態】
［第１実施例］
図１５は、本発明の第１実施例によるＭＥＳＦＥＴ３０の構成を示す。
【００４７】
図１５を参照するに、前記ＭＥＳＦＥＴ３０は半絶縁性ＧａＡｓ基板３１上に形成されており、前記ＧａＡｓ基板３１上には非ドープＡｌＧａＡｓよりなるバッファ層３２と、ｎ型ＧａＡｓよりなる電子走行層３３と、非ドープＡｌＧａＡｓよりなるショットキーコンタクト層３４と、非ドープＧａＡｓよりなる厚さ１３０nmのキャップ層３５とが、それぞれＭＯＶＰＥ法により順次エピタキシャルに形成され、前記キャップ層３５上には厚さが５０ｎｍのＳｉＮパッシベーション膜３６が形成されている。
【００４８】
図１５のＭＥＳＦＥＴ３０では、チャネル領域に対応して前記ＳｉＮパッシベーション膜３６、その下のＧａＡｓキャップ層３５、ＡｌＧａＡｓショットキーコンタクト層３４を露出する開口部が形成され、前記開口部中にゲート電極４０が形成されている。
【００４９】
また前記ゲート電極４０の一の側には、前記ゲート電極４０から離間して、前記キャップ層３５から前記バッファ層３２に達するｎ+型の拡散領域がソース領域４１として形成され、前記ゲート電極４０の他の側には、やはり前記ゲート電極４０から離間して、前記キャップ層３５から前記バッファ層３２に達するｎ+型の拡散領域がドレイン領域４２として形成されている。
【００５０】
前記ソース領域４１においては前記キャップ層３５上にソース電極４１Ａが形成され、また前記ドレイン領域４２上には前記キャップ層３５上にドレイン電極４２Ａが形成される。
【００５１】
さらにＭＥＳＦＥＴ３０においては、前記ゲート電極４０から前記ＳｉＮパッシベーション膜３６上を前記ドレイン電極４２Ａの方向にゲート電極延在部４０Ａが延在し、その結果前記ゲート電極４０は前記ゲート電極延在部４０Ａと共に、Γ型電極を形成する。
【００５２】
かかる構成によれば、先に図５で説明したようにゲート電極４０のドレイン端近傍における電界が緩和され、アバランシェ降伏によるゲートリーク電流の発生が抑制され、耐圧特性が向上する。その結果、本実施例のＭＥＳＦＥＴ３０は安定した大電力動作が可能である。
【００５３】
本実施例のＭＥＳＦＥＴ３０においては、前記キャップ層３５の厚さは７０〜１３０ｎｍの範囲に設定するのが好ましく、またパッシベーション膜３６の厚さは７０ｎｍ以下に設定するのが好ましい。
【００５４】
図１６（Ａ）〜（Ｃ）および図１７（Ｄ），（Ｅ）は、図１５のＭＥＳＦＥＴ３０の製造工程を示す図である。
【００５５】
図１６（Ａ）を参照するに、前記ＧａＡｓ基板３１上には前記半導体層３２〜３５の積層構造体がＭＯＶＰＥ法により形成され、図示しないマスクによって、ソースおよびドレインとなる領域に対して、前記キャップ層３５からバッファ層３２の上部にまで達するｎ+型拡散領域であるソース領域４１およびドレイン領域４２を選択的に形成する。イオン注入の条件は、前記半導体積層構造中に典型的には１５０〜１７０ｋｅＶの加速電圧のもと、１×１０13ｃｍ-2程度のドーズ量でＳｉをイオン注入し、続いて８５０°Ｃで２０分間の熱処理を行うことにより、イオン注入されたＳｉ原子を活性化することで形成する。
【００５６】
また、キャップ層３５上には、ＳｉＮ膜３６がＣＶＤ法あるいはプラズマＣＶＤ法により形成されている。
【００５７】
次に図１６（Ｂ）に示すように、図示しないマスクパターンによってＳｉＮ膜３６およびキャップ層３５を選択的に除去し、前記ゲート電極４０の形成位置に対応した開口部５１Ａを形成する。
【００５８】
次に図１６（Ｃ）に示すように、ＷＳｉ／Ａｕ構造よりなる金属膜４０１をスパッタ法などによって形成した後、マスク５１を形成し、メッキ法によってＡｕよりなるメッキ層４０２を形成する。ここで、マスク５１はドレイン側に開口がシフトしている。
【００５９】
次に図１７（Ｄ）に示すように、マスク５１を除去した後、メッキ層４０２をマスクとして電極層４０１をパターンニングして、Γ型のゲート電極４０を形成する。いうまでもなく、このゲート電極４０は、Ｗｓｉ／Ａｕ構造の電極上にＡｕメッキ層が形成された構成を有しており、また、マスク５１がシフトした部分で、延在部４０Ａが設けられている。
【００６０】
次に図１７（Ｅ）の工程において、前記ソース領域４１およびドレイン領域４２上における前記ＳｉＮ膜３６を選択的に除去し、そこに厚さが５０ｎｍのＡｕＧｅ層と３００ｎｍのＡｕ層とを積層したＡｕＧｅ／Ａｕ構造のオーミック電極をそれぞれ形成し、４５０°Ｃ，２分間のアロイ化を行うことにより、それぞれソース電極４１Ａおよびドレイン電極４２Ａを形成する。
【００６１】
なお、本実施例において、前記電子走行層３３としては、ｎ型ＧａＡｓに限定されることなく、他の材料を採用することもできる。また、ショットキ−層３４はｉ−ＡｌＧａＡｓに限定されることなく、他の材料も採用することができる。［第２実施例］
図１８は、本発明の第２実施例によるＭＥＳＦＥＴ６０の構成を示す。ただし図１８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６２】
図１８を参照するに、ＭＥＳＦＥＴ６０は図１５のＭＥＳＦＥＴ３０と同様な構成を有するが、前記キャップ層３５中に前記ドレイン領域４２に対応して、ショットキーコンタクト層３４を露出する開口部３５Ａが形成されている。
【００６３】
本実施例では前記ドレイン電極４２Ａが前記開口部３５Ａ中において前記ショットキーコンタクト層３４とオーミック接触する。さらに、前記キャップ層３５を覆う前記パッシベーション層３６は前記開口部３５Ａの側壁面および前記ショットキーコンタクト層３４の表面を連続的に覆う。かかる構成により、前記キャップ層３５とドレイン電極４２Ａとの間のゲートリーク電流路が遮断される。また本実施例では前記開口部３５Ａ中において露出されるショットキーコンタクト層３４の表面がＳｉＮパッシベーション膜３６により覆われるため、膜３４の表面空乏層の形成が抑制され、かかる表面空乏層によりＭＥＳＦＥＴ６０の動作特性が劣化する等の問題は生じない。
【００６４】
本実施例において、前記開口部３５Ａは適当なレジストマスクを形成した上で前記キャップ層３５を、ＣＣｌ2Ｆ2／Ｈｅエッチングガスを使ったドライエッチング工程により前記ショットキーコンタクト層３４が露出するまでエッチングすることにより形成すればよい。
［第３実施例］
図１９は、本発明の第３実施例によるＨＥＭＴ８０の構成を示す。
【００６５】
図１９を参照するに、前記ＨＥＭＴ８０は半絶縁性ＧａＡｓ基板８１上に形成されており、前記ＧａＡｓ基板８１上には非ドープＡｌＧａＡｓよりなるバッファ層８２と、ｎ型ＡｌＧａＡｓよりなる第１の電子供給層８３と、非ドープＧａＡｓよりなる電子走行層８４と、ｎ型ＡｌＧａＡｓよりなる第２の電子供給層８５と、非ドープＡｌＧａＡｓよりなるショットキーコンタクト層８６と、非ドープＧａＡｓよりなるキャップ層８７とが、それぞれＭＯＶＰＥ法により順次エピタキシャルに形成され、前記キャップ層８７上には厚さが５０ｎｍのＳｉＮパッシベーション膜９０が形成されている。
【００６６】
図１９のＨＥＭＴ８０では、チャネル領域に対応して前記ＳｉＮパッシベーション膜９０およびその下のＧａＡｓキャップ層８７を貫通して、前記ＡｌＧａＡｓショットキーコンタクト層８６を露出する開口部が形成され、前記開口部中に前記ＡｌＧａＡｓショットキーコンタクト層８６とコンタクトするゲート電極９１が形成されている。
【００６７】
また前記ゲート電極９１の一の側には、前記ゲート電極９１から離間して、前記キャップ層８７にオーミック接触するソース電極９２が形成され、また前記ゲート電極９１の他の側には、前記ゲート電極９１から離間して、前記キャップ層８７にオーミック接触するドレイン電極９３が形成される。
【００６８】
さらに前記ＨＥＭＴ８０においては、前記ゲート電極９１から前記ＳｉＮパッシベーション膜９０上を前記ドレイン電極９３の方向にゲート電極延在部９１Ａが延在し、その結果前記ゲート電極９１は前記ゲート電極延在部９１Ａと共に、Γ型電極を形成する。
【００６９】
かかる構成によれば、先に図５で説明したようにゲート電極９１のドレイン端近傍における電界が緩和され、アバランシェ降伏によるゲートリーク電流の発生が抑制され、耐圧特性が向上する。その結果、本実施例のＨＥＭＴ８０は安定した大電力動作が可能である。
【００７０】
ＨＥＭＴ８０は、先に説明したＭＥＳＦＥＴ３０の製造方法と同様な工程により製造できる。
【００７１】
本実施例において、前記電子走行層８４は非ドープＧａＡｓに限定されるものではなく、他の材料により形成することも可能である。また、前記電子供給層８３，８５としても、ｎ型ＡｌＧａＡｓ以外の材料により形成することも可能である。さらに前記ショットキーコンタクト層８６としても、非ドープＡｌＧａＡｓ以外の材料を使うことも可能である。
［第４実施例］
図２０は、本発明の第４実施例によるＨＥＭＴ１００の構成を示す。ただし図２０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７２】
図２０を参照するに、ＨＥＭＴ１００は図１９のＨＥＭＴ８０と同様な構成を有するが、前記キャップ層８７中にドレイン領域に対応して、ショットキーコンタクト層８６を露出する開口部８７Ａが形成されており、前記開口部８７Ａ中にドレイン電極９３が形成されている。また前記キャップ層８７を覆う前記パッシベーション膜９０は前記開口部８７Ａの側壁面および前記ショットキーコンタクト層８６の表面を連続的に覆う。かかる構成により、前記キャップ層８７とドレイン電極９３との間のゲートリーク電流路が遮断される。また本実施例では前記開口部８７Ａ中において露出されるショットキーコンタクト層８６の表面がＳｉＮパッシベーション膜９０により覆われるため、膜８６の表面空乏層の形成が抑制され、かかる表面空乏層によりＨＥＭＴ１００の動作特性が劣化する等の問題は生じない。
【００７３】
本実施例において、前記開口部８７Ａは適当なレジストマスクを形成した上で前記キャップ層８７を、ＣＣｌ2Ｆ2／Ｈｅエッチングガスを使ったドライエッチング工程により前記ショットキーコンタクト層８６が露出するまでエッチングすることにより形成すればよい。
【００７４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【００７５】
【発明の効果】
本発明によれば、電界効果型高速半導体装置においてΓ型ゲート電極を形成し、さらに前記Γ型ゲート電極の形状がゲートのドレイン端近傍のポテンシャル分布を変形できるようにパッシベーション膜およびキャップ層の厚さを最適化することによりゲート耐圧特性が向上する。このため大きなゲート−ドレイン間電圧を使用することにより、かかる電界効果型高速半導体装置から大電力出力を取り出すことが可能になる。
【図面の簡単な説明】
【図１】従来のＭＥＳＦＥＴの構成を示す図である。
【図２】図１のＭＥＳＦＥＴにおいて生じる問題点を説明する図である。
【図３】本発明の原理を説明する図（その１）である。
【図４】（Ａ），（Ｂ）は本発明の原理を説明する図（その２）である。
【図５】本発明の原理を説明する図（その３）である。
【図６】本発明の原理を説明する図（その４）である。
【図７】本発明の原理を説明する図（その５）である。
【図８】（Ａ），（Ｂ）は本発明の原理を説明する図（その６）である。
【図９】（Ａ），（Ｂ）は本発明の原理を説明する図（その７）である。
【図１０】（Ａ），（Ｂ）は本発明の原理を説明する図（その８）である。
【図１１】（Ａ），（Ｂ）は本発明の原理を説明する図（その９）である。
【図１２】本発明の原理を説明する図（その１０）である。
【図１３】本発明の原理を説明する図（その１１）である。
【図１４】本発明の原理を説明する図（その１２）である。
【図１５】本発明の第１実施例によるＭＥＳＦＥＴの構成を示す図である。
【図１６】（Ａ）〜（Ｃ）は、図１５のＭＥＳＦＥＴの製造工程を示す図（その１）である。
【図１７】（Ｄ）〜（Ｅ）は、図１５のＭＥＳＦＥＴの製造工程を示す図（その２）である。
【図１８】本発明の第２実施例によるＭＥＳＦＥＴの構成を示す図である。
【図１９】本発明の第３実施例によるＨＥＭＴの構成を示す図である。
【図２０】本発明の第４実施例によるＭＥＳＦＥＴの構成を示す図である。
【符号の説明】
１０，３０，６０ ＭＥＳＦＥＴ
１１，３１，８１ 基板
１１Ａ，３２，８２ バッファ層
１２，３３，８４ 電子走行層
１３，３４，８６ ショットキーコンタクト層
１４，３５，８７ キャップ層
１４Ａ，８７Ａ ドレイン開口部
１５ ゲート電極
１６，４１ ソース領域
１６Ａ，４１Ａ，９２ ソース電極
１７，４２ ドレイン領域
１７Ａ，４２Ａ，９３ ドレイン電極
１８，３９，９０ パッシベーション膜
２５，４０，９１ Γ型ゲート電極
２５Ａ，４０Ａ，９１Ａ 電極延在部
８０，１００ ＨＥＭＴ
８３，８５ 電子供給層
Claims (7)
- 基板と、
前記基板上に形成された電子走行層と、
前記電子走行層上に形成された非ドープキャップ層と、
前記キャップ層上に形成された絶縁膜と、
前記絶縁膜および前記キャップ層を貫通するゲートリセス開口部と、
前記ゲートリセス開口部中に形成されたゲート電極と、
前記ゲート電極の第１の側において、前記キャップ層表面から前記電子走行層まで延在するｎ型のソース領域と、
前記ゲート電極の第２の側において、前記キャップ層表面から前記電子走行層まで延在するｎ型のドレイン領域と、
前記ソース領域に電気的にコンタクトするソース電極と、
前記ドレイン領域に電気的にコンタクトするドレイン電極とを備え、
前記ゲート電極は、前記絶縁膜上を前記ゲートリセス開口部から前記第２の側の方向に延在する延在部を有するΓ型形状を有し、
前記絶縁膜と前記キャップ層の合計の厚さは、前記ゲート電極の延在部直下における電界のうち、前記基板主面に垂直な成分と、前記基板主面に平行な成分とが、前記キャップ層中において略等しくなるように設定され、
前記電子走行層と前記キャップ層との間には非ドープ半導体層よりなるショットキーコンタクト層が介在し、
前記絶縁膜はＳｉＮよりなり１００ｎｍ以下の厚さを有し、
前記キャップ層は非ドープＧａＡｓよりなり７０〜１３０ｎｍの範囲の厚さを有することを特徴とする化合物半導体装置。 - 前記ゲート電極の延在部直下における電界は、前記延在部のドレイン領域側端部における電界よりも、前記キャップ層中において小さな電界強度を有することを特徴とする請求項１記載の化合物半導体装置。
- 前記絶縁膜は７０ｎｍ以下の厚さを有することを特徴とする請求項１または２記載の化合物半導体装置。
- 前記ドレイン電極は、前記ドレイン領域において前記キャップ層とオーミック接触することを特徴とする請求項１〜３のうち、いずれか一項記載の化合物半導体装置。
- 前記キャップ層は前記ドレイン領域に対応したドレイン開口部を有し、前記ドレイン電極は前記ドレイン開口部において形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載の化合物半導体装置。
- 前記ソース電極は、前記ソース領域において前記キャップ層にオーミック接触することを特徴とする請求項５記載の化合物半導体装置。
- 前記電子走行層と前記ショットキーコンタクト層との間には、ｎ型半導体層よりなる電子供給層が介在し、前記電子走行層中には二次元電子ガスが形成されていることを特徴とする請求項１〜６のうち、いずれか一項記載の化合物半導体装置。
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