CN117913135A - 一种耗尽型GaN器件及其制备方法、HEMT级联型器件 - Google Patents

一种耗尽型GaN器件及其制备方法、HEMT级联型器件 Download PDF

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Abstract

本发明属于半导体技术领域，具体公开了一种耗尽型GaN器件及其制备方法、HEMT级联型器件，耗尽型GaN器件包括源电极、漏电极、栅电极、独立电极及由下至上依次设置的衬底、叠层结构和介电层，源电极、漏电极和独立电极均位于叠层结构和介电层中，叠层结构包括由下至上依次设置的成核层、缓冲层、沟道层、势垒层和盖帽层；源电极的下方设有电性隔离区，电性隔离区内的二维电子气与其外部的二维电子气电性隔开，电性隔离区的一端与独立电极连接；独立电极还与栅电极连接。本发明的耗尽型GaN器件，其源电极与栅电极之间具有二极管特性，形成级联器件后，能够有效钳制瞬态与稳态下的源电极与栅电极之间的电压差，使整个级联型器件的电压匹配。

Description

一种耗尽型GaN器件及其制备方法、HEMT级联型器件
技术领域
本发明属于半导体技术领域，具体涉及一种耗尽型GaN器件及其制备方法，以及包括该耗尽型GaN器件的HEMT级联型器件。
背景技术
GaN作为第三代半导体材料，相比第一代Si、第二代GaAs具有显著优势。AlGaN/GaNHEMT（高电子迁移率晶体管）具有大的能带隙、高峰值饱和电子速度、高浓度二维电子气及较高的电子迁移率，使得AlGaN/GaN HEMT广泛应用于RF（射频）、微波、功率开关电源等领域。
AlGaN/GaN HEMT目前主要存在两种器件类型，级联型和增强型，其中增强型主要是采用P-GaN方式，存在栅薄弱、电阻率高等诸多问题。而级联型采用耗尽型GaN器件与低压MOS（MOSFET：Metal-Oxide-Semiconductor Field-Effect Transistor的缩写，全称为金属-氧化物半导体场效应晶体管）器件进行级联，此时驱动完全由低压MOS器件决定，具有高可靠性，同时GaN电阻率能控制在最佳水平，低压MOS器件引入的寄生参数很小，使得整体器件体现出高性能。耗尽型GaN器件与低压MOS器件组成的共源共栅级联器件，目前已经广泛应用于各类开关电源，尤其在工业类和车规类，具有很大优势。
但是耗尽型的高压GaN器件与低压MOS器件的匹配问题，尤其是电压匹配问题，是共源共栅GaN器件必须克服的问题。对此业内有以下几种方式：
（1）GaN芯片不做特殊设计，级联封装不做特殊设计。这会导致器件有可靠性隐患，低压MOS器件会出现雪崩情况。
（2）GaN芯片不做特殊设计，级联封装时，增加电阻、电容、稳压二极管中的一种或多种，连接在低压MOS器件的源电极与漏电极两端。这会增加器件封装的复杂性，增加封装成本。
（3）GaN芯片上单独区域设计有电阻，级联封装时，将此电阻并联在低压MOS器件的源电极与漏电极两端。这种设计方式将GaN芯片单独开设的区域设计为电阻，占用了芯片面积，增加芯片成本；并且电阻的引入，仅能解决稳态下的漏电匹配，而瞬态下的电容匹配未解决，即瞬态下的低压MOS器件仍会出现雪崩。
由此可见，业内对于耗尽型的高压GaN器件与低压MOS器件的匹配问题尚且没有统一有效的解决方案，共源共栅级联器件的电压匹配问题已然成为该领域亟待解决的重大问题之一。
发明内容
鉴于此，为了克服现有技术的缺陷，本发明的目的是提供一种耗尽型GaN器件及其制备方法以及包括耗尽型GaN器件的HEMT级联型器件，通过在耗尽型GaN器件内部形成金属-绝缘体-半导体（MIS）结构，使得耗尽型GaN器件的源电极与栅电极之间具有二极管特性，从而在HEMT级联器件中，能够有效钳制瞬态与稳态下的源电极与栅电极之间的电压差。
为了达到上述目的，本发明采用以下的技术方案：
一种耗尽型GaN器件，包括源电极、漏电极、栅电极、独立电极以及由下至上依次设置的衬底、叠层结构和介电层，所述源电极、漏电极和独立电极均位于所述叠层结构和介电层中，所述栅电极位于所述介电层中，所述叠层结构包括由下至上依次设置的成核层、缓冲层、沟道层、势垒层和盖帽层，所述沟道层与势垒层的界面处形成二维电子气；
所述源电极的下方设置有电性隔离区，所述电性隔离区内具有二维电子气，所述电性隔离区内的二维电子气与电性隔离区外部的二维电子气电性隔开，所述电性隔离区的一端与所述独立电极连接；所述独立电极还与所述栅电极连接，所述源电极在所述衬底上的正投影至少部分覆盖所述电性隔离区在所述衬底上的正投影。
通过独立电极以及电性隔离区的设置，使得独立电极既与栅电极连接，又与电性隔离区内的二维电子气连接，即本发明中的重要结构特征是在耗尽型GaN器件内部由源电极与盖帽层以及电性隔离区内的二维电子气之间形成的金属-绝缘体-半导体（MIS）结构，利用该结构的二极管特性，使得源电极与栅电极之间相当于并联了二极管，从而使得耗尽型GaN器件的源电极与栅电极之间具有二极管特性。当耗尽型GaN器件与低压MOS器件共源共栅级联，形成级联型器件时，若低压MOS器件的漏电极与源电极之间（等同于耗尽型GaN器件的源电极与栅电极之间）的电压升高时，该结构能抑制电压升高，有效钳制低压MOS器件的漏电极与源电极之间（等同于耗尽型GaN器件的源电极与栅电极之间）的电压差，使得整个级联型器件的电压匹配，从而保护整个级联器件。
根据本发明的一些优选实施方面，所述源电极、漏电极和独立电极均位于所述势垒层、盖帽层和介电层中。
根据本发明的一些优选实施方面，所述源电极的宽度大于所述电性隔离区的宽度，所述电性隔离区对应所述二维电子气设置，所述电性隔离区与所述二维电子气位于同一平面上，所述电性隔离区的面积小于所述二维电子气的面积。电性隔离区的本质上是在盖帽层上进行图形化处理，并进行高能离子注入，破坏局部二维电子气特性，使其从横向导电变为绝缘。
根据本发明的一些优选实施方面，所述源电极包括第一部和与所述第一部的底面连接的两个平行设置的第二部，所述源电极开设有缺口，所述独立电极位于所述缺口中；所述器件还包括两个分别用于容纳两个所述第二部的源电极孔，所述第一部位于所述介电层中，所述源电极孔位于所述势垒层和盖帽层中。即本发明中的源电极通过开设缺口使源电极断开，这是由于漏电极呈细条状，其端头位置的面积小，对芯片电阻的贡献小，在端头设置缺口，将独立电极置于缺口处，能够有效利用芯片面积。
根据本发明的一些优选实施方面，所述电性隔离区包括两个间隔设置的隔离条、位于两个所述隔离条一端的隔离框以及由两个所述隔离条与所述隔离框围成的区域，所述隔离条及隔离框用于将位于两个所述隔离条与隔离框围成的区域内的二维电子气与位于区域外的二维电子气电性隔开，所述隔离框在所述衬底上的正投影位于所述源电极在所述衬底上的正投影的两端之间；所述隔离框的一条侧边开设有第一通口，所述第一通口的两端分别与两个所述隔离条的一端连接，用于使所述电性隔离区的一端保持闭合。本发明的一些实施例中，电性隔离区的两个隔离条的设置相同，两个隔离条的长度相等、宽度相等且二者的长度延伸方向也相同；并且一个隔离条的一端与另一个隔离条的一端齐平，一个隔离条的另一端与另一个隔离条的另一端也齐平。
根据本发明的一些优选实施方面，所述电性隔离区包括第一段和第二段，所述第一段位于所述隔离框和第二段之间，形成所述第二段的两个所述隔离条远离所述第一段的端部之间具有间隙，所述第一段位于所述缺口的下方，所述第二段位于所述源电极的下方，所述第二段的一端与所述第一部的一端位于同一竖直方向上，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度小于或等于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。本发明的一些实施例中，电性隔离区的一端与独立电极连接，其另一端在源电极下方且不闭合，此结构相当于在耗尽型GaN器件的源电极与栅电极之间并联了一个二极管、一个电容及一个电阻，在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联型器件。
根据本发明的一些优选实施方面，所述隔离框远离所述第一通口的侧边开设有第二通口，所述第二通口的两端分别与两个所述隔离条远离所述第一通口的一端连接，用于使所述电性隔离区形成闭环。
根据本发明的一些优选实施方面，所述电性隔离区包括第一段、第二段和第三段，所述第一段位于所述隔离框和所述第二段的一端之间，所述第三段位于所述隔离框和所述第二段的另一端之间，所述第一段和第三段均位于所述缺口的下方，所述第二段位于所述源电极的下方，所述第二段的一端与所述第一部的一端位于同一竖直方向上，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度等于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。本发明的一些实施例中，电性隔离区在源电极下方绕一圈后闭合，电性隔离区整体形成闭环，电性隔离区整体只有一个输出端与独立电极连接，此结构相当于在耗尽型GaN器件的源电极与栅电极之间并联了一个二极管和一个电容，在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联型器件。
根据本发明的一些优选实施方面，所述电性隔离区包括第一段和第二段，所述第一段位于所述隔离框和第二段之间，形成所述第二段的两个所述隔离条远离所述第一段的端部之间具有间隙，所述第一段在所述衬底上的正投影位于所述第一部在所述衬底上的正投影的外部；所述第二段位于所述源电极的下方，所述第二段的两端位于所述第一部的两端之间，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度小于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。本发明的一些实施例中，电性隔离区的一部分在源电极下方，一部分在源电极外部，并且电性隔离区的一端与独立电极连接，其另一端在源电极下方且不闭合，此结构相当于在耗尽型GaN器件的源电极与栅电极之间并联了一个二极管、一个电容及一个电阻，其中二极管的低电平端相当于串联了一个电阻，起到漏电调配的作用。在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联器件。
根据本发明的一些优选实施方面，所述电性隔离区包括第一段和第二段，所述第一段位于所述隔离框和第二段之间，形成所述第二段的两个所述隔离条远离所述第一段的端部之间设置有连接条，用于使所述电性隔离区形成闭环，所述第一段在所述衬底上的正投影位于所述第一部在所述衬底上的正投影的外部；所述第二段位于所述源电极的下方，所述第二段的两端位于所述第一部的两端之间，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度小于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。本发明的一些实施例中，电性隔离区的一部分在源电极下方，一部分在源电极外部，并且电性隔离区的一端与独立电极连接，其另一端在源电极下方且保持闭合，此结构相当于在耗尽型GaN器件的源电极与栅电极之间并联了一个二极管和一个电容，其中二极管的低电平端也相当于串联了一个电阻，起到漏电调配的作用。在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联器件。
根据本发明的一些优选实施方面，形成所述第二段的两个所述隔离条的两个外侧边之间的距离小于两个所述第二部的两个外侧面之间的距离，形成所述第二段的两个所述隔离条的两个内侧边之间的距离小于两个所述第二部的两个内侧面之间的距离。这样设置的原因是使耗尽型GaN器件的源电极的第二部能正常的连接其外侧的二维电子气，满足正常器件的导通功能，同时又使电性隔离区内的二维电子气不与源电极连接。
本发明还提供了一种上述的耗尽型GaN器件的制备方法，包括如下步骤：
在所述衬底上进行氮化物外延生长，依次形成成核层、缓冲层、沟道层、势垒层和盖帽层，所述成核层、缓冲层、沟道层、势垒层和盖帽层构成所述叠层结构；
在所述盖帽层上，进行图形化处理，并注入离子材料，形成电性隔离区；其实质是：在盖帽层上，进行图形化处理，并进行高能离子注入以损坏局部区域的二维电子气，形成电性隔离区；
在所述盖帽层上，进行图形化处理，刻蚀形成源电极孔、漏电极孔以及独立电极孔，所述源电极孔设置有两个；
在所述源电极孔、漏电极孔和独立电极孔中填充金属，进行退火形成欧姆接触，分别形成所述源电极、漏电极和独立电极；
在所述源电极和漏电极的上方进行沉积形成介电层，并刻蚀出栅电极孔、源电极开窗口和漏电极开窗口；
在所述介电层上填充金属并刻蚀掉多余金属，形成栅电极；得到所述耗尽型GaN器件。
本发明还提供了一种HEMT级联型器件，其包括如上所述的耗尽型GaN器件，还包括低压MOS器件，将耗尽型GaN器件与低压MOS器件共源共栅级联，即得到本发明的HEMT级联型器件。
由于采用了以上的技术方案，相较于现有技术，本发明的有益之处在于：本发明的耗尽型GaN器件，在器件内部，由源电极与盖帽层以及电性隔离区内的二维电子气之间形成了金属-绝缘体-半导体（MIS）结构，使得耗尽型GaN器件的源电极与栅电极之间相当于并联了二极管，从而使得耗尽型GaN器件的源电极与栅电极之间具有二极管特性，当耗尽型GaN器件与低压MOS器件共源共栅级联，形成级联型器件时，若低压MOS器件的漏电极与源电极之间的电压升高，该结构能抑制电压升高，有效钳制低压MOS器件的漏电极与源电极之间的电压差，使得整个级联型器件的电压匹配，从而保护整个级联器件。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明优选实施例中耗尽型GaN器件的制备方法中形成叠层结构后的截面示意图；
图2为本发明优选实施例中耗尽型GaN器件的制备方法中注入时的截面示意图；
图3为本发明优选实施例中耗尽型GaN器件的制备方法中形成源电极孔、漏电极孔和独立电极孔后的截面示意图；
图4为本发明优选实施例中耗尽型GaN器件的制备方法中形成源电极、漏电极和独立电极后的截面示意图；
图5为本发明优选实施例中耗尽型GaN器件的制备方法中形成介电层后的截面示意图；
图6为本发明优选实施例中耗尽型GaN器件的制备方法中形成栅电极孔、源电极开窗口和漏电极开窗口后的截面示意图；
图7为本发明优选实施例中耗尽型GaN器件的制备方法中形成栅电极后的截面示意图；
图8为本发明的实施例一中耗尽型GaN器件的俯视结构示意图；
图9为本发明的实施例一中HEMT级联型器件的等效电路图；
图10为本发明的实施例一中耗尽型GaN器件的源电极与栅电极之间的I-V特性曲线图；
图11为本发明的实施例二中耗尽型GaN器件的俯视结构示意图；
图12为本发明的实施例二中HEMT级联型器件的等效电路图；
图13为本发明的实施例二中耗尽型GaN器件的源电极与栅电极之间的I-V特性曲线图；
图14为本发明的实施例三中耗尽型GaN器件的俯视结构示意图；
图15为本发明的实施例三中HEMT级联型器件的等效电路图；
图16为本发明的实施例三中耗尽型GaN器件的源电极与栅电极之间的I-V特性曲线图；
图17为本发明的实施例四中耗尽型GaN器件的俯视结构示意图；
图18为本发明的实施例四中HEMT级联型器件的等效电路图；
图19为本发明的实施例四中耗尽型GaN器件的源电极与栅电极之间的I-V特性曲线图；
图20为本发明的对比例一中耗尽型GaN器件的俯视结构示意图；
图21为本发明的对比例一中HEMT级联型器件的等效电路图；
图22为本发明的对比例一中耗尽型GaN器件的源电极与栅电极之间I-V特性曲线图；
其中，附图标记为：衬底-1，叠层结构-2，成核层-20，缓冲层-21，沟道层-22，电性隔离区-Q，第一段-Q1，第二段-Q2，第三段-Q3，隔离条-221，隔离框-222，第一通口-2221，第二通口-2222，连接条-223，势垒层-23，盖帽层-24，源电极孔-241，漏电极孔-242，光刻胶-25，源电极-3，第一部-31，第二部-32，缺口-33，漏电极-4，独立电极-5，介电层-6，栅电极孔-61，源电极开窗口-62，漏电极开窗口-63，栅电极-7。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的用于HEMT级联型器件的耗尽型GaN器件，包括源电极3、漏电极4、独立电极5、栅电极7和由下至上依次设置的衬底1、叠层结构2和介电层6，叠层结构2包括由下至上依次设置的成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24。源电极3、漏电极4和独立电极5位于势垒层23、盖帽层24和介电层6中，栅电极7位于介电层6中，沟道层22与势垒层23的界面处形成二维电子气。源电极3包括第一部31和与第一部31的底面连接的两个平行设置的第二部32，其中的第一部31位于介电层6中。源电极3开设有缺口33，用于使其两端之间断开，独立电极5位于缺口33中；在制备耗尽型GaN器件过程中形成有两个用于容纳两个第二部32的源电极孔241，源电极孔241位于势垒层23和盖帽层24中。
源电极3的下方设置有电性隔离区Q，源电极3在衬底1上的正投影至少部分覆盖电性隔离区Q在衬底1上的正投影，并且源电极3的宽度大于电性隔离区Q的宽度。具体地，电性隔离区Q对应二维电子气设置，电性隔离区Q是与二维电子气位于同一平面上的，并且电性隔离区Q的面积小于二维电子气的面积。
进一步地，电性隔离区Q包括两个间隔设置的隔离条221、位于两个隔离条221一端的隔离框222以及由两个隔离条221与隔离框222围成的区域。电性隔离区Q的两个隔离条221的长度相等、宽度相等，且二者的长度延伸方向也相同，并且一个隔离条221的一端与另一个隔离条221的一端齐平，一个隔离条221的另一端与另一个隔离条221的另一端也齐平。
电性隔离区Q内具有二维电子气，隔离条221及隔离框222用于将位于两个隔离条221与隔离框222围成的区域内的二维电子气与位于该区域外的二维电子气电性隔开（绝缘）。电性隔离区Q的隔离框222在衬底1上的正投影位于源电极3在衬底1上的正投影的两端之间。隔离框222的至少一条侧边开设有第一通口2221，第一通口2221的两端分别与两个隔离条221的一端连接，用于使电性隔离区Q的一端保持闭合，且本发明中，电性隔离区Q的至少一端保持闭合。
本发明的独立电极5既与栅电极7连接，还与电性隔离区Q的一端连接（实质上为独立电极5与电性隔离区Q内的二维电子气连接），使得源电极3与盖帽层24以及电性隔离区Q内的二维电子气之间形成金属-绝缘体-半导体（MIS）结构。
本发明还提供一种HEMT级联型器件，其包括低压MOS器件和如上所述的耗尽型GaN器件，通过将低压MOS器件与耗尽型GaN器件共源共栅级联，即可形成HEMT级联型器件。
实施例1 器件结构
如图7和图8所示，本实施例中的耗尽型GaN器件，包括源电极3、漏电极4、独立电极5、栅电极7和由下至上依次设置的衬底1、叠层结构2和介电层6，叠层结构2包括由下至上依次设置的成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24。源电极3、漏电极4和独立电极5位于势垒层23、盖帽层24和介电层6中，栅电极7位于介电层6中，沟道层22与势垒层23的界面处形成二维电子气。源电极3包括第一部31和与第一部31的底面连接的两个平行设置的第二部32，其中的第一部31位于介电层6中。源电极3开设有缺口33，用于使其两端之间断开，独立电极5位于缺口33中；在制备级耗尽型GaN器件过程中形成有两个用于容纳两个第二部32的源电极孔241，源电极孔241位于势垒层23和盖帽层24中。
源电极3的下方设置有电性隔离区Q，电性隔离区Q对应二维电子气设置，其与二维电子气位于同一平面上的，并且电性隔离区Q的面积小于二维电子气的面积。电性隔离区Q内具有二维电子气，隔离条221及隔离框222用于将位于两个隔离条221与隔离框222围成的区域内的二维电子气与位于该区域外的二维电子气电性隔开。
本实施例中，电性隔离区Q包括两个间隔设置的隔离条221、位于两个隔离条221一端的隔离框222以及由两个隔离条221与隔离框222围成的区域，隔离框222的一条侧边开设有第一通口2221，第一通口2221的两端分别与两个隔离条221的一端连接，用于使电性隔离区Q的一端保持闭合。电性隔离区Q的隔离条221包括第一段Q1和第二段Q2，第一段Q1位于隔离框222和第二段Q2之间，并且形成第二段Q2的两个隔离条221远离第一段Q1的端部之间具有间隙，第一段Q1位于缺口33的下方，第二段Q2位于源电极3的下方，第二段Q2靠近第一段Q1的一端与源电极3的第一部31的一端位于同一竖直方向上，第一部31在衬底1上的正投影覆盖第二段Q2在衬底1上的正投影且第二段Q2的长度小于第一部31的长度，第二段Q2的宽度小于第一部31的宽度；形成第二段Q2的两个隔离条221的两个外侧边之间的距离小于两个第二部32的两个外侧面之间的距离，形成第二段Q2的两个隔离条221的两个内侧边之间的距离小于两个第二部32的两个内侧面之间的距离。通过本实施例中的耗尽型GaN器件结构的设置，独立电极5既与栅电极7连接，还与电性隔离区Q的一端连接（实质上为独立电极5与电性隔离区Q内的二维电子气连接），使得源电极3与盖帽层24以及电性隔离区Q内的二维电子气之间形成金属-绝缘体-半导体（MIS）结构。
如图8所示，本实施例的耗尽型GaN器件的结构为：电性隔离区Q的一端与独立电极5连接，其另一端在源电极3下方且不闭合，如图9所示，此结构相当于在耗尽型GaN器件的源电极3与栅电极7之间并联了一个二极管、一个电容及一个电阻，在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联型器件。
本实施例中的耗尽型GaN器件，在其源电极3与栅电极7之间施加0V到40V电压的测试条件下，所测得的源电极3与栅电极7之间的I-V特性曲线图如图10所示，由图可知，相比于传统的耗尽型GaN器件，本实施例的耗尽型GaN器件的源电极3与栅电极7间的I-V特性曲线发生两处变化：首先，0~30V下的漏电流显著升高，此变化有利于级联器件稳态下低压MOS器件的漏电极与源电极之间的电压匹配；其次，30~40V下的漏电流随电压快速升高，此变化有利于级联器件瞬态下低压MOS器件的漏电极与源电极之间的电压匹配。本实施例中的耗尽型GaN器件结构，能够使得级联器件在稳态和瞬态下低压MOS器件不会出现严重雪崩，同时耗尽型GaN器件不会出现严重深关断现象。
实施例2 器件结构
如图7和图11所示，本实施例中的耗尽型GaN器件，与实施例1的区别在于：电性隔离区Q的隔离框222的一条侧边开设有第一通口2221，隔离框222远离第一通口2221的另一侧边开设有第二通口2222，第一通口2221的两端分别与两个隔离条221的一端连接，第二通口2222的两端分别与两个隔离条221远离第一通口2221的另一端连接，用于使整个电性隔离区Q形成闭环。此外，本实施例中的电性隔离区Q的隔离条221包括第一段Q1、第二段Q2和第三段Q3，第一段Q1位于隔离框222和第二段Q2的一端之间，第三段Q3位于隔离框222和第二段Q2的另一端之间，第一段Q1和第三段Q3均位于缺口33的下方，第二段Q2位于源电极3的下方，第二段Q2靠近第一段Q1的一端与第一部31的一端位于同一竖直方向上，第二段Q2远离第一段Q1的一端与第一部31的另一端位于同一竖直方向上，即第一部31在衬底1上的正投影覆盖第二段Q2在衬底1上的正投影且第二段Q2的长度等于第一部31的长度，第二段Q2的宽度小于第一部31的宽度。通过本实施例中的结构的设置，也可实现独立电极5既与栅电极7连接，还与电性隔离区Q的一端连接（实质上为独立电极5与电性隔离区Q内的二维电子气连接），使得源电极3与盖帽层24以及电性隔离区Q内的二维电子气之间形成金属-绝缘体-半导体（MIS）结构。
如图11所示，本实施例的耗尽型GaN器件的结构为：电性隔离区Q在源电极3下方绕一圈后闭合，电性隔离区Q整体形成闭环，电性隔离区Q整体只有一个输出端与独立电极5连接，如图12所示，此结构相当于在耗尽型GaN的源电极3与栅电极7之间并联了一个二极管和一个电容，在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联型器件。
本实施例中的耗尽型GaN器件，在其源电极3与栅电极7间施加0V到40V电压的测试条件下，所测得的源电极3与栅电极7间的I-V特性曲线图如图13所示，由图可知，相比于传统的耗尽型GaN器件，本实施例的耗尽型GaN器件的源电极3与栅电极7间的I-V特性曲线发生一处变化：即在20~40V下的漏电流随电压快速升高，此变化有利于级联器件瞬态下低压MOS器件的漏电极与源电极之间的电压匹配。另外，通过盖帽层厚度等调节可实现漏电流快速上升所对应的电压，当此电压与耗尽型GaN器件的阈值电压接近时，本实施例的耗尽型GaN器件同样可以优化级联器件稳态下低压MOS器件的漏电极与源电极之间的电压匹配。本实施例中的耗尽型GaN器件结构，能够使得级联器件在稳态和瞬态下低压MOS器件不会出现严重雪崩，同时耗尽型GaN器件不会出现严重深关断现象。
实施例3 器件结构
如图7和图14所示，本实施例中的耗尽型GaN器件，与实施例1的区别在于：隔离条221的第一段Q1在衬底1上的正投影位于源电极3的第一部31在衬底1上的正投影的外部，仅有第二段Q2位于源电极3的下方，第二段Q2的两端位于第一部31的两端之间，第一部31在衬底1上的正投影覆盖第二段Q2在衬底1上的正投影且第二段Q2的长度小于第一部31的长度，第二段Q2的宽度也小于第一部31的宽度。通过本实施例中的耗尽型GaN器件的结构的设置，也可实现独立电极5既与栅电极7连接，还与电性隔离区Q的一端连接（实质上为独立电极5与电性隔离区Q内的二维电子气连接），使得源电极3与盖帽层24以及电性隔离区Q内的二维电子气之间形成金属-绝缘体-半导体（MIS）结构。
如图14所示，本实施例的耗尽型GaN器件的结构为：电性隔离区Q的一部分在源电极3下方，一部分在源电极3外部，并且电性隔离区Q的一端与独立电极5连接，其另一端在源电极3下方且不闭合，如图15所示，此结构相当于在耗尽型GaN器件的源电极3与栅电极7之间并联了一个二极管、一个电容及一个电阻，其中二极管的低电平端相当于串联了一个电阻，起到漏电调配的作用。在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联器件。
本实施例中的耗尽型GaN器件，在其源电极3与栅电极7间施加0V到40V电压的测试条件下，所测得的源电极3与栅电极7间的I-V特性曲线图如图16所示，由图可知，相比于传统耗尽型GaN器件，本实施例的耗尽型GaN器件的源电极3与栅电极7间的I-V特性曲线发生两处变化：首先，0~30V下的漏电流显著升高，此变化有利于级联器件稳态下低压MOS器件的漏电极与源电极之间的电压匹配；其次，30~40V下漏电流随电压快速升高，此变化有利于级联器件瞬态下低压MOS器件的漏电极与源电极之间的电压匹配。本实施例中，通过二极管串联的电阻调节了电流上升斜率。本实施例中的耗尽型GaN器件结构，能够使得级联器件在稳态和瞬态下低压MOS器件不会出现严重雪崩，同时耗尽型GaN器件不会出现严重深关断现象。
实施例4 器件结构
如图7和17所示，本实施例中的耗尽型GaN器件，与实施例1的区别在于：形成第二段Q2的两个隔离条221远离第一段Q1的端部之间设置有连接条223，用于使整个电性隔离区Q形成闭环。并且第一段Q1在衬底1上的正投影位于第一部31在衬底1上的正投影的外部，仅第二段Q2位于源电极3的下方，第二段Q2的两端位于第一部31的两端之间，第一部31在衬底1上的正投影仅覆盖第二段Q2在衬底1上的正投影且第二段Q2的长度小于第一部31的长度，第二段Q2的宽度小于第一部31的宽度。通过本实施例中的结构的设置，也可实现独立电极5既与栅电极7连接，还与电性隔离区Q的一端连接（实质上为独立电极5与电性隔离区Q内的二维电子气连接），使得源电极3与盖帽层24以及电性隔离区Q内的二维电子气之间形成金属-绝缘体-半导体（MIS）结构。
如图17所示，本实施例的耗尽型GaN器件的结构为：电性隔离区Q的一部分在源电极3下方，一部分在源电极3外部，并且电性隔离区Q的一端与独立电极5连接，其另一端在源电极3下方且保持闭合，如图18所示，此结构相当于在耗尽型GaN的源电极3与栅电极7之间并联了一个二极管和一个电容，其中二极管的低电平端也相当于串联了一个电阻，起到漏电调配的作用。在级联型器件中，这些结构相当于并联在低压MOS器件的漏电极和源电极之间，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，这些结构能抑制电压升高，从而保护整个级联器件。
本实施例中的耗尽型GaN器件，在其源电极3与栅电极7间施加0V到40V电压的测试条件下，所测得的源电极3与栅电极7间的I-V特性曲线图如图19所示，由图可知，相比于传统的耗尽型GaN器件，本实施例的耗尽型GaN器件的源电极3与栅电极7间的I-V特性曲线发生一处变化：即在20~40V下的漏电流随电压快速升高，此变化有利于级联器件瞬态下低压MOS器件的漏电极与源电极之间的电压匹配。另外通过盖帽层厚度等调节可实现漏电流快速上升所对应的电压，当此电压与耗尽型GaN器件的阈值电压接近时，本实施例的耗尽型GaN器件同样可以优化级联器件稳态下低压MOS器件的漏电极与源电极之间的电压匹配。本实施例中，通过二极管串联的电阻调节了电流上升斜率。本实施例中的耗尽型GaN器件结构，能够使得级联器件在稳态和瞬态下低压MOS器件不会出现严重雪崩，同时耗尽型GaN器件不会出现严重深关断现象。
实施例5 制备方法
本实施例提供了用于制备上述实施例1中的耗尽型GaN器件结构的制备方法，具体包括如下步骤：
步骤一、形成叠层结构2
如图1所示，在衬底1上进行氮化物外延生长，依次形成成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24，材料包括GaN、AlGaN、AlN、AlGaNInN、SiN等III族氮化物材料。成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24构成叠层结构2，从而组成完整的半导体外延层结构，并能够在沟道层22和势垒层23之间的异质结界面形成高浓度的二维电子气，产生导电沟道。
衬底1为选自硅、氮化镓、铝镓氮、铟镓氮、铝铟镓氮、砷化镓、碳化硅、金刚石、蓝宝石、锗或其他任何能生长III族氮化物材料的材料中的一种或多种组合。
步骤二、形成电性隔离区Q
如图2所示，在外延层盖帽层24上，进行涂胶、图形化曝光、显影处理，并进行高能离子注入，之后去除光刻胶25。其中，注入的材料包括N、O、He等离子。存在光刻胶25的位置因离子不能穿透光刻胶25，从而不会破坏外延层结构。而光刻胶25显影掉的区域，高能离子会穿透并嵌入外延层结构，扰乱材料的晶格上原子的排列方法形成高阻区域，最终在芯片表面形成图形化的电性隔离区Q。
步骤三、形成电极
在外延层盖帽层24上，进行图形化刻蚀形成源电极孔241、漏电极孔242以及独立电极孔，其中的源电极孔241分为两列，如图3所示。并在源电极孔241、漏电极孔242、独立电极孔中填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式，配合图形化的剥离或刻蚀形成特定结构，并进行退火形成欧姆接触，分别形成源电极3、漏电极4、独立电极5，如图4所示。
步骤四、形成介电层6
在源电极3和漏电极4的上方沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成介电层6，如图5所示，并刻蚀出栅电极孔61、源电极开窗口62和漏电极开窗口63，如图6所示。在介电层6上填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式。配合图形化的剥离或刻蚀形成特定的结构，形成栅电极7，得到本发明的级联型器件，其结构如图7所示。
对比例1 器件结构
如图20所示，本对比例中的耗尽型GaN器件，与实施例1的区别在于：源电极3的下方未设置电性隔离区Q。本对比例的耗尽型GaN器件与一个低压MOS之间进行共源共栅级联后的等效电路图，如图21所示。本对比例的耗尽型GaN器件，在其源电极3与栅电极7间施加0V到40V电压的测试条件下，所测得的I-V特性曲线图如图22所示，其与实施一至实施例四中的各个耗尽型GaN器件在同样条件下测得的I-V特性曲线图相比，漏电流与电压无对应关系，任意电压下的漏电流都很小，此特性不能帮助低压MOS器件的漏电极与源电极之间的电压匹配，导致级联器件在稳态和瞬态下都可能出现低压MOS器件雪崩，和/或，耗尽型GaN器件可能出现深关断现象。
因此，本发明的用于HEMT级联型器件中的耗尽型GaN器件，其源电极3与盖帽层24以及电性隔离区Q内的二维电子气之间相当于在器件内部形成了金属-绝缘体-半导体（MIS）结构，使得源电极3与栅电极7之间相当于并联了二极管，从而使得源电极3与栅电极7之间具有二极管特性，当级联型器件的低压MOS器件的漏电极与源电极之间的电压升高时，该结构能抑制电压升高，有效钳制耗尽型GaN器件的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件的漏电极与源电极之间的电压差，使得整个级联型器件的电压匹配，从而保护整个级联器件。
本发明的上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (13)

1.一种耗尽型GaN器件，其特征在于，包括源电极、漏电极、栅电极、独立电极以及由下至上依次设置的衬底、叠层结构和介电层，所述源电极、漏电极和独立电极均位于所述叠层结构和介电层中，所述栅电极位于所述介电层中，所述叠层结构包括由下至上依次设置的成核层、缓冲层、沟道层、势垒层和盖帽层，所述沟道层与势垒层的界面处形成二维电子气；
所述源电极的下方设置有电性隔离区，所述电性隔离区内具有二维电子气，所述电性隔离区内的二维电子气与电性隔离区外部的二维电子气电性隔开，所述电性隔离区的一端与所述独立电极连接；所述独立电极还与所述栅电极连接，所述源电极在所述衬底上的正投影至少部分覆盖所述电性隔离区在所述衬底上的正投影。
2.根据权利要求1所述的耗尽型GaN器件，其特征在于，所述源电极、漏电极和独立电极均位于所述势垒层、盖帽层和介电层中。
3.根据权利要求1所述的耗尽型GaN器件，其特征在于，所述源电极的宽度大于所述电性隔离区的宽度，所述电性隔离区对应所述二维电子气设置，所述电性隔离区与所述二维电子气位于同一平面上，所述电性隔离区的面积小于所述二维电子气的面积。
4.根据权利要求3所述的耗尽型GaN器件，其特征在于，所述源电极包括第一部和与所述第一部的底面连接的两个平行设置的第二部，所述源电极开设有缺口，所述独立电极位于所述缺口中；所述器件还包括两个分别用于容纳两个所述第二部的源电极孔，所述第一部位于所述介电层中，所述源电极孔位于所述势垒层和盖帽层中。
5.根据权利要求4所述的耗尽型GaN器件，其特征在于，所述电性隔离区包括两个间隔设置的隔离条、位于两个所述隔离条一端的隔离框以及由两个所述隔离条与所述隔离框围成的区域，所述隔离条及隔离框用于将位于两个所述隔离条与隔离框围成的区域内的二维电子气与位于区域外的二维电子气电性隔开，所述隔离框在所述衬底上的正投影位于所述源电极在所述衬底上的正投影的两端之间；所述隔离框的一条侧边开设有第一通口，所述第一通口的两端分别与两个所述隔离条的一端连接，用于使所述电性隔离区的一端保持闭合。
6.根据权利要求5所述的耗尽型GaN器件，其特征在于，所述电性隔离区包括第一段和第二段，所述第一段位于所述隔离框和第二段之间，形成所述第二段的两个所述隔离条远离所述第一段的端部之间具有间隙，所述第一段位于所述缺口的下方，所述第二段位于所述源电极的下方，所述第二段的一端与所述第一部的一端位于同一竖直方向上，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度小于或等于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。
7.根据权利要求5所述的耗尽型GaN器件，其特征在于，所述隔离框远离所述第一通口的侧边开设有第二通口，所述第二通口的两端分别与两个所述隔离条远离所述第一通口的一端连接，用于使所述电性隔离区形成闭环。
8.根据权利要求7所述的耗尽型GaN器件，其特征在于，所述电性隔离区包括第一段、第二段和第三段，所述第一段位于所述隔离框和所述第二段的一端之间，所述第三段位于所述隔离框和所述第二段的另一端之间，所述第一段和第三段均位于所述缺口的下方，所述第二段位于所述源电极的下方，所述第二段的一端与所述第一部的一端位于同一竖直方向上，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度等于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。
9.根据权利要求5所述的耗尽型GaN器件，其特征在于，所述电性隔离区包括第一段和第二段，所述第一段位于所述隔离框和第二段之间，形成所述第二段的两个所述隔离条远离所述第一段的端部之间具有间隙，所述第一段在所述衬底上的正投影位于所述第一部在所述衬底上的正投影的外部；所述第二段位于所述源电极的下方，所述第二段的两端位于所述第一部的两端之间，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度小于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。
10.根据权利要求5所述的耗尽型GaN器件，其特征在于，所述电性隔离区包括第一段和第二段，所述第一段位于所述隔离框和第二段之间，形成所述第二段的两个所述隔离条远离所述第一段的端部之间设置有连接条，用于使所述电性隔离区形成闭环，所述第一段在所述衬底上的正投影位于所述第一部在所述衬底上的正投影的外部；所述第二段位于所述源电极的下方，所述第二段的两端位于所述第一部的两端之间，所述第一部在所述衬底上的正投影覆盖所述第二段在所述衬底上的正投影且所述第二段的长度小于所述第一部的长度，所述第二段的宽度小于所述第一部的宽度。
11.根据权利要求6、8、9或10所述的耗尽型GaN器件，其特征在于，形成所述第二段的两个所述隔离条的两个外侧边之间的距离小于两个所述第二部的两个外侧面之间的距离，形成所述第二段的两个所述隔离条的两个内侧边之间的距离小于两个所述第二部的两个内侧面之间的距离。
12.一种如权利要求1~11任意一项所述的耗尽型GaN器件的制备方法，其特征在于，包括如下步骤：
在所述衬底上进行氮化物外延生长，依次形成成核层、缓冲层、沟道层、势垒层和盖帽层，所述成核层、缓冲层、沟道层、势垒层和盖帽层构成所述叠层结构；
在所述盖帽层上，进行图形化处理，并注入离子材料，形成电性隔离区；
在所述盖帽层上，刻蚀形成源电极孔、漏电极孔以及独立电极孔，所述源电极孔设置有两个；
在所述源电极孔、漏电极孔和独立电极孔中填充金属，进行退火形成欧姆接触，分别形成所述源电极、漏电极和独立电极；
在所述源电极和漏电极的上方进行沉积形成介电层，并刻蚀出栅电极孔、源电极开窗口和漏电极开窗口；
在所述介电层上填充金属并刻蚀掉多余金属，形成栅电极；得到所述耗尽型GaN器件。
13.一种HEMT级联型器件，其特征在于，包括如权利要求1~11任意一项所述的耗尽型GaN器件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118335790A (zh) * 2024-06-13 2024-07-12 润新微电子(大连)有限公司 耗尽型GaN器件及其制备方法、HEMT级联型器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117303A (zh) * 2013-02-07 2013-05-22 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
CN104051517A (zh) * 2013-03-15 2014-09-17 半导体元件工业有限责任公司 形成hemt半导体装置的方法和用于其的结构
CN205680686U (zh) * 2016-06-22 2016-11-09 成都海威华芯科技有限公司 一种GaN增强耗尽型MOS‑HEMT器件
US10461161B1 (en) * 2017-01-23 2019-10-29 Navitas Semiconductor, Inc. GaN device with floating field plates
CN114628495A (zh) * 2022-02-21 2022-06-14 南京大学 基于P型帽层低膝点电压的增强型AlGaN/GaN HEMT器件及方法
CN116092935A (zh) * 2023-01-31 2023-05-09 上海华虹宏力半导体制造有限公司 一种AlGaN/GaN HEMT器件的制作方法
WO2024016219A1 (en) * 2022-07-20 2024-01-25 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117303A (zh) * 2013-02-07 2013-05-22 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
CN104051517A (zh) * 2013-03-15 2014-09-17 半导体元件工业有限责任公司 形成hemt半导体装置的方法和用于其的结构
CN205680686U (zh) * 2016-06-22 2016-11-09 成都海威华芯科技有限公司 一种GaN增强耗尽型MOS‑HEMT器件
US10461161B1 (en) * 2017-01-23 2019-10-29 Navitas Semiconductor, Inc. GaN device with floating field plates
CN114628495A (zh) * 2022-02-21 2022-06-14 南京大学 基于P型帽层低膝点电压的增强型AlGaN/GaN HEMT器件及方法
WO2024016219A1 (en) * 2022-07-20 2024-01-25 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
CN116092935A (zh) * 2023-01-31 2023-05-09 上海华虹宏力半导体制造有限公司 一种AlGaN/GaN HEMT器件的制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118335790A (zh) * 2024-06-13 2024-07-12 润新微电子(大连)有限公司 耗尽型GaN器件及其制备方法、HEMT级联型器件

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