JPH09306929A - 化合物半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ピエゾ電荷を、ＦＥＴ１０１を構成する基板
１のゲート電極５及びドレイン電極７間のＧ−Ｄ間部分
と、該基板の、ゲート電極５及びソース電極６間のＧ−
Ｓ間部分とにその大きさが異なるよう発生させることに
より、寄生容量の増大を招くことなく、ゲート長の短縮
による基板への漏れ電流の増大を抑えて、ＦＥＴの特性
を向上する。 【解決手段】 化合物半導体ＭＥＳＦＥＴ１０１におい
て、基板１のＧ−Ｄ間部分及び基板のＧ−Ｓ間部分を、
これらの部分に生ずる応力が異なるよう絶縁膜１１及び
１０により被覆した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は化合物半導体装置に
関し、特に、イオン注入型ＧａＡｓ電界効果トランジス
タ（以下、ＦＥＴと略記する。）に関する。

【０００２】

【従来の技術】図４は、従来、最も良く用いられている
ＦＥＴのＬＤＤ（Ｌightly Ｄoped Ｄrain）の断面構造
を示している。図において、２０１は従来のＬＤＤ構造
を有するショットキーゲート型ＦＥＴ（ＭＥＳＦＥＴ）
で、その半絶縁性基板１の主表面には、チャネル領域を
構成するｎ型不純物を含むＮ型動作層２が形成され、該
Ｎ型動作層２の両側には、ソース領域及びドレイン領域
を構成するＮ⁺層３が形成されている。このＮ⁺層３は、
ソース直列抵抗およびドレイン直列抵抗を低減させるた
めのｎ型不純物を高密度に含んでいる。

【０００３】また、上記基板の主表面のＮ⁺層３とＮ型
動作層２との間には、該Ｎ⁺層３より浅いＮ’層４が形
成されている。このＮ’層４のｎ型不純物濃度はＮ⁺層
３より低くかつ上記Ｎ型動作層２より高くなっている。

【０００４】そして、上記基板１の表面上には、上記Ｎ
型動作層２に対向するよう、該基板との間にショットキ
ー接合を形成するゲート電極５が配置され、上記Ｎ⁺層
３上には、オーミック性のソース電極６及びドレイン電
極７が配置されており、さらに、これらソース，ドレイ
ン電極６，７とゲート電極５との間には、基板表面を保
護するための絶縁膜９が形成されている。

【０００５】

【発明が解決しようとする課題】ところが、このような
構造のＦＥＴ２０１では、応答速度を高速化するために
ゲート長を短くすると、半絶縁性基板に流れる漏れ電流
が増大し、ショートチャネル効果が顕著になるという問
題がある。

【０００６】また、このような問題に対する対策を講じ
た改良型のＦＥＴがすでに考えられている。図５は、こ
の改良型のＦＥＴの断面構造を示している。図中、２０
２は改良型ＦＥＴで、図４と同一符号は上記ＦＥＴ２０
１と同一のものを示す。このＦＥＴ２０２では、上記Ｎ
⁺層３、Ｎ’層４、及びＮ型能動層２の下側にＰ型埋込
層８が埋め込まれており、該Ｐ型埋込層８と上記Ｎ型層
２，３，４との間にはＰＮ接合が形成されている。

【０００７】このような構造のＦＥＴ２０２では、上記
ＰＮ接合による空乏層により基板漏れ電流が阻止される
こととなり、ゲート長の短縮による基板漏れ電流の増大
を防止することができる。

【０００８】しかしながら、上記改良型のＦＥＴ２０２
のようにＰ型埋込層８を用いた素子構造では、このＰ型
埋込層８とＮ⁺層３、 Ｎ’層４、Ｎ層２との界面部分に
ＰＮ接合による空乏層が形成されるため、寄生容量が増
加することとなり、ＦＥＴの高周波特性が悪くなるとい
う問題点がある。

【０００９】本発明は上記のような問題点を解決するた
めになされたものであり、寄生容量の増大を招くことな
く、ゲート長の短縮による基板への漏れ電流の増大を抑
えることができ、ＦＥＴの特性を向上することができる
化合物半導体装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明（請求項１）に
係る化合物半導体装置は、化合物半絶縁性基板と、該基
板表面の所定領域上に形成されたゲート電極と、該基板
表面の、該ゲート電極両側の領域に形成されたソース領
域及びドレイン領域と、該ソース領域及びドレイン領域
上に、該ゲート電極から所定距離離して設けられたソー
ス電極及びドレイン電極とを備えている。

【００１１】そして、本化合物半導体装置は、該化合物
半絶縁性基板の表面領域における、該ゲート電極とドレ
イン電極との間に位置するＧ−Ｄ間部分と、該化合物半
絶縁性基板の表面領域における、該ゲート電極とソース
電極との間に位置するＧ−Ｓ間部分とには、互いに異な
る応力が発生するよう構成されている。そのことにより
上記目的が達成される。

【００１２】この発明（請求項２）は、請求項１記載の
化合物半導体装置において、前記化合物半絶縁性基板の
Ｇ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁
膜と、前記化合物半絶縁性基板のＧ−Ｓ間部分を被覆す
るよう形成されたソース側絶縁膜とを備え、該ドレイン
側絶縁膜とソース側絶縁膜とを、該Ｇ−Ｄ間部分とＧ−
Ｓ間部分とでは大きさの異なる応力が発生するよう、互
いに特性の異なったものとしたものである。

【００１３】この発明（請求項３）は、請求項１記載の
化合物半導体装置において、前記化合物半絶縁性基板の
Ｇ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁
膜と、前記化合物半絶縁性基板のＧ−Ｓ間部分を被覆す
るよう形成されたソース側絶縁膜とを備え、該ドレイン
側絶縁膜とソース側絶縁膜とを、該Ｇ−Ｄ間部分とＧ−
Ｓ間部分とでは大きさの異なる応力が発生するよう、互
いに膜厚の異なったものとしたものである。

【００１４】この発明（請求項４）は、請求項２記載の
化合物半導体装置において、前記ゲート電極を、前記化
合物半絶縁性基板の（１００）面上に、その長手方向が
該基板の［０１１］方向と平行になるよう形成し、前記
ソース側絶縁膜を、該基板の表面領域におけるＧ−Ｓ間
部分に引張応力を発生させるものとし、前記ドレイン側
絶縁膜を、該基板の表面領域におけるＧ−Ｄ間部分に、
該Ｇ−Ｓ間部分に比べて大きい引張応力を発生させるも
のとしたものである。

【００１５】この発明（請求項５）は、請求項２記載の
化合物半導体装置において、前記ゲート電極を、前記化
合物半絶縁性基板の（１００）面上に、その長手方向が
該基板の、下記式（１）に示す軸方位Ｂの方向と平行に
なるよう形成し、

【００１６】

【数４】

【００１７】前記ソース側絶縁膜を、該基板の表面領域
におけるＧ−Ｓ間部分に圧縮応力を発生させるものと
し、前記ドレイン側絶縁膜を、該基板の表面領域におけ
るＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮
応力を発生させるものとしたものである。

【００１８】この発明（請求項６）は、請求項２記載の
化合物半導体装置において、前記ゲート電極を、前記化
合物半絶縁性基板の（１００）面上に、その長手方向が
該基板の［０１１］方向と平行になるよう形成し、前記
ソース側絶縁膜を、該基板の表面領域におけるＧ−Ｓ間
部分に圧縮応力を発生させるものとし、前記ドレイン側
絶縁膜を、該基板の表面領域におけるＧ−Ｄ間部分に引
張応力を発生させるものとしたものである。

【００１９】この発明（請求項７）は、請求項２記載の
化合物半導体装置において、前記ゲート電極を、前記化
合物半絶縁性基板の（１００）面上に、その長手方向が
該基板の、下記式（１）に示す軸方位Ｂの方向と平行に
なるよう形成し、

【００２０】

【数５】

【００２１】前記ソース側絶縁膜を、該基板の表面領域
におけるＧ−Ｓ間部分に引張応力を発生させるものと
し、前記ドレイン側絶縁膜を、該基板の表面領域におけ
るＧ−Ｄ間部分に圧縮応力を発生させるものとしたもの
である。

【００２２】この発明（請求項８）は、請求項３記載の
化合物半導体装置において、前記ゲート電極を、前記化
合物半絶縁性基板の（１００）面上に、その長手方向が
該基板の［０１１］方向と平行になるよう形成し、前記
ソース側絶縁膜を、該基板の表面領域におけるＧ−Ｓ間
部分に引張応力を発生させるものとし、前記ドレイン側
絶縁膜を、該基板の表面領域におけるＧ−Ｄ間部分に、
該Ｇ−Ｓ間部分に比べて大きい引張応力を発生させるよ
う、該ソース側絶縁膜より膜厚の厚いものとしたもので
ある。

【００２３】この発明（請求項９）は、請求項３記載の
化合物半導体装置において、前記ゲート電極を、前記化
合物半絶縁性基板の（１００）面上に、その長手方向が
該基板の、下記式（１）に示す軸方位Ｂの方向と平行に
なるよう形成し、

【００２４】

【数６】

【００２５】前記ソース側絶縁膜を、該基板の表面領域
におけるＧ−Ｓ間部分に圧縮応力を発生させるものと
し、前記ドレイン側絶縁膜を、該基板の表面領域におけ
るＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮
応力を発生させるよう、該ソース側絶縁膜より膜厚の厚
いものとしたものである。

【００２６】この発明（請求項１０）は、請求項４，
６，７，８のいずれかに記載の化合物半導体装置におい
て、前記化合物半絶縁性基板をＧａＡｓ基板とし、該Ｇ
ａＡｓ基板に引張応力を発生させる絶縁膜を、窒化珪素
膜あるいは酸窒化珪素膜から構成したものである。

【００２７】この発明（請求項１１）は、請求項５，
６，７，９のいずれかに記載の化合物半導体装置におい
て、前記化合物半絶縁性基板をＧａＡｓ基板とし、該Ｇ
ａＡｓ基板に圧縮応力を発生させる絶縁膜を、酸化珪素
膜あるいは酸窒化珪素膜から構成したものである。

【００２８】以下、本発明の作用について説明する。こ
の発明（請求項１）においては、化合物半絶縁性基板の
表面領域における、ゲート電極とドレイン電極との間に
位置するＧ−Ｄ間部分と、該化合物半絶縁性基板の表面
領域における、該ゲート電極とソース電極との間に位置
するＧ−Ｓ間部分とには、互いに異なる応力が発生する
ようにしたから、ピエゾ電荷により、基板表面のゲート
電極直下の部分での電界強度を効果的に弱めることが可
能となる。つまり、ピエゾ電荷を、上記基板のＧ−Ｄ間
部分と、該基板のＧ−Ｓ間部分とにその大きさが異なる
よう発生させることができる。これにより、ゲート長短
縮による基板への漏れ電流の増大を、チャネル領域及び
ソース，ドレイン領域の下側にこれらの領域との間でＰ
Ｎ接合を形成する半導体領域を形成することなく、抑制
することができる。

【００２９】この発明（請求項２）においては、基板表
面のＧ−Ｄ間部分及びＧ−Ｓ間部分に特性の異なる絶縁
膜を形成して、これらの基板部分に大きさが異なる応力
が発生するようにしたので、ゲート長の短縮により高速
化され、しかも基板の漏れ電流を寄生容量の増大なく低
減した素子構造のＦＥＴを簡単に得ることができる。

【００３０】この発明（請求項３）においては、基板表
面のＧ−Ｄ間部分及びＧ−Ｓ間部分に膜厚の異なる絶縁
膜を形成して、これらの基板部分に大きさが異なる応力
が発生するようにしたので、ゲート長の短縮により高速
化され、しかも基板の漏れ電流を寄生容量の増大なく低
減した素子構造のＦＥＴを、その形成プロセスにてＧ−
Ｄ間部分とＧ−Ｓ間部分とで絶縁膜の堆積時間を変える
だけで実現することができる。

【００３１】この発明（請求項４，６，８）において
は、基板のＧ−Ｄ間部分に引張応力を発生させ、基板の
Ｇ−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい引張応
力、あるいは圧縮応力を発生させるようにしたので、ゲ
ート方位、つまりゲート電極の長手方向が化合物半絶縁
性基板の（１００）面の［０１１］方向と平行なＦＥＴ
を、ゲート長の短縮により高速化され、しかも基板の漏
れ電流を寄生容量の増大なく低減したものとできる。

【００３２】この発明（請求項５，７，９）において
は、基板のＧ−Ｄ間部分に圧縮応力を発生させ、該基板
のＧ−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい圧縮
応力、あるいは引張応力を発生させるようにしたので、
ゲート方位、つまりゲート電極の長手方向が化合物半絶
縁性基板の（１００）面の上記軸方位Ｂの方向と平行な
ＦＥＴを、ゲート長の短縮により高速化され、しかも基
板の漏れ電流を寄生容量の増大なく低減したものとでき
る。

【００３３】この発明（請求項１０，１１）において
は、ＧａＡｓ基板に引張応力を発生させる絶縁膜、及び
ＧａＡｓ基板に圧縮応力を発生させる絶縁膜として、酸
窒化珪素膜を用いるので、酸窒化珪素膜中のＮとＯの比
率を変えることにより、基板に発生する応力を引張性の
ものから圧縮性のものまで自由に制御できるばかりでな
く、応力が５×１０⁷ｄｙｎ／ｃｍ²程度と非常に小さい
絶縁膜でも制御性よく形成できる。

【００３４】

【発明の実施の形態】まず、本発明の基本原理について
説明する。本発明では、化合物半絶縁性基板における、
ＦＥＴのゲート電極とドレイン電極との間の部分（Ｇ−
Ｄ間部分）と、該基板における、ＦＥＴのゲート電極と
ソース電極との間の部分（Ｇ−Ｓ間部分）とを、それぞ
れ膜厚あるいは特性の異なる絶縁膜で被覆することによ
り、該基板のＧ−Ｄ間部分とＧ−Ｓ間部分とに異なる応
力が発生するようにしている。

【００３５】具体的には、ＦＥＴのゲート方位がＧａＡ
ｓ基板の（１００）面上の軸方位Ａ（［０１１］）の方
向である場合は、つまりＧａＡｓ基板の（１００）面上
にＦＥＴのゲート電極がその長手方向が［０１１］方向
（図９の矢印Ａの方向）に平行となるよう形成されてい
る場合は、上記基板のＧ−Ｄ間部分には、そのＧ−Ｓ間
部分より大きな引張応力がかかるよう、引張応力の絶縁
膜（基板部分に引張応力を発生させる絶縁膜）を形成す
る。

【００３６】また、ＦＥＴのゲート方位（ゲート電極の
長手方向）がＧａＡｓ基板の（１００）面上の、下記式
（１）に示す軸方位Ｂの方向（図９の矢印Ｂの方向）で
ある場合は、基板のＧ−Ｄ間部分に、そのＧ−Ｓ間部分
より大きな圧縮応力がかかるよう、圧縮応力の絶縁膜
（基板部分に圧縮応力を発生させる絶縁膜）を形成す
る。

【００３７】

【数７】

【００３８】これにより本発明では、基板のＧ−Ｓ間部
分およびＧ−Ｄ間部分に全く応力がかかってない場合に
比べて、ＦＥＴ動作時のドレイン電流はあまり低減させ
ることなく、ＦＥＴ遮断時の基板漏れ電流を低減するこ
とができる。

【００３９】以下、詳述すると、絶縁膜の応力とＧａＡ
ｓ ＦＥＴの特性との関係については、先行技術文献
（“Ｐiezo Ｅffect in ＧａＡｓ ＦＥＴ'ｓ and Ｔhei
r Ｒole in Ｏrientation‐Ｄependent Ｄevice Ｃhara
cteristics", Ｐeter Ｍ. Ａsbeck, IEEE TRANSACTIONS
ON ELECTRON DEVICE, VOL. ED‐31,No.10,1984）に記
載されている。

【００４０】ここでは、第１には、上記Ｇ−Ｄ間部分及
びＧ−Ｓ間部分を、両者がゲート電極に対して全く対称
な構造となるよう絶縁膜で被覆した場合における、絶縁
膜によって基板部分に生ずる応力とＧａＡｓ ＦＥＴの
特性との関係について開示されており、第２には、絶縁
膜によってＧａＡｓ基板内に生ずる応力の極性、該応力
によって発生するピエゾ電荷の極性、ＦＥＴ特性、およ
びＧａＡｓ基板方位のそれぞれの関連について開示され
ている。

【００４１】上記第２の開示内容に関してさらに詳しく
説明する。

【００４２】（Ａ）その表面を絶縁膜で覆ったＧａＡｓ
ＦＥＴでは、ＧａＡｓが異方性結晶であるため、Ｇａ
Ａｓ基板の（１００）面上でのゲート方位が［０１１］
方向である場合と、該ゲート方位が軸方位Ｂ（上記式
（１）に示す方位）の方向である場合とで、応力によっ
て基板内に発生するピエゾ電荷の極性がそれぞれ逆にな
る。

【００４３】（Ｂ）ゲート方位が軸方位Ａ（［０１
１］）であるＦＥＴを、引張応力の絶縁膜により被覆し
た場合と、ゲート方位が軸方位Ｂ（上記式（１）に示す
方位）であるＦＥＴを、圧縮応力の絶縁膜により被覆し
た場合とでは、応力がＦＥＴにおよぼす作用は全く同じ
である。つまりＦＥＴの閾値電圧，飽和電流について
は、上記両者の場合では同じになる。

【００４４】（Ｃ）一方、ゲート方位が軸方位Ａ（［０
１１］）であるＦＥＴを、圧縮応力の絶縁膜により被覆
した場合と、ゲート方位が軸方位Ｂ（上記式（１）に示
す方位）であるＦＥＴを、引張応力の絶縁膜により被覆
した場合とでは、応力がＦＥＴにおよぼす作用は全く同
じである。つまりＦＥＴの閾値電圧，飽和電流について
は、上記両者の場合では同じになる。

【００４５】以上（Ａ）〜（Ｃ）で説明した内容が上記
文献にて述べられている。

【００４６】そして、本件発明者は、上記ピエゾ電荷の
漏れ電流への影響に着目し、ピエゾ電荷と漏れ電流との
関係について検討し、以下の結果を得た。

【００４７】基板のＧ−Ｄ間部分及びＧ−Ｓ間部分を被
覆する絶縁膜について、それぞれの膜厚や応力をゲート
電極に対して非対称となる構造とした場合でも、ゲート
方位が［０１１］であるＦＥＴにおける引張応力の絶縁
膜の作用と、ゲート方位が上記軸方位ＢであるＦＥＴに
おける圧縮応力の絶縁膜の作用とは全く同じであり、ま
た、ゲート方位が［０１１］であるＦＥＴにおける圧縮
応力の絶縁膜の作用と、ゲート方位が上記軸方位Ｂであ
るＦＥＴにおける引張応力の絶縁膜の作用とは全く同じ
であることが判った。

【００４８】以下、ゲート方位が［０１１］のＦＥＴに
おける引張応力の絶縁膜と、ゲート方位が上記軸方位Ｂ
のＦＥＴにおける圧縮応力の絶縁膜を総称して、−ピエ
ゾ膜という。また、ゲート方位が［０１１］のＦＥＴに
おける圧縮応力の絶縁膜と、ゲート方位が上記軸方位Ｂ
のＦＥＴにおける引張応力の絶縁膜を総称して、＋ピエ
ゾ膜という。

【００４９】

【表１】

【００５０】上記の表１には、ＦＥＴのＧ−Ｄ間部分及
びＧ−Ｓ間部分とをこれらがゲート電極に対して非対称
な構造となるよう絶縁膜で覆った場合の、絶縁膜とＦＥ
Ｔ特性の関係の検討結果の一例を示している。具体的に
は、この表１には、エンハンスメントモードＦＥＴにお
ける動作時（Ｖｇ＝０．６Ｖ）のドレイン電流（オン電
流）、遮断時（Ｖｇ＝０Ｖ）の基板漏れ電流（オフ電
流）、及びオンオフ比（オン電流／オフ電流）を示して
いる。

【００５１】ここでは、Ｇ−Ｓ間部分あるいはＧ−Ｄ間
部分の絶縁膜をいろいろ変えた場合の上記オン電流，オ
フ電流，及びオンオフ比を比較して示している。また、
絶縁膜なしというのは、基板にかかる応力が０というこ
とに等しい。なお、絶縁膜の膜厚は１００００オングス
トローム、＋ピエゾ膜及び−ピエゾ膜の応力の絶対値は
１×１０⁹dyn／cm²である。

【００５２】この表１から分かるように、Ｇ−Ｄ間部分
のみを−ピエゾ膜で被覆したＦＥＴでは、オン電流は、
Ｇ−Ｓ間部分およびＧ−Ｄ間部分を絶縁膜で覆っていな
いＦＥＴのオン電流とあまり変わらないのに対して、オ
フ電流は、Ｇ−Ｓ間部分およびＧ−Ｄ間部分を絶縁膜で
覆っていない場合のＦＥＴのオフ電流に比べて激減し、
オンオフ比が最も大きくなっている。つまり、本件発明
者は、Ｇ−Ｄ間部分のみを−ピエゾ膜で覆った場合に漏
れ電流が最も少なくなることを見いだした。

【００５３】また、図６（ａ）は、Ｇ−Ｄ間部分のみを
−ピエゾ膜で被覆したＦＥＴにおける、動作時（Ｖｇ＝
０．６Ｖ）のドレイン電流Ｉds（オン電流）、及び遮断
時（Ｖｇ＝０Ｖ）の基板漏れ電流Ｉds（オフ電流）の絶
縁膜厚依存性を示し、図６（ｂ）は、Ｇ−Ｄ間部分のみ
を−ピエゾ膜で被覆した場合におけるオンオフ比の絶縁
膜厚依存性を示している。なお、図６（ａ）及び図６
（ｂ）では、比較のためにＧ−Ｓ間部分およびＧ−Ｄ間
部分の両側を−ピエゾ膜で被覆したＦＥＴ（上記先行技
術文献に記載のもの）における、上記オン電流，オフ電
流，及びオンオフ比の絶縁膜厚依存性も載せてある。

【００５４】上記図６（ａ）では、白抜きの△印を結ぶ
線、及び黒塗りの△印を結ぶ線は、Ｇ−Ｄ間部分のみを
−ピエゾ膜で被覆したＦＥＴにおけるオン電流（Ｉo
n），及びオフ電流（Ｉoff）の絶縁膜厚依存性を示し、
白抜きの○印を結ぶ線、及び黒塗りの○印を結ぶ線は、
Ｇ−Ｄ間部分及びＧ−Ｓ間部分を−ピエゾ膜で被覆した
ＦＥＴにおけるオン電流（Ｉon），及びオフ電流（Ｉof
f）の絶縁膜厚依存性を示している。さらに、上記図６
（ｂ）では、黒塗りの△印を結ぶ線、及び黒塗りの△印
を結ぶ線は、それぞれＧ−Ｄ間部分のみを−ピエゾ膜で
被覆したＦＥＴ、及びＧ−Ｄ間部分及びＧ−Ｓ間部分を
−ピエゾ膜で被覆したＦＥＴにおけるオンオフ比（Ｉon
／Ｉoff）の絶縁膜厚依存性を示している。

【００５５】図６に示すように、絶縁膜が厚いほどＧａ
Ａｓ基板に大きな応力がかかるため、オンオフ比が大き
くなるが、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆したＦ
ＥＴでは、Ｇ−Ｄ間部分及びＧ−Ｓ間部分の両方を−ピ
エゾ膜で被覆したＦＥＴに比べて、オンオフ比増大の比
率ははるかに大きい。上記ＧａＡｓ基板にかかる応力
は、絶縁膜の単位厚さでの応力と膜厚との積で決まるた
め、絶縁膜厚を一定にして絶縁膜の特性をこれにより基
板に発生する応力が大きくなるよう調整しても、基板に
対する作用は同じである。

【００５６】このようなことから、本件発明者は、絶縁
膜の膜厚を変化させることと、膜厚を一定にして絶縁膜
そのものの応力特性を変化させることとは同じ作用があ
ることを見いだした。

【００５７】次に、このような基板で発生する応力によ
りオンオフ比が変化する原因について説明する。

【００５８】図７（ａ）は、絶縁膜なしのＦＥＴにおけ
る遮断時（ゲート電圧Ｖｇ＝０Ｖ）のゲート直下の電界
強度分布、図７（ｂ）は、Ｇ−Ｄ間部分のみを厚さ１０
０００オングストロームの−ピエゾ膜で被覆したＦＥＴ
における遮断時（ゲート電圧Ｖｇ＝０Ｖ）のゲート直下
の電界強度分布を示している。図８（ａ）は、絶縁膜な
しのＦＥＴにおける動作時（ゲート電圧Ｖｇ＝０．６
Ｖ）のゲート直下の電界強度分布、図８（ｂ）は、Ｇ−
Ｄ間部分のみを厚さ１００００オングストロームの−ピ
エゾ膜で被覆したＦＥＴにおける動作時（ゲート電圧Ｖ
ｇ＝０．６Ｖ）のゲート直下の電界強度分布を示してい
る。ここでは、ドレイン印加電圧ＶｄはＶｄ＝３Ｖと
し、ソース印加電圧ＶｓはＶｓ＝０Ｖとしている。

【００５９】図７に示すように、ＦＥＴ遮断時の場合、
Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆しているＦＥＴ
は、−ピエゾ膜で被覆していないＦＥＴに比べて、ゲー
ト直下の半絶縁基板部分の電界強度が弱められている。
その結果、半絶縁性基板に流れる漏れ電流が低減するも
のと考える。

【００６０】一方、図８に示すように、ＦＥＴ動作時の
場合、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆しているＦ
ＥＴの動作層付近の電界強度は、該−ピエゾ膜で被覆し
ていないＦＥＴのものと比べて著しい違いは見られな
い。したがって、ＦＥＴ動作状態では、動作層を流れる
電流はあまり変わらない。

【００６１】以下、本発明の実施形態について説明す
る。

【００６２】（実施形態１）図１は、本発明の実施形態
１によるＬＤＤ構造を有するＦＥＴの断面構造を示す図
であり、図において、１０１は、本実施形態１のＦＥＴ
であり、図４と同一符号は従来のＬＤＤ構造のＦＥＴ２
０１と同一のものを示している。

【００６３】そして、この実施形態１のＦＥＴ１０１で
は、基板表面の、ゲート電極５とソース電極６との間の
領域（Ｇ−Ｓ間部分）、及び基板表面の、ゲート電極５
とドレイン電極７との間の領域（Ｇ−Ｄ間部分）には、
これらの領域にかかる応力が異なったものとなるよう、
構成材料，特性，層厚等の異なるＧ−Ｓ間絶縁膜１０、
及びＧ−Ｄ間絶縁膜１１が形成されている。

【００６４】ここで、上記各絶縁膜１０，１１として
は、窒化珪素膜（ＳｉＮｘ）及び酸化珪素膜（ＳｉＯ
ｘ）を用いることができる。上記窒化珪素膜（ＳｉＮ
ｘ）は、ＧａＡｓ基板に引張応力を発生させるもの、酸
化珪素膜（ＳｉＯｘ）はＧａＡｓ基板に対して圧縮応力
を発生させるものであり、また、これらの応力の大きさ
は、それぞれの絶縁膜の堆積条件により１×１０⁸〜５
×１０⁹ｄｙｎ／ｃｍ²の範囲内で自由に設定することが
できる。

【００６５】下記の表２は、上記表１に示す測定結果に
基づいて、ゲート方位が［０１１］であるＦＥＴ、及び
ゲート方位が上記軸方位ＢであるＦＥＴに対して、Ｇ−
Ｓ間絶縁膜１０及びＧ−Ｄ間絶縁膜１１として用いられ
る絶縁膜の種類，層厚，特性（応力の大きさ）の有効な
組み合わせを示している。

【００６６】

【表２】

【００６７】この表２では、基板に発生させる応力が小
さいＳｉＮ_X膜及びＳｉＯ_X膜を、それぞれＳｉＮ_X（応
力小），ＳｉＯ_X（応力小）とし、基板に発生させる応
力が大きいＳｉＮ_X膜及びＳｉＯ_X膜をＳｉＮ_X（応力
大），ＳｉＯ_X（応力大）として示しており、ＳｉＮ
_X（応力小）は、ＳｉＮ_X（応力大）に比べて、上記Ｇａ
Ａｓ基板に発生させる引張応力が小さいものであり、
ＳｉＯ_X（応力小）は、 ＳｉＯ_X（応力大）に比べて、
上記ＧａＡｓ基板に発生させる圧縮応力が小さいもので
ある。

【００６８】また、表２では、層厚が薄いＳｉＮ_X膜，
ＳｉＯ_X膜をそれぞれＳｉＮ_X（薄），ＳｉＯ_X（薄）と
し、層厚が厚いＳｉＮ_X膜，ＳｉＯ_X膜をそれぞれＳｉＮ
_X（厚），ＳｉＯ_X（厚）として示しており、ＳｉＮ
_X（薄）は、ＳｉＮ_X（厚）に比べて、その層厚が薄く、
上記ＧａＡｓ基板に発生させる引張応力が小さいもので
あり、 ＳｉＯ_X（薄）は、 ＳｉＯ_X（厚）に比べて、そ
の層厚が薄く、上記ＧａＡｓ基板に発生させる圧縮応力
が小さいものである。

【００６９】次に上記Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁
膜の作成プロセスについて簡単に説明する。

【００７０】まず、ＧａＡｓ基板１上にＮ型能動層２，
Ｎ⁺層３及びＮ’層４を形成し、さらにゲート電極５，
ソース電極６及びドレイン電極７を形成した後、Ｇ−Ｄ
間絶縁膜１１の構成材料をＦＥＴの全面に堆積し、その
ゲート電極５及びドレイン電極７間の部分を例えばレジ
スト膜で覆い、そのレジスト膜で覆った部分以外の領域
をエッチングする。これにより上記Ｇ−Ｄ間絶縁膜１１
を形成する。

【００７１】次に，Ｇ−Ｓ間絶縁膜１０の構成材料を全
面に堆積し、そのゲート電極５，ソース電極６間の部分
を例えばレジストで覆い、そのレジスト膜で覆った部分
以外の領域をエッチングして、Ｇ−Ｓ間絶縁膜１０を形
成する。

【００７２】次に作用効果について説明する。通常、Ｆ
ＥＴはソース電極６を接地（Ｖｓ＝０Ｖ）し、ドレイン
電極７には正電圧（Ｖｄ＝３Ｖ）を印加して動作させ
る。

【００７３】上記表２に示すゲート方位［０１１］のＦ
ＥＴにおける、Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜の組
み合わせでは、いずれの組み合わせの場合も、基板表面
のＧ−Ｄ間部分に引張応力を発生させる絶縁膜（ＳｉＮ
_X膜）が存在し、かつ基板表面のＧ−Ｓ間部分には、上
記Ｇ−Ｄ間部分の絶縁膜に比べて相対的に引張応力が小
さい絶縁膜が存在するものとなっている。従って、上記
表１の測定結果に示すように、基板の漏れ電流を小さく
抑えることができる。

【００７４】また、上記表２に示すゲート方位が上記軸
方位ＢのＦＥＴにおけるＧ−Ｓ間絶縁膜及びＧ−Ｄ間絶
縁膜の組み合わせでは、いずれの組み合わせの場合も、
基板表面のＧ−Ｄ間部分に圧縮応力を発生させる絶縁膜
（ＳｉＯ_X膜）が存在し、かつ基板表面のＧ−Ｓ間部分
には、上記Ｇ−Ｄ間部分の絶縁膜に比べて相対的に圧縮
応力が小さい絶縁膜が存在するものとなっている。従っ
て、上記表１の測定結果に示すように、基板の漏れ電流
を小さく抑えることができる。

【００７５】また、Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜
に同一材料の絶縁膜を用いた場合には、ＳｉＮ_X（応力
小），ＳｉＯ_X（応力小）の応力の大きさを１〜５×１
０⁸ｄｙｎ／ｃｍ²の範囲に設定し、かつＳｉＮ_X（応カ
大），ＳｉＯ_X（応力大）の応力の大きさを１〜５×１
０⁹ｄｙｎ／ｃｍ²の範囲に設定することにより、ＬＤＤ
構造のＦＥＴにおけるショートチャネル効果を良好に抑
制することができた。

【００７６】また、Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜
に同一材料の絶縁膜を用いた場合には、ＳｉＮ
_X（薄），ＳｉＯ_X（薄）の膜厚を０〜２０００オングス
トロームの範囲に設定し、ＳｉＮ_X（厚），ＳｉＯ
_X（厚）の膜厚を５０００〜１００００オングストロー
ムの範囲に設定することにより、上記と同様、ＬＤＤ構
造のＦＥＴにおけるショートチャネル効果を良好に抑制
することができた。

【００７７】さらに、Ｇ−Ｓ間絶縁膜とＧ−Ｄ間絶縁膜
とに異なる材料の絶縁膜、つまりＳｉＮ_X膜及びＳｉＯ_X
膜を用いた場合には、その膜厚を５０００〜１００００
オングストロームの範囲に、その応力を１〜５×１０⁹
ｄｙｎ／ｃｍ²の範囲に設定することにより、上記と同
様、ＬＤＤ構造のＦＥＴにおけるショートチャネル効果
を良好に抑制することができた。

【００７８】例えば、ＦＥＴのオン電流は４３．９ｍＡ
（Ｖｇ＝０．６Ｖ）、オフ電流は０．００５６８ｍＡ
（Ｖｇ＝０Ｖ）となり、基板漏れ電流を抑えることがで
きた。

【００７９】なお、上記実施形態１では、Ｇ−Ｓ間絶縁
膜とＧ−Ｄ間絶縁膜の構成材料としてＳｉＮ_X及びＳｉ
Ｏ_Xを用いたが、これらの絶縁膜の構成材料としては、
酸窒化珪素膜（ＳｉＯ_XＮ_Y）を用いてもよい。この場
合、ＳｉＯ_XＮ_Y膜中のＮとＯの比率を変えることによ
り、基板に発生する応力を引張性のものから圧縮性のも
のまで自由に制御できるばかりでなく、応力が５×１０
⁷ｄｙｎ／ｃｍ²程度と非常に小さい絶縁膜でも制御性よ
く形成できる。従って、上記実施形態１で用いたＳｉＮ
_X膜およびＳｉＯ_X膜を、それぞれに対応する応力を有す
る、引張性のＳｉＯ_XＮ_Y膜と圧縮性のＳｉＯ_XＮ_Y膜とに
そのまま置き換えることができる。

【００８０】（実施形態２）図２は、本発明の実施形態
２によるＬＤＤ構造を有するＦＥＴの断面構造を示す図
であり、図において、１０２は、本実施形態２のＦＥＴ
であり、図４と同一符号は従来のＬＤＤ構造のＦＥＴ２
０１と同一のものを示している。

【００８１】そして、この実施形態２のＦＥＴ１０２で
は、ゲート方位が［０１１］方向となっており、図２に
示すＧａＡｓ基板の断面の面方位は、下記式（２）に示
す面方位Ｃとなっている。

【００８２】

【数８】

【００８３】また、基板表面の、ゲート電極５とドレイ
ン電極７との間の領域には、厚さ５０００〜１００００
オングストロームのＳｉＮｘ膜１２が形成されている。
また、基板表面の、ゲート電極５とソース電極６との間
の領域，ゲート電極５，及び上記ＳｉＮ_X膜１２上に
は、該ＳｉＮ_X膜１２に比べて、基板に発生させる応力
の小さい、厚さ１０００〜５０００オングストロームの
ＳｉＮ_X膜１３が形成されている。

【００８４】次に上記Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁
膜の作成プロセスについて簡単に説明する。

【００８５】まず、ＧａＡｓ基板１上にＮ型能動層２，
Ｎ⁺層３及びＮ’層４を形成し、さらにゲート電極５，
ソース電極６及びドレイン電極７を形成した後、ゲート
電極とドレイン電極との間に、例えば、基板に生ずる引
張応力が１〜５×１０⁹ｄｙｎ／ｃｍ²程度となるようＳ
ｉＮ_X膜１２を５０００〜１００００オングストローム
の厚さに形成する。これは、例えば、ＦＥＴの全面にＳ
ｉＮ_X膜を堆積し、その後、該ＳｉＮ_X膜のＧ−Ｄ間部分
を例えばレジスト膜で覆い、該ＳｉＮ_X膜の、レジスト
膜で覆った部分以外の領域をエッチングすることにより
形成する。

【００８６】次に、例えば基板に生ずる引張応力が１〜
５×１０⁸ｄｙｎ／ｃｍ²程度となるようＳｉＮ_X膜１３
を全面に１０００〜５０００オングストロームの厚さに
堆積する。ここで、ＳｉＮ_X膜１３の代わりに、ＳｉＯ_X
膜を、基板に生ずる圧縮応力が１〜５×１０⁸ｄｙｎ／
ｃｍ²程度となるよう所定の厚さに形成してもよい。

【００８７】そして最後に、ソース電極およびドレイン
電極上の絶縁膜をレジストマスク等を用いてエッチング
により取り除く。これにより上記絶縁膜１３を形成す
る。

【００８８】このような構成の実施形態２のＦＥＴ１０
２では、基板表面のＧ−Ｄ間部分に引張応力を発生させ
る絶縁膜（ＳｉＮ_X膜）が存在し、かつ基板表面のＧ−
Ｓ間部分には、上記Ｇ−Ｄ間部分の絶縁膜（−ピエゾ
膜）に比べて相対的に引張応力が小さい絶縁膜が存在す
るものとなっている。従って、上記表１の測定結果に示
すように基板の漏れ電流を小さく抑えることができ、し
かも寄生容量の増大を招くこともない。

【００８９】（実施形態３）図３は、本発明の実施形態
３によるＬＤＤ構造を有するＦＥＴの断面構造を示す図
であり、図において、１０３は、本実施形態３のＦＥＴ
であり、図４と同一符号は従来のＬＤＤ構造のＦＥＴ２
０１と同一のものを示している。

【００９０】そして、この実施形態３のＦＥＴ１０３で
は、ゲート方位が上記式（１）に示す軸方位Ｂの方向と
なっており、図３に示すＧａＡｓ基板の断面の面方位
は、下記式（３）に示す面方位Ｄとなっている。

【００９１】

【数９】

【００９２】また、基板表面の、ゲート電極５とドレイ
ン電極７との間の領域には、厚さ５０００〜１００００
オングストロームのＳｉＯ_X膜（Ｇ−Ｄ間絶縁膜）１４
が形成されている。また、基板表面の、ゲート電極５と
ソース電極６との間の領域，ゲート電極５，及び上記Ｓ
ｉＯ_X膜１４の上には、該ＳｉＯ_X膜１４に比べて基板に
発生させる応力の小さい、厚さ１０００〜５０００オン
グストロームのＳｉＯ_X膜（Ｇ−Ｓ間絶縁膜）１５が形
成されている。

【００９３】次に、上記Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶
縁膜の作成プロセスについて簡単に説明する。

【００９４】まず、ＧａＡｓ基板１上にＮ型能動層２，
Ｎ⁺層３及びＮ’層４を形成し、さらにゲート電極５，
ソース電極６及びドレイン電極７を形成した後、ゲート
電極とドレイン電極との間に、例えばＳｉＯ_X膜１４
を、基板に発生する圧縮応力が１〜５×１０⁹ｄｙｎ／
ｃｍ²程度となるよう５０００〜１００００オングスト
ロームの厚さに形成する。これは、例えば、ＦＥＴの全
面にＳｉＯ_X膜を堆積し、その後、該ＳｉＯ_X膜のＧ−Ｄ
間部分をレジスト膜で覆い、該ＳｉＯ_X膜の、レジスト
膜で覆った部分以外の領域をエッチングすることにより
形成する。

【００９５】次に、例えばＳｉＯ_X膜１５を、基板に発
生する圧縮応力が１〜５×１０⁸ｄｙｎ／ｃｍ²程度とな
るよう全面に１０００〜５０００オングストロームの厚
さに堆積する。ここで、ＳｉＯ_X膜１５の代わりに、Ｓ
ｉＮ_X膜を、基板に発生する圧縮応力が１〜５×１０⁸ｄ
ｙｎ／ｃｍ²程度となるよう所定の厚さに形成してもよ
い。

【００９６】そして最後に、ソース電極およびドレイン
電極上の絶縁膜をレジストマスク等を用いてエッチング
により取り除く。これにより上記絶縁膜１５を形成す
る。

【００９７】このような構成の実施形態３のＦＥＴ１０
３では、基板表面のＧ−Ｄ間部分にに圧縮応力を発生さ
せる絶縁膜（ＳｉＯ_X膜）が存在し、かつ基板表面のＧ
−Ｓ間部分には、上記Ｇ−Ｄ間部分の絶縁膜（−ピエゾ
膜）に比べて相対的に圧縮応力が小さい絶縁膜が存在す
るものとなっている。従って、上記表１の測定結果に示
すように、基板の漏れ電流を小さく抑えることができ、
しかも寄生容量の増大を招くこともない。

【００９８】

【発明の効果】以上のようにこの発明（請求項１）に係
る化合物半導体装置によれば、ゲート電極とドレイン電
極との間に位置するＧ−Ｄ間部分と、該ゲート電極とソ
ース電極との間に位置するＧ−Ｓ間部分とでは、互いに
異なる応力が発生するようにしたので、寄生容量の増大
を招くことなく、ゲート長の短縮による基板への漏れ電
流の増大を抑えて、ＦＥＴの特性を向上することができ
る効果がある。

【００９９】この発明（請求項２）によれば、基板表面
のＧ−Ｄ間部分及びＧ−Ｓ間部分に、互いに特性の異な
る絶縁膜を形成して、これらの基板部分に大きさが異な
る応力が発生するようにしたので、ゲート長の短縮によ
り高速化され、しかも基板の漏れ電流を寄生容量の増大
なく低減した素子構造のＦＥＴを簡単に得ることができ
る。

【０１００】この発明（請求項３）によれば、基板表面
のＧ−Ｄ間部分及びＧ−Ｓ間部分に、互いに膜厚の異な
る絶縁膜を形成して、これらの基板部分に大きさが異な
る応力が発生するようにしたので、ゲート長の短縮によ
り高速化され、しかも基板の漏れ電流を寄生容量の増大
なく低減した素子構造のＦＥＴを、その形成プロセスに
てＧ−Ｄ間部分とＧ−Ｓ間部分とで絶縁膜の堆積時間を
変えるだけで簡単に実現することができる。

【０１０１】この発明（請求項４，６，８）によれば、
基板のＧ−Ｄ間部分に引張応力を発生させ、基板のＧ−
Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい引張応力、
あるいは圧縮応力を発生させるようにしたので、ゲート
方位が化合物半絶縁性基板の［０１１］方向と平行なＦ
ＥＴを、ゲート長の短縮により高速化され、しかも基板
の漏れ電流を寄生容量の増大なく低減したものとでき
る。

【０１０２】この発明（請求項５，７，９）によれば、
基板のＧ−Ｄ間部分に圧縮応力を発生させ、該基板のＧ
−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい圧縮応
力、あるいは引張応力を発生させるようにしたので、ゲ
ート方位が化合物半絶縁性基板の、上記式（１）に示す
軸方位Ｂの方向と平行なＦＥＴを、ゲート長の短縮によ
り高速化され、しかも基板の漏れ電流を寄生容量の増大
なく低減したものとできる。

【０１０３】この発明（請求項１０，１１）によれば、
ＧａＡｓ基板に引張応力を発生させる絶縁膜、及びＧａ
Ａｓ基板に圧縮応力を発生させる絶縁膜として、酸窒化
珪素膜を用いるので、酸窒化珪素膜中のＮとＯの比率を
変えることにより、基板に発生する応力を引張性のもの
から圧縮性のものまで自由に制御でき、しかも応力が５
×１０⁷ｄｙｎ／ｃｍ²程度と非常に小さい絶縁膜でも制
御性よく形成できる効果がある。

【０１０４】このように本発明によれば、ＰＮ接合を用
いずにショートチャネル効果が抑制できるため、ＦＥＴ
の特性を大きく向上させることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施形態１によるＬＤＤ構造のＦＥＴ
の断面構造を示す図である。

【図２】本発明の実施形態２によるＬＤＤ構造のＦＥＴ
の断面構造を示す図である。

【図３】本発明の実施形態３によるＬＤＤ構造のＦＥＴ
の断面構造を示す図である。

【図４】従来のＬＤＤ構造のＦＥＴの断面構造を示す図
である。

【図５】従来の改良型のＬＤＤ構造のＦＥＴの断面構造
を示す図である。

【図６】図６（ａ）は、基板のＧ−Ｄ間部分のみを−ピ
エゾ膜で被覆した場合における、動作時（Ｖｇ＝０．６
Ｖ）のドレイン電流（オン電流）、及び遮断時（Ｖｇ＝
０Ｖ）の基板漏れ電流（オフ電流）の絶縁膜厚依存性を
示し、図６（ｂ）は、基板のＧ−Ｄ間部分のみを−ピエ
ゾ膜で被覆した場合におけるオンオフ比の絶縁膜厚依存
性を示している。

【図７】図７（ａ）は、基板のＧ−Ｄ間部分及びＧ−Ｓ
間部分に応力がかかっていない絶縁膜なしのＦＥＴにお
ける遮断時のゲート直下の電界強度分布を示す図、図７
（ｂ）は、基板のＧ−Ｄ間部分のみを−ピエゾ膜で被覆
したＦＥＴにおける遮断時のゲート直下の電界強度分布
を示す図である。

【図８】図８（ａ）は、基板のＧ−Ｄ間部分及びＧ−Ｓ
間部分に応力がかかっていない絶縁膜なしのＦＥＴにお
ける動作時のゲート直下の電界強度分布を示す図、図８
（ｂ）は、基板のＧ−Ｄ間部分のみを−ピエゾ膜で被覆
したＦＥＴにおける動作時のゲート直下の電界強度分布
を示す図である。

【図９】本発明に係る化合物半導体装置（ＦＥＴ）のゲ
ート方位を説明するための図であり、ＧａＡｓ基板の
（１００）面上での結晶方位を示している。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ Ｎ型動作層 ３ Ｎ⁺層 ４ Ｎ’層 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 １０ Ｇ−Ｓ間絶縁膜 １１ Ｇ−Ｄ間絶縁膜 １２，１３ ＳｉＮｘ膜 １４，１５ ＳｉＯｘ膜 １０１，１０２，１０３ ＦＥＴ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 化合物半絶縁性基板と、 該基板表面の所定領域上に形成されたゲート電極と、 該基板表面の、該ゲート電極両側の領域に形成されたソ
   ース領域及びドレイン領域と、 該ソース領域及びドレイン領域上に、該ゲート電極から
   所定距離離して設けられたソース電極及びドレイン電極
   とを備え、 該化合物半絶縁性基板の表面領域における、該ゲート電
   極とドレイン電極との間に位置するＧ−Ｄ間部分と、該
   化合物半絶縁性基板の表面領域における、該ゲート電極
   とソース電極との間に位置するＧ−Ｓ間部分とには、互
   いに異なる応力が発生するよう構成した化合物半導体装
   置。
2. 【請求項２】 請求項１記載の化合物半導体装置におい
   て、 前記化合物半絶縁性基板のＧ−Ｄ間部分を被覆するよう
   形成されたドレイン側絶縁膜と、 前記化合物半絶縁性基板のＧ−Ｓ間部分を被覆するよう
   形成されたソース側絶縁膜とを備え、 該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間
   部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生す
   るよう、互いに特性の異なったものとなっている化合物
   半導体装置。
3. 【請求項３】 請求項１記載の化合物半導体装置におい
   て、 前記化合物半絶縁性基板のＧ−Ｄ間部分を被覆するよう
   形成されたドレイン側絶縁膜と、 前記化合物半絶縁性基板のＧ−Ｓ間部分を被覆するよう
   形成されたソース側絶縁膜とを備え、 該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間
   部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生す
   るよう、互いに膜厚の異なったものとなっている化合物
   半導体装置。
4. 【請求項４】 請求項２記載の化合物半導体装置におい
   て、 前記ゲート電極は、前記化合物半絶縁性基板の（１０
   ０）面上に、その長手方向が該基板の［０１１］方向と
   平行になるよう形成されており、 前記ソース側絶縁膜は、該基板の表面領域におけるＧ−
   Ｓ間部分に引張応力を発生させるものであり、 前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ
   −Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい引張応力
   を発生させるものである化合物半導体装置。
5. 【請求項５】 請求項２記載の化合物半導体装置におい
   て、 前記ゲート電極は、前記化合物半絶縁性基板の（１０
   ０）面上に、その長手方向が該基板の、下記式（１）に
   示す軸方位Ｂの方向と平行になるよう形成されており、 【数１】 前記ソース側絶縁膜は、該基板の表面領域におけるＧ−
   Ｓ間部分に圧縮応力を発生させるものであり、 前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ
   −Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮応力
   を発生させるものである化合物半導体装置。
6. 【請求項６】 請求項２記載の化合物半導体装置におい
   て、 前記ゲート電極は、前記化合物半絶縁性基板の（１０
   ０）面上に、その長手方向が該基板の［０１１］方向と
   平行になるよう形成されており、 前記ソース側絶縁膜は、該基板の表面領域におけるＧ−
   Ｓ間部分に圧縮応力を発生させるものであり、 前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ
   −Ｄ間部分に引張応力を発生させるものである化合物半
   導体装置。
7. 【請求項７】 請求項２記載の化合物半導体装置におい
   て、 前記ゲート電極は、前記化合物半絶縁性基板の（１０
   ０）面上に、その長手方向が該基板の、下記式（１）に
   示す軸方位Ｂの方向と平行になるよう形成されており、 【数２】 前記ソース側絶縁膜は、該基板の表面領域におけるＧ−
   Ｓ間部分に引張応力を発生させるものであり、 前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ
   −Ｄ間部分に圧縮応力を発生させるものである化合物半
   導体装置。
8. 【請求項８】 請求項３記載の化合物半導体装置におい
   て、 前記ゲート電極は、前記化合物半絶縁性基板の（１０
   ０）面上に、その長手方向が該基板の［０１１］方向と
   平行になるよう形成されており、 前記ソース側絶縁膜は、該基板の表面領域におけるＧ−
   Ｓ間部分に引張応力を発生させるものであり、 前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ
   −Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい引張応力
   を発生させるよう、該ソース側絶縁膜より膜厚の厚いも
   のとなっている化合物半導体装置。
9. 【請求項９】 請求項３記載の化合物半導体装置におい
   て、 前記ゲート電極は、前記化合物半絶縁性基板の（１０
   ０）面上に、その長手方向が該基板の、下記式（１）に
   示す軸方位Ｂの方向と平行になるよう形成されており、 【数３】 前記ソース側絶縁膜は、該基板の表面領域におけるＧ−
   Ｓ間部分に圧縮応力を発生させるものであり、 前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ
   −Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮応力
   を発生させるよう、該ソース側絶縁膜より膜厚の厚いも
   のとなっている化合物半導体装置。
10. 【請求項１０】 請求項４，６，７，８のいずれかに記
    載の化合物半導体装置において、 前記化合物半絶縁性基板はＧａＡｓ基板であり、 該ＧａＡｓ基板に引張応力を発生させる絶縁膜は、窒化
    珪素膜あるいは酸窒化珪素膜から構成されている化合物
    半導体装置。
11. 【請求項１１】 請求項５，６，７，９のいずれかに記
    載の化合物半導体装置において、 前記化合物半絶縁性基板はＧａＡｓ基板であり、 該ＧａＡｓ基板に圧縮応力を発生させる絶縁膜は、酸化
    珪素膜あるいは酸窒化珪素膜から構成されている化合物
    半導体装置。