KR100225100B1 - 박막트랜지스터 - Google Patents

박막트랜지스터 Download PDF

Info

Publication number
KR100225100B1
KR100225100B1 KR1019960043639A KR19960043639A KR100225100B1 KR 100225100 B1 KR100225100 B1 KR 100225100B1 KR 1019960043639 A KR1019960043639 A KR 1019960043639A KR 19960043639 A KR19960043639 A KR 19960043639A KR 100225100 B1 KR100225100 B1 KR 100225100B1
Authority
KR
South Korea
Prior art keywords
thin film
thickness
silicon nitride
layer
film transistor
Prior art date
Application number
KR1019960043639A
Other languages
English (en)
Other versions
KR19980025516A (ko
Inventor
박재용
Original Assignee
구자홍
엘지전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자주식회사 filed Critical 구자홍
Priority to KR1019960043639A priority Critical patent/KR100225100B1/ko
Publication of KR19980025516A publication Critical patent/KR19980025516A/ko
Application granted granted Critical
Publication of KR100225100B1 publication Critical patent/KR100225100B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors

Abstract

본 발명은 액정표시장치에 사용되는 이중층의 게이트절연막을 가지는 박막트랜지스터에서, 실리콘 질화막과 실리콘 산화막을 적성 두께로 형성함으로써, 신뢰성을 높이는 박막트랜지스터에 관한 것으로, 게이트전극과 활성층 사이에 게이트절연막을 구비하는 박막트랜지스터에 있어서, 상기 게이트절연막은 실리콘산화막과 실리콘질화막으로 이루어지도록 이중층으로 형성되되, 상기 실리콘질화막의 두께가 상기 실리콘 산화막의 무꼐의 0.5∼2.0인 것을 특징으로 하고 있다.

Description

박막트랜지스터
제1도는 바이어스 인가에 따른 문턱전압(Vth)을 나타낸 그래프
제2도는 본 발명의 제 1 실시예를 나타낸 도면
제3도는 본 발명의 제 2 실시예를 나타낸 도면
제4도는 본 발명의 제 3 실시예를 나타낸 도면
* 도면의 주요부분에 대한 부호의 설명
100 : 절연기판 10G : 게이트전극
11 : 실리콘 산화막 12 : 실리콘 질화막
13 : 활성층 14 : 오믹 콘택층
15S : 소오스전극 15D : 드레인전극
16 : 화소전극 17 : 보호막
18 : 제 1 스토리지 전극
19 : 제 2 스토리지 전극
본 발명은 박막트랜지스터에 관한 것으로, 특히, 액정표시장치에 사용되는 이중층의 게이트절연막을 가지는 박막트랜지스터에서, 실리콘 질화막과 실리콘 산화막을 적성 두께로 형성함으로써, 신뢰성을 높이는 박막트랜지스터에 관한 것이다.
액정표시장치에서 스위칭 소자로 사용되는 박막트랜지스터의 기능은 게이트절연막을 형성하는 절연물질의 특성에 크게 영향을 받는다. 게이트절연막으로는 실리콘 산화막이나 실리콘 질화막이 주로 사용되는데, 실리콘 산화막은 벌크 특성이 우수하며, 에너지 밴드의 갭이 높아 절연특성이 높고, 유전율이 낮아서 전자의 이동성이 좋은 반면, 반도체층과의 계면특성은 양호하지 않다. 그래서 반도체층과 계면특성이 좋은 실리콘 질화막과 함께 이중층의 구조인 게이트절연막을 사용한다.
일반적으로, 박막트랜지스터는 계속적으로 인가되는 게이트전압에 대하여 문턱전압이 불안정하다. 문턱전압은 실제 박막트랜지스터를 동작시키는 경우, 소비전력을 결정하는 요소이며, 장시간 혹은 단시간의 바이어스 인가시 박막트랜지스터의 스위칭 소자로서의 신뢰성을 결정하는 요소이다. 장시간의 바이어스 인가시, 문턱전압의 변화량이 작은 박막트랜지스터가 신뢰성이 좋은 것으로, 이 변화량이 클수록, 박막트랜지스터의 스위칭 기능이 불량하고, 박막트랜지스터 구동시간에 따라 화질에 나쁜 영향을 준다.
이러한 문턱전압은 박막트랜지스터의 절연막을 이루는 절연물질의 특성에 의해 영향을 받는데, 이중층의 게이트절연막을 가지는 박막트랜지스터의 경우에 있어서, 게이트전압에 따른 문턱전압의 변화는 특히, 실리콘 질화막의 적층 두께에 영향을 받는다. 따라서 실리콘 산화막과 실리콘 질화막으로 이루어진 이중층의 게이트절연막을 박막트랜지스터에 형성하는 경우, 문턱전압의 변화량을 최소로 할수 있도록 하는 실리콘 질화막의 최적 두께를 결성하는 것이 요구된다.
그래서 본 발명은 박막트랜지스터의 문턱전압 변동량을 최소화한수 있도록 실리콘 산화막과 실리콘 질화막을 적성 두께로 형성하여 박막트랜지스터의 신뢰성을 향상시키려 하는 것이다.
이를 위한 본 발명은 게이트전극과 활성층 사이에 게이트절연막을 구비하는 박막트랜지스터에 있어서, 상기 게이트절연막은 실리콘산화막과 실리콘질화막으로 이루어지도록 이중층으로 형성되되, 상기 실리콘 질화막의 두께가 상기 실리콘 산화막의 두께의 0.5∼2.0배인 것을 특징으로 하고 있다.
이하 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
게이트전극에 인가되는 바이어스에 대해, 절연막의 두께와 문턱전압의 변동량의 관계는 다음에 설명되는 실험결과로 알 수 있다.
이 실험은 게이트절연막을 이루는 실리콘 산화막과 실리콘 질화막의 두께에 따른 문턱전압의 변동량을 아는 것이 목적이므로, 다음 표에 보인 바와 같이, 4 가지의 다른 두께의 게이트절연막을 가지는 박막트랜지스터 샘플(A, B, C, D)을 마련하였다.
이때 각각의 박막트랜지스터는 다른 모든 조건을 같게하여(각 박막트랜지스터는 액정표시장치에서 IOP(ITO On PaSsivation layer)구조를 하고 있으며, 크롬을 사용하여 1500Å 두께로 형성되는 게이트전극과 소오스/드레인전극을 구비하고 있다.), 실리콘 질화막과 실리콘 산화막의 두께만이 문턱전압 변동량에 영향을 줄 수 있도록 하였다.
이와 같이 구성되는 각각의 박막트랜지스터에 +30V, -30V의 직류 바이어스를 1000초동안 인가한후, 각 인가 바이어스에 대해 문턱전압을 구하여 다음 표에 보인 바와 같은 결과를 얻었다.
1) 양 바이어스를 인가한 경우
2) 음 바이어스를 인가한 경우
여기에서 ΔVth는 다음과 같이 정의된다.
(Vth1은 게이트전극에 바이어스를 가하기 전인 초기치의 문턱전압을, Vth2는 바이어스를 가한 후의 문턱전압이다.)
위의 결과를 그래프로 나타내면, 제1도에 보인 바와 같다.
실험 결과를 보면 알 수 있듯이, 양 바이어스를 인가한 경우에는 각 쌤플의 문턱전압 변동량이 전반적으로 작다. 그리고, 음 바이어스를 인가한 경우에는 쌤플 A, B, D의 경우가 그 문턱전압 변동량이 작다. 따라서 쌤플 A, B, D는 양 바이어스를 인가한 경우 뿐만 아니라 음 바이어스를 인가한 경우에도 비교적 안정적인 문턱전압 변동량을 가진다고 할 수 있다. 박막트랜지스터를 구비하는 액정표시장치는 액정의 열화를 방지하기 위하여 교류구동을 하므로, 양 바이어스를 인가한 경우는 물론, 음 바이어스를 인가한 경우에도 박막트랜지스터의 문턱전압 변동량은 적어야 신뢰성이 높다고 할수 있다. 따라서 위 실험 결과에 의하여 쌤플 A, B, D가 비교적 신뢰성이 있는 박막트랜지스터임을 확인한 수 있다. 즉, 비교적 신뢰성이 있는 이중층의 게이트절연막을 가지는 박막트랜지스터를 형성하기 위해서는 실리콘 산화막의 두께에 대한 실리콘 질화막의 두께의 비를 0.5∼2.0으로 하는 것이 좋다. 특히, 실리콘 산화막을 2000Å 두께로 형성하였을 경우에는 실리콘 산화막 두께에 대한 실리콘 질화막의 두께의 비를 0.5∼1.0으로 하는 것이 좋다.
제2도는 위의 결과를 액정표시장치에 구현한 본 발명의 제 1 실시예를 나타낸 것이다.
도면에 보인 바와 같은 액정표시장치는 절연기판(100)에 게이트전극(10G)이 형성되어 있고, 게이트전극(10G)의 동일배선재로 형성된 제 1 스토리지 전극(18)이 동일층에 형성되어 있다. 그리고, 그 위로 전면에 실리콘 산화막(11)과 실리콘 질화막(12)이 순차적으로 적층되어 이루어진 게이트절연막이 형성되어 있다. 이때 언급한 실험에 의하여 실리콘 질화막의 두께는 실리콘 산화막의 두께의 0.5∼2.0배가 되게 한다. 그리고 실리콘 질화막(12) 상에는 비정질 실리콘으로 이루어진 활성층(13)이 게이트전극(10G)과 중첩되어 형성되어 있고, 활성층(13) 상에는 오믹콘택층(14)을 개재하여 소오스전극(15S)과 드레인전극(15D)이 분리되어 형성되어 있다. 그리고 화소전극(16)이 활성층(13) 상에 접하되, 드레인전극(15D)에 연결되어 있다. 이때 화소전극(16)은 제 1 스토리지 전극(18)과 스토리지 용량을 이루는 제 2 스토리지 전극이 된다. 그리고, 그 위로 전면에 보호막(17)이 형성되어 있다.
제3도는 위의 결과를 액정표시장치에 구현한 본 발명의 제 2 실시예를 나타낸 것으로, 제 1 실시예와 비슷한 구조를 가지고 있으나. 화소전극(16)이 드레인전극(15D)의 상단에 위치하여 활성층(13)에 접하지 않고 있다. 앞에서 설명한 바와 마찬가지로, 실리콘 질화막의 두께는 실리콘 산화막의 두께의 0.5∼2.0가 되게 한다.
제4도는 위의 결과를 액정표시장치에 구현한 본 발명의 제 3 실시예를 나타낸 것이다.
절연기판(100)에 게이트전극(10G)이 형성되어 있고, 게이트전극(10G)의 동일배선재로 형성된 제 1 스토리지 전극(18)이 동일층에 형성되어 있다. 그리고, 그 위로 전면에 실리콘 산화막(11)과 실리콘 질화막(12)이 순차적으로 적층되어 이루어진 게이트절연막이 형성되어 있다. 이때 언급한 실험결과에 의하여 실리콘 질화막의 두께는 실리콘 산화막의 두께의 0.5∼2.0 배가 되게 하는것이 좋다. 그리고 실리콘 질화막(12) 상에는 비정질 실리콘으로 이루어진 활성층(13)이 게이트전극(10G)과 중첩되어 형성되어 있고, 활성층(13) 상에는 오믹콘택층(14)을 개재하어 소오스전극(15S)과 드레인전극(15D)이 분리되어 형성되어 있다. 그리고, 제 2 스토리지 전극이 소오스/드레인과 동일 배선재로 형성되어 실리콘 질화막(12) 상의 활성층(13)이 형성되지 않은부분에 위치하고 있다. 그리고 그 위로 전면을 덮는 보호막(17)이 형성되어 있고, 보호막(17)에 형성된 콘택홀들을 통하여 화소전극(16)이 드레인전극(15D)과 제 2 스토리지 전극(19)에 연결되어 있다.
상술한 실시예들은 종래의 이중층의 게이트절연막을 가지는 박막트랜지스터 구조에서, 실리콘 산화막의 두께와 실리콘 질화막을 실험결과에 의하여 소정의 두께로 형성한 것이다. 이는 교류구동을 하는 액정표시장치에서 박막트랜지스터가 양호한 스위칭 기능을 할수 있도록 하기 위해서이다.
이와 같이, 본 발명에 따른 박막트랜기스터는 실리콘 산화막 상에 실리콘 질화막이 위치하는 이중층의 게이트절연막을 구비하되, 실리콘 질화막이 소정의 두께로 형성되기 때문에 양 바이어스 혹은 음 바이어스 인가시, 비교적 안정된 문턱전압을 가질수 있다. 그 결과 본 발명의 박막트랜지스터는 작동이 양호한 스위칭을 할수 있다. 또한, 이중층의 게이트절연막 중 실리콘 질화막이 활성층에 접하여 있기 때문에 활성층과의 양호한 계면을 이를수 있다.

Claims (3)

  1. 게이트전극과 활성층 사이에 게이트절연막을 구비하는 박막트랜지스터에 있어서, 상기 게이트절연막은 실리콘산화막과 실리콘질화막으로 이루어지도록 이중층으로 형성되되, 상기 실리콘 질화막의 두께가 상기 실리콘 산화막의 두께의 0.5∼2.0대인 것이 특징인 박막트랜지스터.
  2. 제 1 항에 있어서, 상기 이중층의 게이트절연막은 상기 실리콘 질화막이 상기 활성층과 계면을 이루도록 하는 구조를 가지는 것이 특징인 박막트랜지스터.
  3. 제 1 항 또는, 제 2 항에 있어서, 상기 실리콘 산화막의 두께가 2000Å인 경우, 상기 실리콘 질화막의 두께는 상기 실리콘 산화막 두께의 0.5∼1.0배인 것이 특징인 박막트랜지스터.
KR1019960043639A 1996-10-02 1996-10-02 박막트랜지스터 KR100225100B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960043639A KR100225100B1 (ko) 1996-10-02 1996-10-02 박막트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960043639A KR100225100B1 (ko) 1996-10-02 1996-10-02 박막트랜지스터

Publications (2)

Publication Number Publication Date
KR19980025516A KR19980025516A (ko) 1998-07-15
KR100225100B1 true KR100225100B1 (ko) 1999-10-15

Family

ID=19476056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960043639A KR100225100B1 (ko) 1996-10-02 1996-10-02 박막트랜지스터

Country Status (1)

Country Link
KR (1) KR100225100B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210288173A1 (en) * 2010-08-03 2021-09-16 Samsung Display Co., Ltd. Flexible display and method of manufacturing the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767354B1 (ko) * 2000-09-04 2007-10-16 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
KR100856864B1 (ko) * 2001-09-24 2008-09-04 엘지디스플레이 주식회사 액정표시장치용 박막트랜지스터의 제조방법 및 그 제조방법에 따른 박막트랜지스터

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210288173A1 (en) * 2010-08-03 2021-09-16 Samsung Display Co., Ltd. Flexible display and method of manufacturing the same
US11978803B2 (en) * 2010-08-03 2024-05-07 Samsung Display Co., Ltd. Flexible display and method of manufacturing the same

Also Published As

Publication number Publication date
KR19980025516A (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
EP1005093A3 (en) Semiconductor circuit with TFTs
KR910017676A (ko) 박막트랜지스터
KR910017674A (ko) 박막 트랜지스터
US5097311A (en) Semiconductor device
US5648671A (en) Lateral thin-film SOI devices with linearly-graded field oxide and linear doping profile
US5710451A (en) High-voltage lateral MOSFET SOI device having a semiconductor linkup region
KR940001427A (ko) 박막 반도체 장치와 그 제작방법
KR950007022A (ko) 개선된 소오스-하이 성능을 갖는 실리콘 절연체의 트랜지스터
KR970060530A (ko) 유전체 분리형 박막 반도체 장치
US5038184A (en) Thin film varactors
KR970008332A (ko) 완전-공핍 동작용 도핑 프로파일을 갖는 soi 트랜지스터
KR900013652A (ko) 감소된 온 저항을 가진 soi구조의 고전압 반도체 장치
US6476418B1 (en) Thin film transistor for liquid crystal display
JP3403807B2 (ja) 薄膜トランジスタおよび液晶表示装置
KR100225100B1 (ko) 박막트랜지스터
US20040036122A1 (en) Semiconductor device
JP2003514382A (ja) 電界効果トランジスタ（ｆｅｔ）およびｆｅｔ回路
JPH0595117A (ja) 薄膜トランジスタおよびその製造方法
US5561387A (en) Method for measuring gate insulation layer thickness
EP0480500B1 (en) Distributed threshold voltage field effect transistor
JPH1197698A (ja) 薄膜トランジスタ
JP3211291B2 (ja) 薄膜トランジスタ
JP3555805B2 (ja) 化合物半導体装置
KR930024173A (ko) 박막트랜지스터 및 박막트랜지스터를 사용한 에스램(sram)
JPS62141776A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150629

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 18

EXPY Expiration of term