KR930024173A - 박막트랜지스터 및 박막트랜지스터를 사용한 에스램(sram) - Google Patents

박막트랜지스터 및 박막트랜지스터를 사용한 에스램(sram) Download PDF

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Abstract

본 발명은 비동작시에는 스탠드바이전류가 저감되고, 동작시에는 높은 구동전류가 얻어지고, 또한 특성상의 불균일도 저감시킬 수 있는 박막트랜지스터를 제공한다.
본 발명의 구성은 양단부에 소스영역(12)과 드레인영역(13)이 형성된 반도체박막(10)과, 이 반도체박막(10)중 소스영역(12) 및 드레인영역(13)에 인접해서 설치된 오프세트영역(16)을 제외한 영역의 상부에 게이트절연막(15)을 개재하여 형성된 게이트전극(11)과 반도체박막(10)의 하부에 절연막을 개재하여 설치되고, 게이트전극(11)과 동등한 전위가 인가되는 도전층(17)을 구비하고 오프세트영역(16)의 저항이 도전층(17)의 전위에 대하여 제어된다.

Description

박막트랜지스터 및 박막트랜지스터를 사용한 에스램(SRAM)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 의한 박막트랜지스터의 구성을 도시하는 종단면도, 제2도는 본 발명의 제2의 실시예에 의한 박막트랜지스터의 구성을 도시하는 종단면도, 제3도는 본 발명의 제3의 실시예에 의한 박막트랜지스터의 구성을 도시하는 종단면도.

Claims (4)

  1. 양단부에 소스영역(12)과 드레인영역(13)이 설치되고, 상기 드레인영역에 인접해서 오프세트영역(16)이 설치된 반도체박막(10)과, 상기 반도체박막 중 상기 소스영역과 상기 오프세트영역의 사이의 영역의 상부에 게이트절연막(15)을 개재하여 형성된 게이트전극(11)과, 상기 게이트전극의 상부 또는 상기 반도체박막의 하부에 절연막을 개재하여 설치되고, 상기 게이트전극과 동등한 전위가 인가되는도전층(17)을 구비하고, 상기 오프세트영역의 저항이 상기 도전층의 전위에 의하여 제어되는 것을 특징으로 하는 박막트랜지스터.
  2. 양단부에 소스영역(12)과 드레인영역(13)이 설치되고, 상기 드레인영역에 인접해서 오프세트영역(16)이 설치된 반도체박막(10)과, 상기 반도체박막 중 상기 소스영역과 상기 오프세트영역 사이의 영역의 하부에 게이트 절연막(15)을 개재하여 형성된 게이트전극(11)과, 상기 반도체박막의 상부 또는 상기 게이트전극의 하부에 절연막을 개재하여 설치되고 상기 게이트전극과 동등한 전위가 인가되는 도전층(17)을 구비하고, 상기 오프세트영역의 저항이 상기 도전층의 전위에 의하여 제어되는 것을 특징으로 하는 박막트랜지스터.
  3. 제1의 부하트랜지스터(P1)와 제1의 구동트랜지스터(N1)로 구성되는 제1의 인터버와, 제2의 부하트랜지스터(P2)와 제2의 구동트랜지스터(N2)로 구성되는 제2의 인버터를 구비하는 에스램(SRAM)에 있어서, 상기 제1 및 제2의 부하트랜지스터는 각각 양단부에 소스영역(31)과 드레인영역(33)이 설치되고 상기 드레인영역에 인접해서 오프세트영역(34)이 설최된 반도체박막(30)과, 상기 반도체박막 중 상기 소스영역과 상기 오프세트영역 사이의 영역의 상부 또는 하부에 게이트절연막(36)을 개재하여 형성된 게이트전극(29)을 구비하고, 상기 제1의 부하트랜지스터의 오프세트영역은 상기 제1의 구동트랜지스터의 게이트전극(23)의 상부에 절연막(28)을 개재하여 위치되고, 이 오프세트영역의 저항이 상기 제1의 구동트랜지스터의 게이트전극의 전위에 의하여 제어되고, 상기 제2의 부하트랜지스터의 오프세트영역은 상기 제2의 구동트랜지스터의 게이트전극의 상부에 절연막을 개재하여 위치하고, 이 오프세트 영역의 저항이 상기 제2의 구동트랜지스트의 게이트전극의 위치에 따라서 제어되는 것을 특징으로 하는 에스램.
  4. 제1의 부하트랜지스터(P1)와 제1의 구동트랜지스터(N1)로 구성되는 제1의 인버터와 제2의 부하트랜지스터(P2)와 제2의 구동트랜지스터(N2)로 구성되는 제2의 인버터를 구비하는 에스램에 있어서, 상기 제1 및 제2의 부하트랜지스터는 각각 양단부에 소스영역(53)과 드레인영역(56)이 설치되고 상기 드레인영역에 인접해서 오프세트영역(55)이 설치되는 반도체박막(52)과, 상기 반도체박막 중 상기 소스영역과 상기 오프세트영역과의 사이의 영역의 상부 또는 하부에 게이트절연막(58)을 개재하여 형성된 게이트전극(51)을 구비하고, 상기 제1의 부하트랜지스터의 오프세트영역은 상기 제2의 구동트랜지스터의 드레인영역의 상부에 절연막(47)을 개재하여 위치되고, 이 오프세트영역의 저항이 상기 제2의 구동트랜지스터의 드레인영역의 전위에 의하여 제어되고, 상기 제2의 부하트랜지스터의 오프세트영역은 상기 제1의 구동트랜지스터의 드레인영역의 상부에 절연막을 개재하여 위치하고, 이 오프세트영역의 저항이 상기 제1의 구동트랜지스터의 드레인영역의 위치에 의하여 제어되는 것을 특징으로 하는 에스램.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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