JP2021535625A - オン抵抗が低減されたラテラルパワーデバイス - Google Patents

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Abstract

低オン抵抗のための金属相互接続レイアウトを備えたラテラルパワー半導体デバイスを提供する。金属相互接続レイアウトには、第１、第２及び第３の金属層が含まれ、各層にはソースバー及びドレインバーが含まれる。第１、第２及び第３の金属層のソースバーは、電気的に接続される。第１、第２及び第３の金属層のドレインバーは、電気的に接続される。一実施形態では、第１及び第２の金属層は、平行であり、第３の金属層は、第１及び第２の金属層に垂直である。別の実施形態では、第１及び第３の金属層は、平行であり、第２の金属層は、第１及び第３の金属層に垂直である。非導電層により、はんだバンプがソースバーのみ又はドレインバーのみに電気的に接続される。結果として、複数の利用可能な経路が存在し、電流が複数の利用可能な経路のいずれかを取ることを可能にする。

Description

本発明は、一般に、半導体デバイス、特に窒化ガリウム（ＧａＮ）パワー半導体デバイスの分野、及び、そのようなデバイスの相互接続の方法に関する。
従来のラテラルパワー電界効果トランジスタ（ＦＥＴ）には、トランジスタセルと半導体デバイスの外部リードを接続するために使用される長くて薄い金属相互接続が含まれる。しかしながら、これらの相互接続は、半導体デバイスの寄生抵抗とデバイスのオン抵抗を増加させる。ＦＥＴのダイサイズが大きくなり、より多くのトランジスタセルが並列に接続されてより大きな電力に耐えられるようになると、これらの相互接続による寄生抵抗、ひいてはデバイスのオン抵抗も増加する。従って、オン抵抗を低減するために寄生抵抗が低減された相互接続を備えたラテラルパワーデバイスを提供する必要がある。
本発明は、複数の利用可能な電流経路を備えた金属相互接続レイアウトを提供し、ＧａＮ ＦＥＴ半導体デバイスなどのラテラルパワーデバイスの寄生抵抗を低減し、オン抵抗を低減することによって、上記のラテラルパワーＦＥＴにおける従来の金属相互接続の欠点に対処する。
本発明は、本明細書に記載されるように、ソース金属バー及びドレイン金属バーの第１の金属層、ソース金属バー及びドレイン金属バーの第２の金属層、並びに、ソース金属バー及びドレイン金属バーの第３の金属層を含む。第１、第２及び第３の金属層のソース金属バーは、電気的に接続される。第１、第２及び第３の金属層のドレイン金属バーは、電気的に接続される。一実施形態では、第１及び第２の金属層は、実質的に平行であり、第３の金属層は、第１及び第２の金属層に実質的に垂直である。別の実施形態では、第１及び第３の金属層は、実質的に平行であり、第２の金属層は、第１及び第３の金属層に実質的に垂直である。非導電層は、はんだバンプがソース金属バー又はドレイン金属バーの１つのみに電気的に接続することを保証する。結果として、複数の利用可能な経路が存在し、電流が複数の利用可能な経路のいずれかを取ることを可能にする。
実装及び要素の組み合わせの様々な新規の詳細を含む、本明細書で説明される上記及び他の好ましい特徴は、添付の図面を参照してより具体的に説明され、特許請求の範囲で指摘される。特定の方法及び装置は、例示としてのみ示され、特許請求の範囲の限定としてではないことを理解されたい。当業者によって理解されるように、本明細書の教示の原理及び特徴は、特許請求の範囲から逸脱することなく、様々な多数の実施形態で使用することができる。
本開示の特徴、目的及び利点は、同様の参照符号が全体を通して対応して識別される図面と併せて解釈される場合、以下に記載される詳細な説明からより明らかになるであろう。
本発明の第１の実施形態によるＧａＮトランジスタデバイスを示している。 本発明の第１の実施形態によるＧａＮトランジスタデバイスを示している。 本発明の第１の実施形態によるＧａＮトランジスタデバイスを示している。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 図１ＡからＣに示されるトランジスタデバイスを形成するためのプロセスを示す。 本発明の第１の実施形態によるＧａＮトランジスタデバイスを示している。 本発明の第１の実施形態によるＧａＮトランジスタデバイスを示している。 本発明の第２の実施形態によるＧａＮトランジスタデバイスを示している。 本発明の第２の実施形態によるＧａＮトランジスタデバイスを示している。 本発明の第２の実施形態によるＧａＮトランジスタデバイスを示している。 図４ＡからＣに示されるトランジスタデバイス内の金属相互接続のレイアウトを示す。 図４ＡからＣに示されるトランジスタデバイス内の金属相互接続のレイアウトを示す。 図４ＡからＣに示されるトランジスタデバイス内の金属相互接続のレイアウトを示す。 図４ＡからＣに示されるトランジスタデバイス内の金属相互接続のレイアウトを示す。
以下の詳細な説明では、特定の実施形態を参照する。これらの実施形態は、当業者がそれらを実施することを可能にするのに十分な詳細で説明されている。他の実施形態を採用することができ、様々な構造的、論理的及び電気的変更を行うことができることを理解されたい。以下の詳細な説明に開示される特徴の組み合わせは、最も広い意味での教示を実践するために必要ではなく、代わりに、本教示の、特に代表的な例を説明するためだけに教示される。
本明細書に記載の実施形態は、ＧａＮ半導体デバイスを含むが、本発明は、ＧａＮ半導体デバイスに限定されないことを理解されたい。例えば、記載された実施形態は、シリコン（Ｓｉ）又はシリコンカーバイド（ＳｉＣ）半導体デバイス及びゲルマニウム（Ｇｅ）材料半導体デバイスなどの様々な導電性材料を使用する半導体デバイス及び他のデバイスに適用可能であり得る。
さらに、埋め込まれた又は拡散された導電性領域又は層が説明されているが、これらは、基板内の異なる極性の領域の例であることを理解されたい。従って、記載された実施形態は、反対の極性の領域を製造する特定の方法に言及し得るが、他のタイプの反対の極性の領域及びその製造方法が使用され得ることが理解されるべきである。
記載された実施形態は、導電性基板を有し、トランジスタ又は他の半導体デバイス、例えば、ＧａＮトランジスタ又はトランジスタを含む集積回路を含み、基板の領域は、基板の領域と反対に分極された導電性でドープされる。反対の極性の領域は、例えば、ｐ型基板においてｎ型材料であり得る。デバイスは、ビアなどを介して、前面の接点から反対の極性の領域までの電気的接続を有する。他の実施形態では、これらの領域は、基板と同じドーピングタイプを有し得、１つ又は複数の絶縁層によって囲まれ得る。他の実施形態では、基板は、実質的に非導電性であり得るが、これらの領域は、ｐ型又はｎ型のいずれかのドーピングを有する。他の実施形態では、シリコンオンインシュレータ（ＳＯＩ）の実施形態、及び、並列導電性チャネルを含む実施形態も記載されている。
図１Ａ〜Ｃは、本発明の第１の実施形態によるＧａＮトランジスタデバイス１００を示す。図１Ａは、１つ又は複数のＳｉ、ＳｉＣ、ＧａＮ、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）、及び／又は、サファイアベースの材料から構成される基板１８６を含む、ＧａＮトランジスタデバイス１００の断面図を示す。バッファ層１８４は、基板１８６上に形成され、化合物半導体材料（例えば、ＡｌＮ材料）の１つ又は複数の層から構成され得る。チャネル層１８２は、バッファ１８４上に形成され、０．０５から５マイクロメートル（μｍ）の間の厚さを有する一つ又は複数のＧａＮの層から構成され得る。いくつかの実装形態では、チャネル層１８２は、チャネル層１８２を通る電流の流れを促進するのに十分な電子密度及び電子移動度を有する窒化インジウムガリウム（ＩｎＧａＮ）又は他の適切な材料から構成される。バリア層１８０は、チャネル層１８２上に形成され、０．００５から０．０３μｍの厚さを有する窒化アルミニウムガリウム（ＡｌＧａＮ）と１２〜２８％のＡｌで構成され得る。
ゲート層１９４は、バリア層１８０の直上に平行線で選択的に形成され、０．０５から０．２μｍの厚さを有するＩＩＩ−Ｖ化合物から構成され得る。いくつかの実装形態では、ゲート層１９４は、マグネシウム（Ｍｇ）でドープされたＧａＮなどのｐ型化合物であり得る。ゲート電極１９８は、ゲート層１９４の直上に形成され、耐火金属又はその化合物、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、窒化タングステン（ＷＳｉ２）等から構成され得る。絶縁体１９０は、ゲート層１９４及びゲート電極１９８を覆って、それら及びバリア層１８０をそれらの上の構成要素から絶縁する。
第１の金属層１１０は、アルミニウム銅（ＡｌＣｕ）から構成され得るゲート電極１９８間のバリア層１８０上に実質的に平行な線で選択的に形成されたソース金属バー１１５及びドレイン金属バー１２０を含む。第２の金属層１３０は、第１の金属層１１０のソース金属バー１１５上に実質的に平行に選択的に形成されたソース金属バー１３５を含む。ソース金属バー１３５及び１１５は、図２Ｃにさらに明確に示されているように、ビア１２５Ａによって電気的に接続される。第２の金属層１３０はまた、第１の金属層１１０のドレイン金属バー１２０上に実質的に平行に選択的に形成されたドレイン金属バー１４０を含む。ドレイン金属バー１４０及び１２０は、図２Ｃにより明確に示されるように、ビア１２５Ｂによって電気的に接続される。第２の金属層１３０の金属バー１３５及び１４０は、ＡｌＣｕから構成され得る。
第３の金属層１５０は、ＡｌＣｕから構成され得るソース金属バー１５５及びドレイン金属バー１６０を含む。図１Ａは、第１の金属層１１０及び第２の金属層１３０に実質的に垂直に選択的に形成されたソース金属バー１５５を示す。ソース金属バー１５５及び１３５は、図２Ｅにさらに明確に示されるように、ビア１２５Ａによって電気的に接続される。ビア１２５Ａは、ソース金属バー１５５が第２の金属層１３０のドレイン金属バー１４０に電気的に接続されないように間隔を空けることができる。
ここで、デバイス１００の上面図を示す図１Ｂを参照すると、第３の金属層１５０はまた、第１の金属層１１０及び第２の金属層１３０に実質的に垂直に、且つ、ソース金属バー１５５に実質的に平行に選択的に形成されたドレイン金属バー１６０を含む。図２Ｆにより明確に示されるように、ドレイン金属バー１６０及び１４０は、ビア１２５Ｂによって電気的に接続される。ビア１２５Ｂは、ドレイン金属バー１６０が第２の金属層１３０のソース金属バー１３５に電気的に接続されないように間隔を空けることができる。ビア１２５Ａ〜Ｂは、図２Ｅ〜Ｆを参照してさらに説明される。
図１Ａに戻って、ソース金属バー１１５、１３５及び１５５とドレイン金属バー１２０、１４０及び１６０との間の空間は、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）などで構成される得る誘電体膜１６５によって満たされる。非導電層１７０は、第３の金属層１５０及び誘電体膜１６５上に選択的に形成され、その結果、各はんだバンプ１７５は、ソース金属バー１５５のみ又はドレイン金属バー１６０のみに電気的に接続され、両方には接続されない。非導電性層１７０は、１つ又は複数のＳｉ３Ｎ４、ＳｉＯ２、ポリイミドなどから構成され得る。図１Ｂは、はんだバンプ１７５Ａが、ドレイン金属バー１６０ではなく、ソース金属バー１５５に電気的に接続され、はんだバンプ１７５Ｂが、ソース金属バー１５５ではなく、ドレイン金属バー１６０に電気的に接続されることを示す。はんだバンプ１７５Ａ〜Ｂは、５０〜４００μｍの厚さを有する、スズ銀合金（ＳｎＡｇ）、並びに、チタン（Ｔｉ）及び／又は銅（Ｃｕ）などのアンダーバンプ金属から構成され得る。
図１Ｃは、デバイス１００の斜視図を示す。第１の金属層１１０及び第２の金属層１３０は、実質的に平行である。ソース金属バー１３５は、ソース金属バー１１５を覆い、ビア１２５Ａによってソース金属バー１１５に電気的に接続される。ドレイン金属バー１４０は、ドレイン金属バー１２０を覆い、ビア１２５Ｂによってドレイン金属バー１２０に電気的に接続される。第３の金属層１５０は、第１の金属層１１０及び第２の金属層１３０に実質的に垂直である。ソース金属バー１５５は、ソース金属バー１１５及び１３５に垂直であり、ビア１２５Ａによってソース金属バー１３５に電気的に接続される。ドレイン金属バー１６０は、ドレイン金属バー１２０及び１４０に垂直であり、ビア１２５Ｂによってドレイン金属バー１４０に電気的に接続される。
非導電性層１７０は、第３の金属層１５０上に形成され、はんだバンプ１７５Ａがドレイン金属バー１６０に電気的に接続するのを防ぐ。はんだバンプ１７５Ａは、ソース金属バー１５５に直接接触することによって２つ以上のソース金属バー１５５に電気的に接続し、良好な電気接続を確保するためにアンダーバンプ金属を含み得る。第１の金属層１１０、第２の金属層１３０及び第３の金属層１５０は、複数の利用可能な電流経路を作成し、デバイス１００を通る電流が複数の利用可能な電流経路のいずれかを取ることを可能にすることによってデバイス１００のオン抵抗を低減する。さらに、非導電性層１７０は、はんだバンプ１７５がソース金属バー１５５のみ又はドレイン金属バー１６０のみと電気的に接続されることを保証し、はんだバンプ１７５が従来のソース及びドレインパッドとして機能することを可能にし、金属抵抗を低減する。
図２Ａ〜Ｈは、デバイス１００のレイアウトをより詳細に示す。図２Ａにおいて、基板１８６は、ウェハ基板上などに提供され、バッファ層１８４、チャネル層１８２及びバリア層１８０は、基板１８６上に層状にされる。ＩｎＧａＮ又は他の適切な材料から構成されるチャネル層１８２は、バッファ層１８４の上に層状にされ、０．０１から０．５μｍの間の厚さを有する。ＡｌＧａＮで構成されるバリア層１８０は、チャネル層１８２の上に層状にされ、０．００５から０．０３μｍの間の厚さを有する。ＡｌＧａＮは、１２〜２８％のＡｌにすることができる。
ゲート層１９４は、バリア層１８０上に実質的に平行な線を形成し、０．０５から０．２μｍの間の厚さを有する。ゲート層１９４は、例えば、ＭｇドープＧａＮ材料から構成され得る。ゲート電極１９８は、ゲート層１９４の上に層状になっている。いくつかの実施形態では、ゲート層１９４及びゲート電極１９８はそれぞれ、約０．０１から約１．０μｍの間の厚さを有する。絶縁体１９０は、バリア層１８０、ゲート層１９４及びゲート電極１９８を選択的に覆う。絶縁体１９０は、ゲート層１９４及びゲート電極１９８をデバイス１００上のそれらの上の他の構成要素から分離し、バリア層１８０の選択部分を覆い、ソース金属バー１１５用の開口部２０５と、バリア層１８０の直上に形成されるドレイン金属バー１２０用の開口部２１０を残す。
第１の金属層１１０は、開口部２０５の絶縁体１９０とゲート電極１９８との間のバリア層１８０を横切って実質的に平行な線を形成する。ソース金属バー１１５とゲート電極１９８との間の空間は、ドレイン金属バー１２０とゲート電極１９８との間の空間よりも小さい。金属層１１０は、チタンアルミニウム合金を含み得る。図２Ｂは、ゲート電極１９８、金属バー１１５及び１２０の平行線、並びに、それぞれの間の相対的な間隔を示している。
図２Ｃに示されるように、第２の金属層１３０は、金属層１１０上に実質的に平行な線を形成する。ソース金属バー１３５は、ソース金属バー１１５上に層状にされ、ビア１２５Ａによって電気的に接続される。ドレイン金属バー１４０は、ドレイン金属バー１２０の上に層状にされ、ビア１２５Ｂによって電気的に接続される。線２１０は、第１の金属層１１０と第２の金属層１３０との間の境界を示している。図２Ｄは、第２の金属層１３０及び第１の金属層１１０、並びに、ソース金属バー１１５及び１３５を電気的に接続するビア１２５Ａ、並びに、ドレイン金属バー１２０及び１４０を電気的に接続するビア１２５Ｂの重畳を示す。
図２Ｅに示されるように、第３の金属層１５０は、第２の金属層１３０上に実質的に垂直な線を形成する。図２Ｅは、ソース金属バー１３５及びドレイン金属バー１４０の両方の上に層状にされ、ビア１２５Ａによってソース金属バー１３５に電気的に接続されたソース金属バー１５５を示す。図２Ｆは、ソース金属バー１３５及びドレイン金属バー１４０の両方の上に層状にされ、ビア１２５Ｂによってドレイン金属バー１４０に電気的に接続された度ライン金属バー１６０を示す。金属層１１０、１３０及び１５０の間の空の空間は、図２Ｅ及び２Ｆの両方に見られ得るように、誘電体膜１６５によって満たされ得る。図２Ｇは、平行な金属層１１０及び１３０上の第３の金属層１５０の垂直重畳、並びに、ソース金属バー１５５及び１３５を電気的に接続するために間隔を置いたビア１２５Ａ、並びに、ドレイン金属バー１６０及び１４０を電気的に接続するために間隔を置いたビア１２５Ｂを示す。
図２Ｈに示されるように、非導電性層１７０は、金属層１５０上に選択的に形成され、はんだバンプ１７５Ａがソース金属バー１５５に電気的に接続するための開口部２２０と、図示されない、はんだバンプ１７５Ｂがドレイン金属バー１６０に電気的に接続するための開口部２２５を残す。はんだバンプ１７５は、開口部２２０及び２２５上に形成されて、それぞれ２つ以上のソース金属バー１５５又は２つ以上のドレイン金属バー１６０を電気的に接続する。はんだバンプ１７５Ａは、ソース金属バー１５５に直接接触しているが、はんだバンプ１７５Ｂは、ソース金属バー１５５から隔離されている。図２Ｉは、第３の金属層１５０上のはんだバンプ１７５の上面図、並びに、ソース金属バー１５５に電気的に接続するはんだバンプ１７５Ａの開口部２２０、及び、ドレイン金属バー１６０に電気的に接続するはんだバンプ１７５Ｂの開口部２２５を示す。
図３Ａ〜Ｂは、本発明の第１の実施形態の変形例によるＧａＮトランジスタデバイス３００を示す。デバイス３００は、図１Ａ〜Ｃに示されるデバイス１００と同様であるが、第３の金属層３５０の金属バー３５５及び３６０は、一定の幅ではない。図３Ａは、金属層３１０及び３３０上の第３の金属層３５０の重畳を示す上面図を示す。ソース金属バー３５５は、部分３５５Ａでは、より広く、部分３５５Ｂでは、より狭い。逆に、ドレイン金属バー３６０は、部分３６０Ａでは、より狭く、部分３６０Ｂでは、より広い。ソース金属バー３５５の端部とドレイン金属バー３６０の端部との間の閾値距離が維持されている間、ソース金属バー３５５及びドレイン金属バー３６０のより広いオフセットされた部分は、交互配置（インターリーブ）することができる。いくつかの実装形態では、ソース金属バー３５５の端部とドレイン金属バー３６０の端部との間の閾値距離は２μｍである。
図３Ｂは、デバイス３００の上面図を示している。はんだバンプ３７５は、金属バー３５５及び３６０の交互配置された、より広い部分を覆っている。はんだバンプ３７５Ａは、ソース金属バー３５５のより広い部分３５５Ａを覆い、はんだバンプ３７５Ｂは、ドレイン金属バー３６０のより広い部分３６０Ｂを覆う。ソース金属バー３５５の部分３５５Ａ及びドレイン金属バー３６０の部分３６０Ｂの幅の増加は、はんだバンピングのための接触面積を増加させ、より良い電流拡散を可能にする。さらに、金属バー３５５及び３６０のより広い部分は、バンプのための接触領域と金属バー３５５及び３６０の端部との間の距離を増加させ、これは、はんだバンプ３７５の接触領域を拡大し、金属バー３５５及び３６０の電流密度及び接触抵抗を減少させる。
図４Ａ〜Ｃは、本発明の第２の実施形態によるＧａＮトランジスタデバイス４００を示す。デバイス４００は、図１Ａ〜Ｃに示されるデバイス１００と同様であり、同様のパラメータ及び同様の製造プロセスを含むが、第１、第２及び第３の金属層にソース金属バー及びドレイン金属バーの異なるレイアウトを実装する。図４Ａは、基板４８６、バッファ層４８４、チャネル層４８２、バリア層４８０、ゲート層４９４及びゲート電極４９８、並びに、デバイス１００の対応する構成要素と同様の絶縁体４９０を含む、ＧａＮトランジスタデバイス４００の断面図を示す。第１の金属層４１０は、ゲート電極４９８間のバリア層４８０上に実質的に平行な線で選択的に形成されたソース金属バー４１５及びドレイン金属バー４２０を含む。
第２の金属層４３０は、図４には示されていないソース金属バー４３５、及び、ドレイン金属バー４４０を含み、それらの一方は、図４Ａに示される。ソース金属バー４３５及びドレイン金属バー４４０は、第１の金属層４１０に実質的に垂直に選択的に形成される。ドレイン金属バー４４０及び４２０は、図５Ｂにさらに明確に示されるように、ビア４２５Ｂによって電気的に接続される。ビア４２５Ｂは、ドレイン金属バー４４０がソース金属バー４１５に電気的に接続されないように間隔を空けることができる。図４Ａの断面図には示されていないソース金属バー４３５は、ビア４２５Ａによってソース金属バー４１５に電気的に接続される。ビア４２５Ａは、ソース金属バー４３５が第１の金属層４１０のドレイン金属バー４２０に電気的に接続されないように間隔を空けることができる。
第３の金属層４５０は、第１の金属層４１０と実質的に平行に、且つ、第２の金属層４３０に実質的に垂直に選択的に形成されたソース金属バー４５５及びドレイン金属バー４６０を含む。ソース金属バー４５５は、第２の金属層４３０に実質的に垂直に選択的に形成され、ビア４２５Ａによってソース金属バー４３５に電気的に接続される。ビア４２５Ａは、ソース金属バー４５５がドレイン金属バー４４０に電気的に接続されないように間隔を空けることができる。ドレイン金属バー４６０は、第２の層４３０に実質的に垂直に選択的に形成され、図５Ｃにさらに明確に示されるように、ビア４２５Ｂによってドレイン金属バー４４０に電気的に接続される。ビア４２５Ｂは、ドレイン金属バー４６０がソース金属バー４３５に電気的に接続されないように間隔を空けることができる。第３の金属層４５０における金属バー４５５及び４６０の幅は、第１の金属層４１０の金属バー４１５及び４２０の幅よりも大きい。誘電体膜４６５は、金属層４１０、４３０及び４５０の間の空きスペースを埋める。
デバイス４００はまた、非導電性層４７０、及びデバイス１００の対応する構成要素と同様のはんだバンプ４７５を含む。ここでデバイス４００の上面図を示す図４Ｂを参照すると、第３の金属層４５０の金属バー４５５及び４６０の幅は、第１の金属層４１０の金属バー４１５及び４２０の幅、第２の金属層４３０の金属バー４３５及び４４０の幅、及び、図１Ａ〜Ｃに示されるデバイス１００の第１の金属層１１０の金属バー１５５及び１６０の幅より大きい。金属バー４５５及び４６０の幅の増加は、バンプのための接触面積を増加させ、より良好な電流拡散を可能にする。さらに、金属バー４５５及び４６０の幅の増加は、バンプのための接触領域と金属バー４５５及び４６０の端部との間の距離を増加させ、これは、温度変化によって誘発されるオンチップ応力を減少させる。
図４Ｃは、デバイス４００の斜視図を示す。第２の金属層４３０は、第１の金属層４１０に実質的に垂直であり、第３の金属層４５０は、第２の金属層４３０に実質的に垂直であり、第１の金属層４１０と実質的に平行である。ソース金属バー４３５及び４１５は、ビア４２５Ａによって電気的に接続され、ドレイン金属バー４４０及び４２０は、ビア４２５Ｂによって電気的に接続される。ソース金属バー４５５及び４３５は、ビア４２５Ａによって電気的に接続され、ドレイン金属バー４６０及び４４０は、ビア４２５Ｂによって電気的に接続される。
非導電性層４７０は、第３の金属層４５０上に形成され、はんだバンプ４７５Ａがドレイン金属バー４６０に電気的に接続するのを防ぐ。はんだバンプ４７５Ａは、ソース金属バー４５５に直接接触することによってソース金属バー４５５に電気的に接続し、良好な電気的接続を確実にするためにアンダーバンプ金属を含み得る。第１の金属層４１０、第２の金属層４３０及び第３の金属層４５０は、複数の利用可能な電流経路を生成し、デバイス４００を通る電流が複数の利用可能な電流経路のいずれかを取ることを可能にすることによって、デバイス４００のオン抵抗を低減する。さらに、非導電性層４７０は、はんだバンプ４７５がソース金属バー４５５のみ又はドレイン金属バー４６０のみと電気的に接続されることを保証し、はんだバンプ４７５が従来のソース及びドレインパッドとして機能することを可能にし、金属抵抗を低減する。
図５Ａ〜Ｄは、図４Ａ〜Ｃに示されるデバイス４００の第１の金属層４１０、第２の金属層４３０、第３の金属層４５０及びはんだバンプ４７５のレイアウトを示す。第１の金属層４１０の上面図を示す図５Ａでは、金属バー４１５及び４２０は、ゲート電極４９８と実質的に平行であり、それらの間である。ソース金属バー４１５とゲート電極４９８との間の空間は、ドレイン金属バー４２０とゲート電極４９８との間の空間よりも小さい。図５Ｂは、第１の金属層４１０に実質的に垂直に重ねられた第２の金属層４３０の上面図を示す。ソース金属バー４３５は、ソース金属バー４１５及びドレイン金属バー４２０の両方を覆い、ビア４２５Ａによってソース金属バー４１５に電気的に接続される。ドレイン金属バー４４０は、ソース金属バー４１５及びドレイン金属バー４２０の両方を覆い、ビア４２５Ｂによってドレイン金属バー４２５に電気的に接続される。金属バー４３５及び４４０の幅は、金属バー４１５及び４２０の幅よりも大きくてもよい。
図５Ｃは、第２の金属層４３０に実質的に垂直に、且つ、第１の金属層４１０と実質的に平行に重ねられた第３の金属層４５０の上面図を示す。ソース金属バー４５５は、ソース金属バー４３５及びドレイン金属バー４４０の両方を覆い、ビア４２５Ａによってソース金属バー４３５に電気的に接続される。ドレイン金属バー４６０は、ソース金属バー４３５及びドレイン金属バー４４０の両方を覆い、ビア４２５Ｂによってドレイン金属バー４４５に電気的に接続される。金属バー４５５及び４６０の幅は、金属バー４３５及び４４０の幅よりも大きくてもよい。
図５Ｄは、第３の金属層４５０及び第１の金属層４１０に実質的に垂直に、且つ、第２の金属層４３０と実質的に平行に重ねられたはんだバンプ４７５の上面図を示す。はんだバンプ４７５Ａは、非導電性層４７０の開口部５２０を介してソース金属バー４５５に直接接触し、２つ以上のソース金属バー４５５を電気的に接続する。はんだバンプ４７５Ｂは、非導電性層４７０の開口部５２５を介してドレイン金属バー４６０に直接接触し、２つ以上のドレイン金属バー４６０を電気的に接続する。
上記の説明及び図面は、本明細書に記載の特徴及び利点を達成する特定の実施形態の例示とみなされるべきである。特定のプロセス条件の変更及び置換を行うことができる。従って、本発明の実施形態は、前述の説明及び図面によって限定されるとは見なされない。
１００ ＧａＮトランジスタデバイス
１１０ 第１の金属層
１１５ ソース金属バー
１２０ ドレイン金属バー
１２５Ａ ビア
１２５Ｂ ビア
１３０ ビア
１３５ ソース金属バー
１４０ ドレイン金属バー
１５０ 第３の金属層
１５５ ソース金属バー
１６０ ドレイン金属バー
１６５ 誘電体膜
１７０ 非導電層
１７５ はんだバンプ
１７５Ａ はんだバンプ
１７５Ｂ はんだバンプ
１８０ バリア層
１８２ チャネル層
１８４ バッファ層
１８６ 基板
１９０ 絶縁体
１９４ ゲート層
１９８ ゲート電極
２１０ 開口部
２２０ 開口部
２２５ 開口部
３００ ＧａＮトランジスタデバイス
３５０ 第３の金属層
３５５ ソース金属バー
３５５Ａ 広い部分
３５５Ｂ 狭い部分
３６０ ドレイン金属バー
３６０Ａ 狭い部分
３６０Ｂ 広い部分
３７５Ａ はんだバンプ
３７５Ｂ はんだバンプ
４００ ＧａＮトランジスタデバイス
４１０ 第１の金属層
４１５ ソース金属バー
４２０ ドレイン金属バー
４２５Ａ ビア
４２５Ｂ ビア
４３０ 第２の金属層
４３５ ソース金属バー
４４０ ドレイン金属バー
４５０ 第３の金属層
４５５ ソース金属バー
４６０ ドレイン金属バー
４６５ 誘電体膜
４７０ 非導電性層
４７５ はんだバンプ
４７５Ａ はんだバンプ
４７５Ｂ はんだバンプ
４８０ バリア層
４８４ バッファ層
４８６ 基板
４９０ 絶縁体
４９４ ゲート層
４９８ ゲート電極

Claims (10)

  1. １つ又は複数のゲート電極と、
    前記１つ又は複数のゲート電極と交互配置された複数の第１のソースバー及び複数の第１のドレインバーを含む第１の金属層と、
    誘電体によって前記第１の金属層から分離され、複数の第２のソースバー及び複数の第２のドレインバーを含む、第２の金属層であって、前記第１及び第２のソースバーが電気的に接続され、前記第１及び第２のドレインバーが電気的に接続された、第２の金属層と、
    前記誘電体によって前記第２の金属層から分離され、複数の第３のソースバー及び複数の第３のドレインバーを含む、第３の金属層であって、前記第２及び第３のソースバーが電気的に接続され、前記第２及び第３のドレインバーが電気的に接続された、第３の金属層と、
    前記第３のソースバーに電気的に接続された第１のはんだバンプと、
    前記第３のドレインバーに電気的に接続された第２のはんだバンプであって、前記第１、第２及び第３の金属層、並びに、前記第１及び第２のはんだバンプが、複数の電流通路を含み、電流が前記複数の電気通路のうち、最小の抵抗を有する電気通路を通って流れることができるようになる、第２のはんだバンプと、
    を備える、ラテラルパワー半導体デバイス。
  2. 前記第１及び第３の金属層が、互いに実質的に平行であり、前記第２の金属層が、前記第１及び第３の金属層に実質的に垂直である、請求項１に記載のラテラルパワー半導体デバイス。
  3. 前記第１及び第２のソースバーの幅が、前記第３のソースバーの幅よりも小さく、前記第１及び第２のドレインバーの幅が、前記第３のドレインバーの幅よりも小さい、請求項２に記載のラテラルパワー半導体デバイス。
  4. 前記第１及び第２の金属層が、互いに実質的に平行であり、前記第３の金属層が、前記第１及び第２の金属層に実質的に垂直である、請求項１に記載のラテラルパワー半導体デバイス。
  5. 前記第３のソースバーが、より広い部分及びより狭い部分を含み、前記第３のドレインバーが、より広い部分及びより狭い部分を含み、前記第３のソースバーの前記より広い部分が、前記第３のドレインバーの前記より狭い部分と交互配置され、前記第３のソースバーの前記より狭い部分が、前記第３のドレインバーの前記より広い部分と交互配置される、請求項４に記載のラテラルパワー半導体デバイス。
  6. 前記第１のはんだバンプが、前記第３のソースバーの前記より広い部分に電気的に接続され、前記第２のはんだバンプが、前記第３のドレインバーの前記より広い部分に電気的に接続される、請求項５に記載のラテラルパワー半導体デバイス。
  7. 前記第３のソースバー及び前記第３のドレインバーが、閾値距離だけ離れている、請求項５に記載のラテラルパワー半導体デバイス。
  8. 前記閾値距離が、２マイクロメートル離れている、請求項７に記載のラテラルパワー半導体デバイス。
  9. 前記第３の金属層と前記第１及び第２のはんだバンプとの間に非導電層をさらに含み、前記非導電層が、前記第１のはんだバンプを前記第３のドレインバーから分離し、前記第２のはんだバンプを前記第３のソースバーから分離する、請求項１に記載のラテラルパワー半導体デバイス。
  10. 前記第１及び第２のはんだバンプが、アンダーバンプ金属からなる、請求項１に記載のラテラルパワー半導体デバイス。
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