JP3048686B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に少なくとも２つ以上の薄膜構造半導
体装置を積層してなる多層構造の半導体装置およびその
製造方法に関する。
造方法に関し、特に少なくとも２つ以上の薄膜構造半導
体装置を積層してなる多層構造の半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】選択ポリッシング法を用いて半導体素子
の形成されたシリコン半導体基板を薄膜化して薄膜構造
半導体装置を形成し、さらに得られた薄膜構造半導体装
置を張り合わせて多層構造を有する半導体装置の形成
が、林善宏，高橋宗司，國尾武光，和田重信著の月刊セ
ミコンダクターワールド，１９９０年，９月号，５８−
６４ページに報告されている。図９−図１３に、この報
告による多層構造の半導体装置を得るための工程順の断
面図を示す。
の形成されたシリコン半導体基板を薄膜化して薄膜構造
半導体装置を形成し、さらに得られた薄膜構造半導体装
置を張り合わせて多層構造を有する半導体装置の形成
が、林善宏，高橋宗司，國尾武光，和田重信著の月刊セ
ミコンダクターワールド，１９９０年，９月号，５８−
６４ページに報告されている。図９−図１３に、この報
告による多層構造の半導体装置を得るための工程順の断
面図を示す。
【０００３】まず、第１のシリコン基板１にＭＯＳＦＥ
Ｔ３ａを形成した後、ＭｏＳｉ2 ／Ａｌ配線４上にデバ
イス張り合わせ接続電極であるタングステンバンプ５ａ
を形成し、さらに第１のシリコン基板１のＭＯＳＦＥＴ
３ａ形成面側に接着剤６を用いて支持基板７を接着する
〔図９〕。
Ｔ３ａを形成した後、ＭｏＳｉ2 ／Ａｌ配線４上にデバ
イス張り合わせ接続電極であるタングステンバンプ５ａ
を形成し、さらに第１のシリコン基板１のＭＯＳＦＥＴ
３ａ形成面側に接着剤６を用いて支持基板７を接着する
〔図９〕。
【０００４】次に、選択ポリッシング法を用いて第１の
シリコン基板１に形成されているＭＯＳＦＥＴ３ａの素
子領域のシリコン層を残して、ＬＯＣＯＳ酸化膜８裏面
までシリコンを除去，薄膜化する〔図１０〕。ここで、
選択ポリッシング法とはシリコン酸化膜の加工速度がシ
リコンのそれに比べて１／１０００程度であるポリッシ
ング方法であり、この方法でＬＯＣＯＳ酸化膜８裏面を
ポリッシングのストッパーとして用いることごできる。
シリコン基板１に形成されているＭＯＳＦＥＴ３ａの素
子領域のシリコン層を残して、ＬＯＣＯＳ酸化膜８裏面
までシリコンを除去，薄膜化する〔図１０〕。ここで、
選択ポリッシング法とはシリコン酸化膜の加工速度がシ
リコンのそれに比べて１／１０００程度であるポリッシ
ング方法であり、この方法でＬＯＣＯＳ酸化膜８裏面を
ポリッシングのストッパーとして用いることごできる。
【０００５】得られた薄膜構造半導体装置においては、
ＬＯＣＯＳ酸化膜８上に形成されているパターン（例え
ばポリシリコン配線９）が透過して見える。このため、
ＬＯＣＯＳ酸化膜８上に形成されているパターン（例え
ばポリシリコン配線９）を目合わせマークとして裏面側
に露光を行なう裏面フォトリソグラフィが可能となる。
この裏面フォトリソグラフィを利用して、薄膜構造半導
体装置裏面に、ＬＯＣＯＳ酸化膜８を貫くスルーホール
１０ｂ，Ｗ／Ａｌ構造の裏面配線１１ｂ，およびポリイ
ミド膜１３ａ中にＡｕ／Ｉｎ合金を埋め込んだＡｕ／Ｉ
ｎプール１２を形成する〔図１１〕。なおＡｕ／Ｉｎプ
ール１２は、裏面配線１１ｂ，スルーホール１０ｂ，ポ
リシリコン配線９，およびＭｏＳｉ2 ／Ａｌ配線４を介
して、この薄膜構造半導体装置の表面に形成されたタン
グステンバンプ５ａに接続されている。
ＬＯＣＯＳ酸化膜８上に形成されているパターン（例え
ばポリシリコン配線９）が透過して見える。このため、
ＬＯＣＯＳ酸化膜８上に形成されているパターン（例え
ばポリシリコン配線９）を目合わせマークとして裏面側
に露光を行なう裏面フォトリソグラフィが可能となる。
この裏面フォトリソグラフィを利用して、薄膜構造半導
体装置裏面に、ＬＯＣＯＳ酸化膜８を貫くスルーホール
１０ｂ，Ｗ／Ａｌ構造の裏面配線１１ｂ，およびポリイ
ミド膜１３ａ中にＡｕ／Ｉｎ合金を埋め込んだＡｕ／Ｉ
ｎプール１２を形成する〔図１１〕。なおＡｕ／Ｉｎプ
ール１２は、裏面配線１１ｂ，スルーホール１０ｂ，ポ
リシリコン配線９，およびＭｏＳｉ2 ／Ａｌ配線４を介
して、この薄膜構造半導体装置の表面に形成されたタン
グステンバンプ５ａに接続されている。
【０００６】次に、第２のシリコン基板２にＭＯＳＦＥ
Ｔ３ｂを形成してバルク構造半導体装置を得る。バルク
構造半導体装置表面にタングステンバンプ５ｂを形成
し、ポリイミド膜１３ｂを形成する。タングステンバン
プ５ｂの上端はポリイミド膜１３ｂに覆われていない。
Ｔ３ｂを形成してバルク構造半導体装置を得る。バルク
構造半導体装置表面にタングステンバンプ５ｂを形成
し、ポリイミド膜１３ｂを形成する。タングステンバン
プ５ｂの上端はポリイミド膜１３ｂに覆われていない。
【０００７】次に、前述の薄膜構造半導体装置をバルク
構造半導体装置の上に張り合わせる。まず、赤外線顕微
鏡を用い、バルク構造半導体装置表面に形成されている
タングステンバンプ５ｂと薄膜構造半導体装置裏面に形
成されているＡｕ／Ｉｎプール１２との位置合わせを行
なう。続いて、Ａｕ／Ｉｎ合金が溶融する温度以上（例
えば、３５０℃）に試料を昇温・加熱し、溶融状態のＡ
ｕ／Ｉｎプール１２にタングステンバンプ５ｂを挿入さ
せ、ろう付けにより薄膜構造半導体装置とバルク構造半
導体装置とを電気的に接続する。このとき、ポリイミド
膜１３ａ，１３ｂが接着し、薄膜構造半導体装置とバル
ク構造半導体装置とは機械的に接着する。最後に、支持
基板７をエッチングして除去する〔図１３〕。この後、
この積層構造の半導体装置の上に、新たな薄膜構造半導
体装置を積層することが可能となる。
構造半導体装置の上に張り合わせる。まず、赤外線顕微
鏡を用い、バルク構造半導体装置表面に形成されている
タングステンバンプ５ｂと薄膜構造半導体装置裏面に形
成されているＡｕ／Ｉｎプール１２との位置合わせを行
なう。続いて、Ａｕ／Ｉｎ合金が溶融する温度以上（例
えば、３５０℃）に試料を昇温・加熱し、溶融状態のＡ
ｕ／Ｉｎプール１２にタングステンバンプ５ｂを挿入さ
せ、ろう付けにより薄膜構造半導体装置とバルク構造半
導体装置とを電気的に接続する。このとき、ポリイミド
膜１３ａ，１３ｂが接着し、薄膜構造半導体装置とバル
ク構造半導体装置とは機械的に接着する。最後に、支持
基板７をエッチングして除去する〔図１３〕。この後、
この積層構造の半導体装置の上に、新たな薄膜構造半導
体装置を積層することが可能となる。
【０００８】
【発明が解決しようとする課題】かかる構造を有する積
層構造の半導体装置の積層単位である薄膜構造半導体装
置の形成（図１０）において、選択ポリッシング法を用
いてＬＯＣＯＳ酸化膜８の裏面までシリコンを除去する
ことにより、ＬＯＣＯＳ酸化膜８上に形成されているパ
ターン（例えば、ポリシリコン配線９）を目合わせマー
クとして裏面側に露光を行なう裏面フォトリソグラフィ
が可能ならしめている。
層構造の半導体装置の積層単位である薄膜構造半導体装
置の形成（図１０）において、選択ポリッシング法を用
いてＬＯＣＯＳ酸化膜８の裏面までシリコンを除去する
ことにより、ＬＯＣＯＳ酸化膜８上に形成されているパ
ターン（例えば、ポリシリコン配線９）を目合わせマー
クとして裏面側に露光を行なう裏面フォトリソグラフィ
が可能ならしめている。
【０００９】しかしながら、選択ポリッシング法を用い
てＬＯＣＯＳ酸化膜８裏面まで薄膜化を行なうと、ＭＯ
ＳＦＥＴ３ａの活性層がＬＯＣＯＳ酸化膜８膜厚のほぼ
半分（例えば、４００ｎｍ程度）と薄いため、選択ポリ
ッシングの際にＭＯＳＦＥＴ３ａ活性層に結晶欠陥が導
入され易い。その結果、第２のシリコン基板２に形成さ
れたバルク半導体装置のＭＯＳＦＥＴ３ｂの電気特性と
比較して、ＭＯＳＦＥＴ３ａのドレイン電流の低下，あ
るいはソース／ドレイン間のジャンクションリーク電流
の増加等の特性劣化が生じる。さらに、図１４に示すご
とく、素子領域の大きなＭＯＳＦＥＴ３ｃ（例えば、入
出力バッファー用ＭＯＳＦＥＴ）の場合、ＬＯＣＯＳ酸
化膜８裏面よりも素子領域シリコン層１５が深くポリッ
シングされてしまうオーバーポリッシング領域１４が形
成され、薄膜構造半導体装置におけるＭＯＳＦＥＴ３ａ
の特性が劣化する。また、薄膜構造半導体装置の裏面配
線１１ｂを形成する工程（図１１）において、ＭＯＳＦ
ＥＴ３ａ形成領域の裏面上には配線を形成することがで
きず、裏面配線１１ｂ形成の自由度が少ない。さらに、
薄膜構造半導体装置の側面は熱伝導度の小さいＬＯＣＯ
Ｓ酸化膜８に囲まれ、その裏面には直接熱伝導度の小さ
いポリイミド膜１３ａが接しているため、放熱効果が悪
く、その熱不安定性のために半導体素子の高集積化が阻
害される。
てＬＯＣＯＳ酸化膜８裏面まで薄膜化を行なうと、ＭＯ
ＳＦＥＴ３ａの活性層がＬＯＣＯＳ酸化膜８膜厚のほぼ
半分（例えば、４００ｎｍ程度）と薄いため、選択ポリ
ッシングの際にＭＯＳＦＥＴ３ａ活性層に結晶欠陥が導
入され易い。その結果、第２のシリコン基板２に形成さ
れたバルク半導体装置のＭＯＳＦＥＴ３ｂの電気特性と
比較して、ＭＯＳＦＥＴ３ａのドレイン電流の低下，あ
るいはソース／ドレイン間のジャンクションリーク電流
の増加等の特性劣化が生じる。さらに、図１４に示すご
とく、素子領域の大きなＭＯＳＦＥＴ３ｃ（例えば、入
出力バッファー用ＭＯＳＦＥＴ）の場合、ＬＯＣＯＳ酸
化膜８裏面よりも素子領域シリコン層１５が深くポリッ
シングされてしまうオーバーポリッシング領域１４が形
成され、薄膜構造半導体装置におけるＭＯＳＦＥＴ３ａ
の特性が劣化する。また、薄膜構造半導体装置の裏面配
線１１ｂを形成する工程（図１１）において、ＭＯＳＦ
ＥＴ３ａ形成領域の裏面上には配線を形成することがで
きず、裏面配線１１ｂ形成の自由度が少ない。さらに、
薄膜構造半導体装置の側面は熱伝導度の小さいＬＯＣＯ
Ｓ酸化膜８に囲まれ、その裏面には直接熱伝導度の小さ
いポリイミド膜１３ａが接しているため、放熱効果が悪
く、その熱不安定性のために半導体素子の高集積化が阻
害される。
【００１０】結果的に、以上述べた積層単位である薄膜
構造半導体装置に関する欠点のため、かかる薄膜構造半
導体装置の張り合わせにより得られる多層構造の半導体
装置の特性は、バルクシリコン基板の２次元平面内に複
数のＭＯＳＦＥＴを配置した２次元半導体装置よりも電
気特性，あるいは熱安定性において劣ってしまうのいう
欠点があった。
構造半導体装置に関する欠点のため、かかる薄膜構造半
導体装置の張り合わせにより得られる多層構造の半導体
装置の特性は、バルクシリコン基板の２次元平面内に複
数のＭＯＳＦＥＴを配置した２次元半導体装置よりも電
気特性，あるいは熱安定性において劣ってしまうのいう
欠点があった。
【００１１】本発明は、積層単位の薄膜半導体装置の欠
点を除去し、さらに電気特性，および熱安定性に優れた
多層構造の半導体装置を形成することを目的とする。
点を除去し、さらに電気特性，および熱安定性に優れた
多層構造の半導体装置を形成することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
少なくとも２つ以上の薄膜構造半導体装置が積層してな
る多層構造の半導体装置において、薄膜構造半導体装置
が、薄膜化された単結晶半導体基板と、半導体基板の表
面のみに設けられた半導体素子と、半導体基板上に設置
され前記半導体素子間を分離する素子分離層と、前記半
導体基板表面側に設置された表面配線と、前記半導体基
板の裏面に形成された絶縁膜と、該絶縁膜上に設けられ
た裏面配線と、前記半導体基板を貫通し側壁に絶縁膜が
形成されたスルーホールを有し、該スルーホールを介し
て前記表面配線と前記裏面配線が接続され、前記素子分
離層は絶縁体よりなり、該素子分離層の下部に前記半導
体基板の裏面に達する絶縁体からなるトレンチパターン
を有することを特徴とする。好ましくは、薄膜構造半導
体装置の表面配線上、裏面配線上に上部接続電極、下部
接続電極を有し、上下に隣接する前記薄膜構造半導体装
置間は、上層の半導体装置の前記下部接続電極と下層の
半導体装置の前記上部接続電極を介して電気的に接続さ
れ、かつ、前記薄膜構造半導体装置間が絶縁材料の接着
層を介して機械的に接着される。
少なくとも２つ以上の薄膜構造半導体装置が積層してな
る多層構造の半導体装置において、薄膜構造半導体装置
が、薄膜化された単結晶半導体基板と、半導体基板の表
面のみに設けられた半導体素子と、半導体基板上に設置
され前記半導体素子間を分離する素子分離層と、前記半
導体基板表面側に設置された表面配線と、前記半導体基
板の裏面に形成された絶縁膜と、該絶縁膜上に設けられ
た裏面配線と、前記半導体基板を貫通し側壁に絶縁膜が
形成されたスルーホールを有し、該スルーホールを介し
て前記表面配線と前記裏面配線が接続され、前記素子分
離層は絶縁体よりなり、該素子分離層の下部に前記半導
体基板の裏面に達する絶縁体からなるトレンチパターン
を有することを特徴とする。好ましくは、薄膜構造半導
体装置の表面配線上、裏面配線上に上部接続電極、下部
接続電極を有し、上下に隣接する前記薄膜構造半導体装
置間は、上層の半導体装置の前記下部接続電極と下層の
半導体装置の前記上部接続電極を介して電気的に接続さ
れ、かつ、前記薄膜構造半導体装置間が絶縁材料の接着
層を介して機械的に接着される。
【００１３】本発明の半導体装置の製造方法は、少なく
とも２つ以上の薄膜構造半導体装置が積層してなる多層
構造の半導体装置における薄膜構造半導体装置の製造方
法において、半導体素子，および少なくとも半導体素子
の素子分離層底部より深い位置に底部を持つ目合わせパ
ターンが形成された半導体基板の裏面を、目合わせパタ
ーンの底部が現われるまで薄膜化する工程と、目合わせ
パターンの底部を基準として、半導体基板の裏面側にフ
ォトリソグラフィ工程を行ない、半導体基板の裏面側に
回路パターンを形成する工程と、を有している。
とも２つ以上の薄膜構造半導体装置が積層してなる多層
構造の半導体装置における薄膜構造半導体装置の製造方
法において、半導体素子，および少なくとも半導体素子
の素子分離層底部より深い位置に底部を持つ目合わせパ
ターンが形成された半導体基板の裏面を、目合わせパタ
ーンの底部が現われるまで薄膜化する工程と、目合わせ
パターンの底部を基準として、半導体基板の裏面側にフ
ォトリソグラフィ工程を行ない、半導体基板の裏面側に
回路パターンを形成する工程と、を有している。
【００１４】
【作用】半導体素子が形成され，かつＬＯＣＯＳ酸化膜
（あるいは素子分離膜）底部よりも深い位置に底部を持
つ目合わせパターンが形成してある半導体基板の薄膜化
をこの目合わせパターンの底部が現われる時点で終了さ
せるため、得られる薄膜構造半導体装置ではＬＯＣＯＳ
酸化膜裏面に薄膜状半導体層が残された構造となり、半
導体素子領域へのオーバーポリッシング現象は起り得な
い。また、ＬＯＣＯＳ酸化膜裏面の薄膜状半導体層を介
して薄膜構造半導体装置からの熱を容易に逃がすことが
可能となる。
（あるいは素子分離膜）底部よりも深い位置に底部を持
つ目合わせパターンが形成してある半導体基板の薄膜化
をこの目合わせパターンの底部が現われる時点で終了さ
せるため、得られる薄膜構造半導体装置ではＬＯＣＯＳ
酸化膜裏面に薄膜状半導体層が残された構造となり、半
導体素子領域へのオーバーポリッシング現象は起り得な
い。また、ＬＯＣＯＳ酸化膜裏面の薄膜状半導体層を介
して薄膜構造半導体装置からの熱を容易に逃がすことが
可能となる。
【００１５】さらに、薄膜構造半導体装置裏面から素子
分離酸化膜表面側に形成されているパターンが薄膜状半
導体層により遮られて見えないにもかかわらず、目合わ
せパターンの底部を露光基準として利用することによ
り、薄膜構造半導体装置の薄膜状半導体層上には絶縁膜
が形成されているため、表面側に半導体素子が形成され
ている領域であっても裏面配線を形成することが可能で
ある。この裏面配線はスルーホールを介して表面配線と
接続されているが、スルーホール側面には絶縁膜が形成
されているため電気的信号が薄膜状半導体層にリークす
る恐れはない。
分離酸化膜表面側に形成されているパターンが薄膜状半
導体層により遮られて見えないにもかかわらず、目合わ
せパターンの底部を露光基準として利用することによ
り、薄膜構造半導体装置の薄膜状半導体層上には絶縁膜
が形成されているため、表面側に半導体素子が形成され
ている領域であっても裏面配線を形成することが可能で
ある。この裏面配線はスルーホールを介して表面配線と
接続されているが、スルーホール側面には絶縁膜が形成
されているため電気的信号が薄膜状半導体層にリークす
る恐れはない。
【００１６】上述した素子分離層の下に薄膜状半導体層
の存在する薄膜構造半導体装置が張り合わせ・積層され
ている多層構造の半導体装置においては、バルクシリコ
ン基板内に形成した半導体素子と同等の電気特性，ある
いは熱安定性を保ちつつ、半導体素子の３次元配置およ
びそれらを接続する３次元配線が可能となる。
の存在する薄膜構造半導体装置が張り合わせ・積層され
ている多層構造の半導体装置においては、バルクシリコ
ン基板内に形成した半導体素子と同等の電気特性，ある
いは熱安定性を保ちつつ、半導体素子の３次元配置およ
びそれらを接続する３次元配線が可能となる。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明の第１の実施例を説明するた
めの断面図である。本実施例は、薄膜構造半導体装置を
積層してなる半導体装置における薄膜構造半導体装置に
関する。
めの断面図である。本実施例は、薄膜構造半導体装置を
積層してなる半導体装置における薄膜構造半導体装置に
関する。
【００１９】ＭＯＳＦＥＴを素子分離するＬＯＣＯＳ酸
化膜８下に存在する薄膜状シリコン２４の裏面にはシリ
コン酸化膜２５が形成されている。シリコン酸化膜２５
裏面に形成されたアルミニウム膜からなる裏面配線１１
ａは、側壁シリコン酸化膜が表面に形成されたスルーホ
ール１０ａ，および上述のＭＯＳＦＥＴのポリシリコン
配線９を介して、表面側アルミ配線１９ａと接続されて
いる。このように、薄膜状シリコン２４裏面のシリコン
酸化膜２５上に裏面配線１１ａが形成されているため、
薄膜構造半導体装置の表側のＭＯＳＦＥＴ等の半導体素
子の存在に関係なく、薄膜構造半導体装置の裏面全面に
裏面配線１１ａを形成することができる。なお、支持基
板７は単に薄膜構造半導体装置の機械的な補強材であ
り、本実施例の半導体装置の構造とは本質的に関係な
い。
化膜８下に存在する薄膜状シリコン２４の裏面にはシリ
コン酸化膜２５が形成されている。シリコン酸化膜２５
裏面に形成されたアルミニウム膜からなる裏面配線１１
ａは、側壁シリコン酸化膜が表面に形成されたスルーホ
ール１０ａ，および上述のＭＯＳＦＥＴのポリシリコン
配線９を介して、表面側アルミ配線１９ａと接続されて
いる。このように、薄膜状シリコン２４裏面のシリコン
酸化膜２５上に裏面配線１１ａが形成されているため、
薄膜構造半導体装置の表側のＭＯＳＦＥＴ等の半導体素
子の存在に関係なく、薄膜構造半導体装置の裏面全面に
裏面配線１１ａを形成することができる。なお、支持基
板７は単に薄膜構造半導体装置の機械的な補強材であ
り、本実施例の半導体装置の構造とは本質的に関係な
い。
【００２０】図２−図６，および図１を用いて本実施例
に係わる半導体装置の製造方法を説明する。
に係わる半導体装置の製造方法を説明する。
【００２１】まず、第１のシリコン基板１にトレンチパ
ターン１６を形成する〔図２〕。トレンチパターン１６
の深さは１μｍから１０μｍ程度とする。
ターン１６を形成する〔図２〕。トレンチパターン１６
の深さは１μｍから１０μｍ程度とする。
【００２２】次に、熱酸化法あるいはＣＶＤ法により酸
化シリコンをトレンチパターン１６に埋め込んだ後、シ
リコン窒化膜をマスクとする通常のＬＯＣＯＳ酸化膜８
の形成を行なう〔図３〕。
化シリコンをトレンチパターン１６に埋め込んだ後、シ
リコン窒化膜をマスクとする通常のＬＯＣＯＳ酸化膜８
の形成を行なう〔図３〕。
【００２３】続いて、ゲート電極１７およびポリシリコ
ン配線９の形成，ソース／ドレイン１８の形成，表面側
アルミ配線１９ａの形成等を行ない、ＭＯＳＦＥＴを形
成する〔図４〕。ここで肝要なことは、上述のトレンチ
パターン１６の底部がＬＯＣＯＳ酸化膜底部２１より深
い所に位置していることである。
ン配線９の形成，ソース／ドレイン１８の形成，表面側
アルミ配線１９ａの形成等を行ない、ＭＯＳＦＥＴを形
成する〔図４〕。ここで肝要なことは、上述のトレンチ
パターン１６の底部がＬＯＣＯＳ酸化膜底部２１より深
い所に位置していることである。
【００２４】さらに、必要ならば表面側アルミ配線１９
ａ上にＭＯＳＦＥＴの張り合わせ・積層用の上部接続電
極として、高融点金属であるタングステンからなるタン
グステンバンプ５ａを形成する。次に、接着剤６を用い
て支持基板７を接着する〔図５〕。
ａ上にＭＯＳＦＥＴの張り合わせ・積層用の上部接続電
極として、高融点金属であるタングステンからなるタン
グステンバンプ５ａを形成する。次に、接着剤６を用い
て支持基板７を接着する〔図５〕。
【００２５】さらにＭＯＳＦＥＴの形成された第１のシ
リコン基板１の裏面より研磨あるいはエッチングを行な
い、トレンチパターン底部２０が現われるまで薄膜化す
る〔図６〕。このシリコン基板１裏面に現われたトレン
チパターン底部２０を目合わせマークとして、裏面側に
フォトリソグラフィーが可能となる。
リコン基板１の裏面より研磨あるいはエッチングを行な
い、トレンチパターン底部２０が現われるまで薄膜化す
る〔図６〕。このシリコン基板１裏面に現われたトレン
チパターン底部２０を目合わせマークとして、裏面側に
フォトリソグラフィーが可能となる。
【００２６】このように、ＬＯＣＯＳ酸化膜底部２１よ
りも深い位置に底部のあるパターンが形成してあれば、
選択ポリッシング法を用いてＬＯＣＯＳ酸化膜裏面２１
までシリコンのポリッシングをしなくても、得られた薄
膜ＭＯＳＦＥＴ２２の裏面側にフォトリソグラフィを行
なうことが可能となる。さらに自明なことであるが、図
１４に示したようなＭＯＳＦＥＴ３ｃの素子領域シリコ
ン層１５へのオーバーポリッシング領域１４の形成は起
り得ない。
りも深い位置に底部のあるパターンが形成してあれば、
選択ポリッシング法を用いてＬＯＣＯＳ酸化膜裏面２１
までシリコンのポリッシングをしなくても、得られた薄
膜ＭＯＳＦＥＴ２２の裏面側にフォトリソグラフィを行
なうことが可能となる。さらに自明なことであるが、図
１４に示したようなＭＯＳＦＥＴ３ｃの素子領域シリコ
ン層１５へのオーバーポリッシング領域１４の形成は起
り得ない。
【００２７】次に、薄膜状シリコン２４裏面にシリコン
酸化膜２５を形成し、トレンチパターン底部２０を目合
わせマークとした裏面フォトリソグラフィ，それに続く
ドライエッチングによりスルーホール１０ａを形成す
る。続いて、ＣＶＤ法による酸化シリコン成膜，および
エッチバックによりスルーホール１０ａの側面に側壁シ
リコン酸化膜２６を形成する。さらに、アルミニウム膜
のスパッタ，裏面フォトリソグラフィ，およびドライエ
ッチングにより、裏面配線１１ａを形成する〔図１〕。
酸化膜２５を形成し、トレンチパターン底部２０を目合
わせマークとした裏面フォトリソグラフィ，それに続く
ドライエッチングによりスルーホール１０ａを形成す
る。続いて、ＣＶＤ法による酸化シリコン成膜，および
エッチバックによりスルーホール１０ａの側面に側壁シ
リコン酸化膜２６を形成する。さらに、アルミニウム膜
のスパッタ，裏面フォトリソグラフィ，およびドライエ
ッチングにより、裏面配線１１ａを形成する〔図１〕。
【００２８】ここで、薄膜状シリコン２４にはエッチン
グ法によるスルーホール１０ａの形成が必要なため、そ
の厚さは通常０．５μｍ−１０μｍである。なお、薄膜
状シリコン２４の裏面，およびスルーホール１０ａの側
面に形成する絶縁膜はシリコン酸化膜である必要はな
く、シリコン窒化膜でも良い。
グ法によるスルーホール１０ａの形成が必要なため、そ
の厚さは通常０．５μｍ−１０μｍである。なお、薄膜
状シリコン２４の裏面，およびスルーホール１０ａの側
面に形成する絶縁膜はシリコン酸化膜である必要はな
く、シリコン窒化膜でも良い。
【００２９】図７は本発明の第２の実施例を説明するた
めの断面図である。第１の実施例では半導体素子間をＬ
ＯＣＯＳ酸化膜により分離したが、本実施例ではトレン
チ分離である。本実施例の場合、素子分離用トレンチ底
部２３よりも裏面フォトリソグラフィ用のトレンチパタ
ーン底部２０が少なくとも深い所に位置する必要があ
る。
めの断面図である。第１の実施例では半導体素子間をＬ
ＯＣＯＳ酸化膜により分離したが、本実施例ではトレン
チ分離である。本実施例の場合、素子分離用トレンチ底
部２３よりも裏面フォトリソグラフィ用のトレンチパタ
ーン底部２０が少なくとも深い所に位置する必要があ
る。
【００３０】図８は本発明の第３の実施例を説明するた
めの断面図である。
めの断面図である。
【００３１】第２のシリコン基板２に形成されたバルク
ＭＯＳＦＥＴ２７上に、ＬＯＣＯＳ酸化膜８下に薄膜状
シリコン２４が存在する薄膜ＭＯＳＦＥＴ２２が張り合
わせ・積層されている。本実施例では、薄膜ＭＯＳＦＥ
Ｔ２２裏面に薄膜状シリコン２４が存在し、さらに裏面
配線１１ａが形成されているため、薄膜ＭＯＳＦＥＴ２
２からの放熱特性は優れている。
ＭＯＳＦＥＴ２７上に、ＬＯＣＯＳ酸化膜８下に薄膜状
シリコン２４が存在する薄膜ＭＯＳＦＥＴ２２が張り合
わせ・積層されている。本実施例では、薄膜ＭＯＳＦＥ
Ｔ２２裏面に薄膜状シリコン２４が存在し、さらに裏面
配線１１ａが形成されているため、薄膜ＭＯＳＦＥＴ２
２からの放熱特性は優れている。
【００３２】本実施例の半導体装置は、以下に示す工程
により容易に得ることができる。まず、第２のシリコン
基板２に形成されているバルクＭＯＳＦＥＴ２７の表面
側アルミ配線１９ｂ上に上部接続電極としてタングステ
ンバンプ５ｂを形成し、さらにバルクＭＯＳＦＥＴ２７
上にポリイミド膜１３ｂを形成する。それと平行して、
図１に示した薄膜ＭＯＳＦＥＴ２２裏面にポリイミド膜
１３ａを塗布し、さらにリフト・オフ法により裏面配線
１１ａ上に下部接続電極としてＡｕ／Ｉｎプール１２を
形成する。しかる後、シリコンを透過する赤外線顕微鏡
を用いて、バルクＭＯＳＦＥＴ２７上のタングステンバ
ンプ５ｂ上に薄膜ＭＯＳＦＥＴ２２裏面のＡｕ／Ｉｎプ
ール１２が位置するように目合わせを行ない、加熱・加
圧する。その結果、バルクＭＯＳＦＥＴ２７と薄膜ＭＯ
ＳＦＥＴ２２とはタングステンバンプ５ｂとＡｕ／Ｉｎ
プール１２とのろう付けにより電気的に接続され、ポリ
イミド膜１３ｂとポリイミド膜１３ａとの熱圧着により
機械的に接着される。最後に、支持基板７をエッチング
により除去する。
により容易に得ることができる。まず、第２のシリコン
基板２に形成されているバルクＭＯＳＦＥＴ２７の表面
側アルミ配線１９ｂ上に上部接続電極としてタングステ
ンバンプ５ｂを形成し、さらにバルクＭＯＳＦＥＴ２７
上にポリイミド膜１３ｂを形成する。それと平行して、
図１に示した薄膜ＭＯＳＦＥＴ２２裏面にポリイミド膜
１３ａを塗布し、さらにリフト・オフ法により裏面配線
１１ａ上に下部接続電極としてＡｕ／Ｉｎプール１２を
形成する。しかる後、シリコンを透過する赤外線顕微鏡
を用いて、バルクＭＯＳＦＥＴ２７上のタングステンバ
ンプ５ｂ上に薄膜ＭＯＳＦＥＴ２２裏面のＡｕ／Ｉｎプ
ール１２が位置するように目合わせを行ない、加熱・加
圧する。その結果、バルクＭＯＳＦＥＴ２７と薄膜ＭＯ
ＳＦＥＴ２２とはタングステンバンプ５ｂとＡｕ／Ｉｎ
プール１２とのろう付けにより電気的に接続され、ポリ
イミド膜１３ｂとポリイミド膜１３ａとの熱圧着により
機械的に接着される。最後に、支持基板７をエッチング
により除去する。
【００３３】本実施例では、ＭＯＳＦＥＴ間の電気的接
続にバンプとプールのろう付けを利用したが、接続電極
の構造はいかようでも構わない。また、電気的接続にろ
う付けを利用せずとも、金属／金属間の拡散溶融，ある
いは導電性ポリマーを介した接続でもよい。
続にバンプとプールのろう付けを利用したが、接続電極
の構造はいかようでも構わない。また、電気的接続にろ
う付けを利用せずとも、金属／金属間の拡散溶融，ある
いは導電性ポリマーを介した接続でもよい。
【００３４】さらに、本実施例ではＭＯＳＦＥＴが積層
された場合を示したが、ＣＭＯＳデバイスやバイポーラ
デバイスの積層に適用できることは自明であるが、ここ
で肝要なことは各半導体素子の素子分離酸化膜下に薄膜
状半導体層が存在することである。素子分離領域に化合
物半導体層が存在する化合物デバイスを積層することも
可能である。
された場合を示したが、ＣＭＯＳデバイスやバイポーラ
デバイスの積層に適用できることは自明であるが、ここ
で肝要なことは各半導体素子の素子分離酸化膜下に薄膜
状半導体層が存在することである。素子分離領域に化合
物半導体層が存在する化合物デバイスを積層することも
可能である。
【００３５】
【発明の効果】以上詳述したように、本発明を適用する
ならば素子分離領域下に薄膜状半導体層，例えば薄膜状
シリコンが存在する薄膜構造半導体装置の裏面側にも配
線層を容易に形成することができる。
ならば素子分離領域下に薄膜状半導体層，例えば薄膜状
シリコンが存在する薄膜構造半導体装置の裏面側にも配
線層を容易に形成することができる。
【００３６】さらに、素子分離領域下に薄膜状シリコン
が存在する薄膜構造半導体装置を積層した多層構造の半
導体装置においては、前述したシリコン酸化膜，あるい
はポリイミド膜等の絶縁物よりも熱導電性に優れた薄膜
状シリコン層が存在するため、半導体素子が３次元的に
配置・接続され、かつ放熱特性に優れた高密度半導体装
置を容易に得ることができる。
が存在する薄膜構造半導体装置を積層した多層構造の半
導体装置においては、前述したシリコン酸化膜，あるい
はポリイミド膜等の絶縁物よりも熱導電性に優れた薄膜
状シリコン層が存在するため、半導体素子が３次元的に
配置・接続され、かつ放熱特性に優れた高密度半導体装
置を容易に得ることができる。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例に係わる製造方法を説明
するための断面図である。
するための断面図である。
【図３】本発明の第１の実施例に係わる製造方法を説明
するための断面図である。
するための断面図である。
【図４】本発明の第１の実施例に係わる製造方法を説明
するための断面図である。
するための断面図である。
【図５】本発明の第１の実施例に係わる製造方法を説明
するための断面図である。
するための断面図である。
【図６】本発明の第１の実施例に係わる製造方法を説明
するための断面図である。
するための断面図である。
【図７】本発明の第２の実施例を説明するための断面図
である。
である。
【図８】本発明の第３の実施例を説明するための断面図
である。
である。
【図９】従来の多層構造の半導体装置の製造方法を説明
するための断面図である。
するための断面図である。
【図１０】従来の多層構造の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図１１】従来の多層構造の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図１２】従来の多層構造の半導体装置の製造方法を説
明するための断面図である。
明するための断面図である。
【図１３】従来の多層構造の半導体装置およびその製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１４】従来の多層構造の半導体装置およびその製造
方法の問題点を説明するための断面図である。
方法の問題点を説明するための断面図である。
１ 第１のシリコン基板 ２ 第２のシリコン基板 ３ａ，３ｂ，３ｃ ＭＯＳＦＥＴ ４ ＭｏＳｉ2 ／Ａｌ配線 ５ａ，５ｂ タングステンバンプ ６ 接着剤 ７ 支持基板 ８ ＬＯＣＯＳ酸化膜 ９ ポリシリコン配線 １０ａ，１０ｂ スルーホール １１ａ，１１ｂ 裏面配線 １２ Ａｕ／Ｉｎプール １３ａ，１３ｂ ポリイミド膜 １４ オーバーポリッシング領域 １５ 素子領域シリコン層 １６ トレンチパターン １７ ゲート電極 １８ ソース／ドレイン １９ａ，１９ｂ 表面側アルミ配線 ２０ トレンチパターン底部 ２１ ＬＯＣＯＳ酸化膜底部 ２２ 薄膜ＭＯＳＦＥＴ ２３ 素子分離用トレンチ底部 ２４ 薄膜状シリコン ２５ シリコン酸化膜 ２６ 側壁シリコン酸化膜 ２７ バルクＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 23/12 Ｎ 29/78 ６２６Ａ (56)参考文献 特開 昭61−144036（ＪＰ，Ａ) 特開 昭62−272556（ＪＰ，Ａ) 特開 平１−232755（ＪＰ，Ａ)
Claims (3)
- 【請求項１】少なくとも２つ以上の薄膜構造半導体装置
が積層してなる多層構造の半導体装置において、 前記薄膜構造半導体装置は、薄膜化された単結晶半導体
基板と、該半導体基板の表面のみに設けられた半導体素
子と、前記半導体基板上に設置され前記半導体素子間を
分離する素子分離層と、前記半導体基板表面側に設置さ
れた表面配線と、前記半導体基板の裏面に形成された絶
縁膜と、該絶縁膜上に設けられた裏面配線と、前記半導
体基板を貫通し側壁に絶縁膜が形成されたスルーホール
を有し、該スルーホールを介して前記表面配線と前記裏
面配線が接続され、前記素子分離層は絶縁体よりなり、
該素子分離層の下部に前記半導体基板の裏面に達する絶
縁体からなるトレンチパターンを有することを特徴とす
る半導体装置。 - 【請求項２】前記薄膜構造半導体装置は、前記表面配線
上に上部接続電極を、前記裏面配線上に下部接続電極を
それぞれ有し、 上下に隣接する前記薄膜構造半導体装置間は、上層の半
導体装置の前記下部接続電極と下層の半導体装置の前記
上部接続電極を介して電気的に接続され、かつ、前記薄
膜構造半導体装置間が絶縁材料の接着層を介して機械的
に接着されることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】少なくとも２つ以上の薄膜構造半導体装置
が積層してなる多層構造の半導体装置における前記薄膜
構造半導体装置の製造方法において、 半導体素子，および少なくとも前記半導体素子の素子分
離層底部より深い位置に底部を持つ目合わせパターンが
形成された半導体基板の裏面を、前記目合わせパターン
の前記底部が現われるまで薄膜化する工程と、 前記目合わせパターンの前記底部を基準として、前記半
導体基板の裏面側にフォトリソグラフィ工程を行ない、
前記半導体基板の裏面側に回路パターンを形成する工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180643A JP3048686B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180643A JP3048686B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541478A JPH0541478A (ja) | 1993-02-19 |
| JP3048686B2 true JP3048686B2 (ja) | 2000-06-05 |
Family
ID=16086782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180643A Expired - Lifetime JP3048686B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048686B2 (ja) |
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|---|---|---|---|---|
| JP4115326B2 (ja) | 2003-04-15 | 2008-07-09 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
| JP4651924B2 (ja) * | 2003-09-18 | 2011-03-16 | シャープ株式会社 | 薄膜半導体装置および薄膜半導体装置の製造方法 |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| US7041576B2 (en) * | 2004-05-28 | 2006-05-09 | Freescale Semiconductor, Inc. | Separately strained N-channel and P-channel transistors |
| JP4501633B2 (ja) | 2004-10-28 | 2010-07-14 | ソニー株式会社 | 固体撮像素子とその製造方法 |
| JP4943663B2 (ja) * | 2005-04-06 | 2012-05-30 | シャープ株式会社 | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 |
| US7387958B2 (en) * | 2005-07-08 | 2008-06-17 | Raytheon Company | MMIC having back-side multi-layer signal routing |
| US9343288B2 (en) * | 2013-07-31 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144036A (ja) * | 1984-12-18 | 1986-07-01 | Nec Corp | 半導体装置およびその製造方法 |
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
| JPH01232755A (ja) * | 1988-03-11 | 1989-09-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-07-22 JP JP3180643A patent/JP3048686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541478A (ja) | 1993-02-19 |
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| JP3198761B2 (ja) | 半導体装置 |
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