JPH0680794B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0680794B2 JPH0680794B2 JP60013502A JP1350285A JPH0680794B2 JP H0680794 B2 JPH0680794 B2 JP H0680794B2 JP 60013502 A JP60013502 A JP 60013502A JP 1350285 A JP1350285 A JP 1350285A JP H0680794 B2 JPH0680794 B2 JP H0680794B2
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- substrates
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Description
【発明の詳細な説明】 （発明の技術分野） 本発明は、半導体集積回路の高密度化と高速化に有効な
積層構造の半導体集積回路装置の製造方法に関するもの
である。
積層構造の半導体集積回路装置の製造方法に関するもの
である。
（従来技術とその問題点） 積層構造の半導体集積回路装置は、従来主に２次元的に
形成されていた半導体集積回路装置の高密度化，高速化
限界を打破するものとして近年検討が進められている。
積層構造の基本となるのは絶縁物上に単結晶半導体基板
を形成する技術であり、これはシリコンを用いた場合SO
I（Silicon On Insulator）技術と総称されている。
形成されていた半導体集積回路装置の高密度化，高速化
限界を打破するものとして近年検討が進められている。
積層構造の基本となるのは絶縁物上に単結晶半導体基板
を形成する技術であり、これはシリコンを用いた場合SO
I（Silicon On Insulator）技術と総称されている。
従来、SOI構造を得る技術としては、FIPOS法,SIMOX法，
レーザアニール法，ゾーンメルト法等が検討されている
が、いずれも積層化に対しては欠点を有している。FIPO
S法,SIMOX法は単層のSOIを得るには適した技術であり、
すでにLSIへの適用が報告されているが、多層化する場
合上部構造は他の方法で得る必要がある。レーザアニー
ル法，ゾーンメルト法は多層化が可能であるが、これら
の方法ではシリコン膜が完全な単結晶とならないため、
そこに形成する素子特性を劣化させる欠点がある。また
ゾーンメルト法では基板を1100℃以上に加熱する必要が
あり、多層化した場合下部に形成されている素子の特性
を変化させる可能性がある。さらに、また、上記以外に
EPIC法と呼ばれるSOI技術があるが、この方法は、ポリ
シリコンを厚く堆積しこれを支持体として使用するた
め、ポリシリコン堆積による基板の変形が生じ、しかも
多層化が出来ないという問題点があった。
レーザアニール法，ゾーンメルト法等が検討されている
が、いずれも積層化に対しては欠点を有している。FIPO
S法,SIMOX法は単層のSOIを得るには適した技術であり、
すでにLSIへの適用が報告されているが、多層化する場
合上部構造は他の方法で得る必要がある。レーザアニー
ル法，ゾーンメルト法は多層化が可能であるが、これら
の方法ではシリコン膜が完全な単結晶とならないため、
そこに形成する素子特性を劣化させる欠点がある。また
ゾーンメルト法では基板を1100℃以上に加熱する必要が
あり、多層化した場合下部に形成されている素子の特性
を変化させる可能性がある。さらに、また、上記以外に
EPIC法と呼ばれるSOI技術があるが、この方法は、ポリ
シリコンを厚く堆積しこれを支持体として使用するた
め、ポリシリコン堆積による基板の変形が生じ、しかも
多層化が出来ないという問題点があった。
このような欠点を解消するために、絶縁物層を表面に形
成した二枚の基板をその絶縁物層同志を接触させて加熱
して接着させる例（特開昭53−128285号参照）、および
集積回路が形成された二枚の基板を接着剤によって接着
させる例（特開昭58−103149号参照）が従来提案されて
いる。しかし、これらの従来技術においては基板の反り
に対する考慮が全く払われていないため、基板相互の密
着性が良好ではなく、接着の確実性と安定性が劣るとい
う欠点を有していた。
成した二枚の基板をその絶縁物層同志を接触させて加熱
して接着させる例（特開昭53−128285号参照）、および
集積回路が形成された二枚の基板を接着剤によって接着
させる例（特開昭58−103149号参照）が従来提案されて
いる。しかし、これらの従来技術においては基板の反り
に対する考慮が全く払われていないため、基板相互の密
着性が良好ではなく、接着の確実性と安定性が劣るとい
う欠点を有していた。
（発明の目的） 本発明は、これらの欠点を除去し、基板に反りがある場
合においても、比較的低温で単結晶半導体基板を絶縁物
を介して他の基板に安定かつ確実に接着して多層化を可
能とする半導体集積回路装置の製造方法を提供するもの
である。
合においても、比較的低温で単結晶半導体基板を絶縁物
を介して他の基板に安定かつ確実に接着して多層化を可
能とする半導体集積回路装置の製造方法を提供するもの
である。
（発明の構成と作用） 以下図面により本発明を詳細に説明する。
図１（ａ）〜（ｃ）は本発明の対象とする装置例を示し
たものであり、熱接着に使用した基板101,102にはいず
れもシリコンMOS型集積回路が形成されている。ここ
で、101,102は集積回路形成用基板、103,104は素子間分
離用絶縁物、105,106はMOS型集積回路のソース・ドレイ
ン領域、107,108はゲート電極、109,110は配線用絶縁物
層、111,112は配線、113,114は接着用絶縁物層、115は
上下チップ間の接続配線、116は接続配線115の接続穴で
ある。図１において、（ａ）は集積回路形成面を互いに
接着させたものであり、（ｂ）は集積回路形成面が同一
方向になるようにした場合であり、（ｃ）は、（ｂ）に
おいて上部の基板102を薄層化した場合である。図１の
構造は、このままの形で３層以上に積層可能であるた
め、微細なパターンを使用することなく集積度を高くす
ることができる。例えば、（ｃ）の構造では、上層の基
板の厚さは５〜10μｍ程度であるため、100層の積層を
行った場合でも増加する厚さは0.5〜1.0mmであり、積層
しない場合の厚さ0.4mmに対して２〜３倍の厚さの増加
により集積度は100倍となる。また、（ｃ）に示すよう
に各層間の配線を行うことにより、従来の２次元上では
50〜100μｍの配線長により接続していた部分が５〜10
μｍと短くなるため、信号の伝達時間が短くなり、高速
化が可能となる。図１に示した構造はMOS型のみなら
ず、バイポーラ型あるいはショットキ型集積回路等に適
用可能であることは勿論であり、基板としてはシリコン
以外にゲルマニウムあるいはGaAs半導体基板等に適用可
能である。また、（ｃ）の下部基板101を絶縁物とする
ことにより、容易に単層のSOI構造が得られる。
たものであり、熱接着に使用した基板101,102にはいず
れもシリコンMOS型集積回路が形成されている。ここ
で、101,102は集積回路形成用基板、103,104は素子間分
離用絶縁物、105,106はMOS型集積回路のソース・ドレイ
ン領域、107,108はゲート電極、109,110は配線用絶縁物
層、111,112は配線、113,114は接着用絶縁物層、115は
上下チップ間の接続配線、116は接続配線115の接続穴で
ある。図１において、（ａ）は集積回路形成面を互いに
接着させたものであり、（ｂ）は集積回路形成面が同一
方向になるようにした場合であり、（ｃ）は、（ｂ）に
おいて上部の基板102を薄層化した場合である。図１の
構造は、このままの形で３層以上に積層可能であるた
め、微細なパターンを使用することなく集積度を高くす
ることができる。例えば、（ｃ）の構造では、上層の基
板の厚さは５〜10μｍ程度であるため、100層の積層を
行った場合でも増加する厚さは0.5〜1.0mmであり、積層
しない場合の厚さ0.4mmに対して２〜３倍の厚さの増加
により集積度は100倍となる。また、（ｃ）に示すよう
に各層間の配線を行うことにより、従来の２次元上では
50〜100μｍの配線長により接続していた部分が５〜10
μｍと短くなるため、信号の伝達時間が短くなり、高速
化が可能となる。図１に示した構造はMOS型のみなら
ず、バイポーラ型あるいはショットキ型集積回路等に適
用可能であることは勿論であり、基板としてはシリコン
以外にゲルマニウムあるいはGaAs半導体基板等に適用可
能である。また、（ｃ）の下部基板101を絶縁物とする
ことにより、容易に単層のSOI構造が得られる。
図２に図１（ａ）の構造の製造方法の一例を示す。
この場合には、まず、従来法によりMOS型集積回路を形
成した基板101,102を用意する〔図２（ａ），
（ａ′）〕。次に、接着剤として使用する絶縁物層113,
114を堆積する〔図２（ｂ），（ｂ′）〕。この絶縁物
としてはリンを添加したシリカガラス（PSG）あるいは
ボロンを添加したシリコンガラス（BSG）その他1000℃
以下の熱処理で軟化する各種樹脂、例えば、ポリミイシ
ド，低融点の鉛ガラス等の絶縁物が使用可能である。PS
Gの場合、PH3とSiH4とO2の化学的気相成長法で300〜500
℃の温度で容易に形成可能であり、膜厚3000〜10000Å
を堆積する。次に、絶縁物層113,114を堆積した面を相
互に接触させ〔図２（ｃ），（ｃ′）〕、これを900〜1
000℃で熱処理する〔図２（ｄ）〕。これにより軟化す
る絶縁物は相互拡散を行い両基板は互いに接着される。
この時両基板上に形成されている集積回路には、1000℃
の熱処理で変化しない材料を使用する必要があるが、従
来法で問題となるのは金属配線に使用するAlのみと考え
られる。このため、Alを使用しないで他の高融点金属
（Mo又はＷ）あるいはポリシリコンで配線することが必
要である。ただし、AlとSiの反応やAlのマイグレーショ
ンが発生しない程度の温度で熱接着が可能な前記の各種
樹脂、例えば、ポリイミド又は低融点の鉛ガラス等の絶
縁膜を用いることにより、Alも使用可能である。
成した基板101,102を用意する〔図２（ａ），
（ａ′）〕。次に、接着剤として使用する絶縁物層113,
114を堆積する〔図２（ｂ），（ｂ′）〕。この絶縁物
としてはリンを添加したシリカガラス（PSG）あるいは
ボロンを添加したシリコンガラス（BSG）その他1000℃
以下の熱処理で軟化する各種樹脂、例えば、ポリミイシ
ド，低融点の鉛ガラス等の絶縁物が使用可能である。PS
Gの場合、PH3とSiH4とO2の化学的気相成長法で300〜500
℃の温度で容易に形成可能であり、膜厚3000〜10000Å
を堆積する。次に、絶縁物層113,114を堆積した面を相
互に接触させ〔図２（ｃ），（ｃ′）〕、これを900〜1
000℃で熱処理する〔図２（ｄ）〕。これにより軟化す
る絶縁物は相互拡散を行い両基板は互いに接着される。
この時両基板上に形成されている集積回路には、1000℃
の熱処理で変化しない材料を使用する必要があるが、従
来法で問題となるのは金属配線に使用するAlのみと考え
られる。このため、Alを使用しないで他の高融点金属
（Mo又はＷ）あるいはポリシリコンで配線することが必
要である。ただし、AlとSiの反応やAlのマイグレーショ
ンが発生しない程度の温度で熱接着が可能な前記の各種
樹脂、例えば、ポリイミド又は低融点の鉛ガラス等の絶
縁膜を用いることにより、Alも使用可能である。
図１（ｂ）の装置の製造は、図２に示した上部基板102
への絶縁物層114の形成を裏面に行うことにより同様に
可能となる。
への絶縁物層114の形成を裏面に行うことにより同様に
可能となる。
図３に図１（ｃ）の装置の製造方法の一例を示す。ま
ず、従来法で形成したMOS型集積回路基板201と集積回路
が形成されていない単結晶基板202を用意する。両基板2
01,202を図２と同様に絶縁物層213,214を介して相互に
接着する〔図３（ａ）〕。次に、単結晶基板202を、接
着面の反対側から機械的あるいは化学的に研磨を行い、
薄層化する〔図３（ｂ）〕。さらに、薄層化した単結晶
基板上に従来法により集積回路を形成することにより、
図３（ｃ）の構造が得られる。この集積回路の製造工程
において、さらに必要な工程は、上下間の配線を接続す
るための接続穴116の形成と、チップ接続配線115の形成
である。この工程を追加することにより、容易に図１
（ｃ）の構造を得ることができる。
ず、従来法で形成したMOS型集積回路基板201と集積回路
が形成されていない単結晶基板202を用意する。両基板2
01,202を図２と同様に絶縁物層213,214を介して相互に
接着する〔図３（ａ）〕。次に、単結晶基板202を、接
着面の反対側から機械的あるいは化学的に研磨を行い、
薄層化する〔図３（ｂ）〕。さらに、薄層化した単結晶
基板上に従来法により集積回路を形成することにより、
図３（ｃ）の構造が得られる。この集積回路の製造工程
において、さらに必要な工程は、上下間の配線を接続す
るための接続穴116の形成と、チップ接続配線115の形成
である。この工程を追加することにより、容易に図１
（ｃ）の構造を得ることができる。
薄層化単結晶膜301,401を容易に得る方法を図4,5に示
す。図４は単結晶基板の代わりにSIMOX法により形成し
たSOI基板322を使用した場合であり〔図４（ａ）〕、薄
層化工程によって埋め込まれた酸化膜321が化学研磨の
障壁となるため均一な研磨が可能である〔図４
（ｂ）〕。
す。図４は単結晶基板の代わりにSIMOX法により形成し
たSOI基板322を使用した場合であり〔図４（ａ）〕、薄
層化工程によって埋め込まれた酸化膜321が化学研磨の
障壁となるため均一な研磨が可能である〔図４
（ｂ）〕。
また、図５は単結晶基板の代わりにFIPOS法によって得
られるSOI基板403を使用した場合であり〔図５
（ａ）〕、SIMOX基板と同様に単結晶シリコン膜下の厚
い酸化膜402が研磨に対する適当な障壁となるため均一
な薄膜401を得ることが可能となる〔図５（ｂ）〕。
られるSOI基板403を使用した場合であり〔図５
（ａ）〕、SIMOX基板と同様に単結晶シリコン膜下の厚
い酸化膜402が研磨に対する適当な障壁となるため均一
な薄膜401を得ることが可能となる〔図５（ｂ）〕。
図６は熱軟化性の絶縁物による接着をさらに確実なもの
とするための本発明による製造方法の主要部分を示した
ものである。熱接着を確実に行うためには熱処理前に両
基板501,502の密着を確実に行う必要がある。半導体基
板は通常の４インチ径ウェハではウェハのそり量は10μ
ｍ以下であるが２枚合わせた場合の密着性は完全ではな
い。そのため、図６に示すように、減圧室520内に収容
した10-2torr以下の減圧下において両基板501,502を合
わせ、まず周辺部を加圧加熱用治具503,504により900℃
〜1000℃に加熱しさらに加圧して、周辺部の接着を行
う。次に、大気圧中にとりだした後再度900℃〜1000℃
で加熱する。これにより、中央部に空間があった場合で
も大気圧より加圧されることになり、密着性の良好な状
態で加熱接着することができる。
とするための本発明による製造方法の主要部分を示した
ものである。熱接着を確実に行うためには熱処理前に両
基板501,502の密着を確実に行う必要がある。半導体基
板は通常の４インチ径ウェハではウェハのそり量は10μ
ｍ以下であるが２枚合わせた場合の密着性は完全ではな
い。そのため、図６に示すように、減圧室520内に収容
した10-2torr以下の減圧下において両基板501,502を合
わせ、まず周辺部を加圧加熱用治具503,504により900℃
〜1000℃に加熱しさらに加圧して、周辺部の接着を行
う。次に、大気圧中にとりだした後再度900℃〜1000℃
で加熱する。これにより、中央部に空間があった場合で
も大気圧より加圧されることになり、密着性の良好な状
態で加熱接着することができる。
図７は図６の方法をさらに改良した方法であり、基板60
1,602の少なくとも片方の絶縁層の周辺部以外であって
スクライブライン等密着させる必要のない部分に溝610
を形成した後に図６の工程を行う。この場合は、溝610
の内部は減圧状態が保持されるので、溝部以外密着させ
る必要のある部分は大気圧の作用により完全に密着し接
着が行える。熱軟化性絶縁物を密着あるいは減圧中で熱
処理すると、小さな気泡が発生し白濁し密着性が低下す
る場合がある。これは絶縁物中のボンドの結合状態が不
完全なためであり、酸素中あるいは水蒸気中で予め900
〜1000℃の熱処理をすることにより改善することができ
る。また、半導体基板に直接PSG等を形成後、熱処理す
ると、PSG中のリンが半導体基板中に拡散するが、これ
を防止するには熱酸化膜あるいは不純物を含まないSiO2
あるいはSi3N4膜をPSG形成前に形成しておけばよい。さ
らにまた、半導体基板は素子を形成することにより、表
面に凹凸が生じ平面性が劣化する。このため、平坦化技
術等を使用することにより平面性を良好にすることが、
接着性の改善に有効である。
1,602の少なくとも片方の絶縁層の周辺部以外であって
スクライブライン等密着させる必要のない部分に溝610
を形成した後に図６の工程を行う。この場合は、溝610
の内部は減圧状態が保持されるので、溝部以外密着させ
る必要のある部分は大気圧の作用により完全に密着し接
着が行える。熱軟化性絶縁物を密着あるいは減圧中で熱
処理すると、小さな気泡が発生し白濁し密着性が低下す
る場合がある。これは絶縁物中のボンドの結合状態が不
完全なためであり、酸素中あるいは水蒸気中で予め900
〜1000℃の熱処理をすることにより改善することができ
る。また、半導体基板に直接PSG等を形成後、熱処理す
ると、PSG中のリンが半導体基板中に拡散するが、これ
を防止するには熱酸化膜あるいは不純物を含まないSiO2
あるいはSi3N4膜をPSG形成前に形成しておけばよい。さ
らにまた、半導体基板は素子を形成することにより、表
面に凹凸が生じ平面性が劣化する。このため、平坦化技
術等を使用することにより平面性を良好にすることが、
接着性の改善に有効である。
（発明の効果） 以上説明したように、本発明によれば、以下の利点があ
る。
る。
集積回路を形成した基板を多層に接着した構造を得
られるため、高密度の集積回路装置が得られ、配線距離
が短くなるため高速動作が可能となる。
られるため、高密度の集積回路装置が得られ、配線距離
が短くなるため高速動作が可能となる。
熱軟化性絶縁物を接着剤として使用するため、1000
℃以下の低温で接着が可能であり、形成した集積回路に
与える影響がない。
℃以下の低温で接着が可能であり、形成した集積回路に
与える影響がない。
接着後に半導体基板を薄層化することにより、容易
にSOI構造をえることができる。
にSOI構造をえることができる。
減圧中で周辺部を熱圧着接着後、大気中で熱処理す
ることにより、確実な接着が可能である。
ることにより、確実な接着が可能である。
さらに、周辺部以外に溝を形成することにより、そ
りのあるウェハも完全に接着することができる。
りのあるウェハも完全に接着することができる。
図１（ａ）（ｂ）（ｃ）は本発明が対象とする半導体集
積回路装置例を示す断面図、図２（ａ）（ａ′）（ｂ）
（ｂ′）（ｃ）（ｃ′）（ｄ）は図１（ａ）に示す装置
の製造方法を説明するための断面図、第３図（ａ）
（ｂ）（ｃ）は図１（ｃ）に示す装置の製造方法を説明
するための断面図、図４（ａ）（ｂ）は図１（ｃ）に示
す装置においてSIMOX基板を使用した場合の製造方法を
説明するための断面図、図５（ａ）（ｂ）は図１（ｃ）
に示す装置においてFIPOS基板を使用した場合の製造方
法を説明するための断面図、図６は本発明の製造方法に
おいて熱接着を確実に行うための方法を説明するための
断面図、図７（ａ）（ｂ）は図６の方法をさらに改良す
る方法を説明するための断面図と平面略図である。 101,102,201,202……集積回路形成用基板、103,104,20
3,204……素子間分離用の絶縁物層、105,106,205,206…
…MOS型集積回路のソース・ドレイン領域、107,108,20
7,208……ゲート電極、109,110,209,210……配線用の絶
縁物層、111,112,211,212……配線、113,114,213,214…
…接着用の第1,第２絶縁物層、115……上下チップ間の
接続配線、116……接続配線115の接続穴、301……SIMOX
法により得られるシリコン薄膜、321……SIMOX法により
形成される埋め込み酸化膜、322……シリコン基板、401
……FIPOS法により得られるシリコン薄膜、402……多孔
質シリコン酸化膜、403……シリコン基板、501,502……
接着される基板、503,504……加圧加熱用治具、520……
減圧室、601,602……接着される基板、610……基板の周
辺部以外に形成された溝。
積回路装置例を示す断面図、図２（ａ）（ａ′）（ｂ）
（ｂ′）（ｃ）（ｃ′）（ｄ）は図１（ａ）に示す装置
の製造方法を説明するための断面図、第３図（ａ）
（ｂ）（ｃ）は図１（ｃ）に示す装置の製造方法を説明
するための断面図、図４（ａ）（ｂ）は図１（ｃ）に示
す装置においてSIMOX基板を使用した場合の製造方法を
説明するための断面図、図５（ａ）（ｂ）は図１（ｃ）
に示す装置においてFIPOS基板を使用した場合の製造方
法を説明するための断面図、図６は本発明の製造方法に
おいて熱接着を確実に行うための方法を説明するための
断面図、図７（ａ）（ｂ）は図６の方法をさらに改良す
る方法を説明するための断面図と平面略図である。 101,102,201,202……集積回路形成用基板、103,104,20
3,204……素子間分離用の絶縁物層、105,106,205,206…
…MOS型集積回路のソース・ドレイン領域、107,108,20
7,208……ゲート電極、109,110,209,210……配線用の絶
縁物層、111,112,211,212……配線、113,114,213,214…
…接着用の第1,第２絶縁物層、115……上下チップ間の
接続配線、116……接続配線115の接続穴、301……SIMOX
法により得られるシリコン薄膜、321……SIMOX法により
形成される埋め込み酸化膜、322……シリコン基板、401
……FIPOS法により得られるシリコン薄膜、402……多孔
質シリコン酸化膜、403……シリコン基板、501,502……
接着される基板、503,504……加圧加熱用治具、520……
減圧室、601,602……接着される基板、610……基板の周
辺部以外に形成された溝。
Claims (4)
- 【請求項１】半導体集積回路が形成されてなる第１の基
板上に熱処理によって軟化現象を生ずる第１の絶縁物層
を形成する第１の工程と、他の半導体基板もしくは絶縁
物基板又は半導体集積回路が形成されてなる基板のいず
れかよりなる第２の基板上に第２の絶縁物層を形成する
第２の工程と、前記第１の絶縁物層と前記第２の絶縁物
層を減圧下において相互に密着させ減圧下において両基
板の周辺部を加熱圧着する第３の工程と、その後大気圧
下において加熱し前記第１の基板と前記第２の基板を相
互に接着する第４の工程とを少なくとも含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２】前記第１の絶縁物層と前記第２の絶縁物層
との相互密着前に前記両基板の絶縁物層の基板周辺部以
外の部分に溝を形成する工程を含むことを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置の製造方
法。 - 【請求項３】半導体集積回路が形成されてなる第１の基
板上に熱処理によって軟化現象を生ずる第１の絶縁層を
形成する第１の工程と、他の半導体基板よりなる第２の
基板上に第２の絶縁物層を形成する第２の工程と、前記
第１の絶縁物層と前記第２の絶縁物層を減圧下において
相互に密着させ減圧下において両基板の周辺部を加熱圧
着する第３の工程と、その後大気圧下において加熱し前
記第１の基板と前記第２の基板を相互に接着する第４の
工程と、前記第２の基板を薄層化する第５の工程と、該
薄層化した前記第２の基板に集積回路を形成する第６の
工程を少なくとも含むことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４】前記第１の絶縁物層と前記第２の絶縁物層
との相互密着前に前記両基板の絶縁物層の基板周辺部以
外の部分に溝を形成する工程を含むことを特徴とする特
許請求の範囲第３項記載の半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013502A JPH0680794B2 (ja) | 1985-01-29 | 1985-01-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013502A JPH0680794B2 (ja) | 1985-01-29 | 1985-01-29 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174661A JPS61174661A (ja) | 1986-08-06 |
| JPH0680794B2 true JPH0680794B2 (ja) | 1994-10-12 |
Family
ID=11834897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013502A Expired - Lifetime JPH0680794B2 (ja) | 1985-01-29 | 1985-01-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680794B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| US5025304A (en) * | 1988-11-29 | 1991-06-18 | Mcnc | High density semiconductor structure and method of making the same |
| DE4433330C2 (de) * | 1994-09-19 | 1997-01-30 | Fraunhofer Ges Forschung | Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur |
| US6984571B1 (en) * | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| JP5587826B2 (ja) * | 2011-05-12 | 2014-09-10 | 日本電信電話株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128285A (en) * | 1977-04-14 | 1978-11-09 | Nec Corp | Semiconductor device and production of the same |
| JPS58103149A (ja) * | 1981-12-15 | 1983-06-20 | Matsushita Electric Works Ltd | 半導体装置 |
-
1985
- 1985-01-29 JP JP60013502A patent/JPH0680794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61174661A (ja) | 1986-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |