JP3391321B2 - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
- Publication number
- JP3391321B2 JP3391321B2 JP35051699A JP35051699A JP3391321B2 JP 3391321 B2 JP3391321 B2 JP 3391321B2 JP 35051699 A JP35051699 A JP 35051699A JP 35051699 A JP35051699 A JP 35051699A JP 3391321 B2 JP3391321 B2 JP 3391321B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- interlayer insulating
- insulating film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に厚さの薄いベアチップに形成された半導体集
積回路とその製造法に関する。
関し、特に厚さの薄いベアチップに形成された半導体集
積回路とその製造法に関する。
【０００２】
【従来の技術】現在の半導体集積回路は、単結晶成長で
生成されたインゴットから薄く切り出されたウェーハと
呼ばれる半導体基板上に、半導体物質、薄膜金属、絶縁
体薄膜などの薄膜物質を積層して、これらを微小印刷技
術によりパターニングすることにより形成されている。
ウェーハ上に形成されている状態の集積回路ベアチップ
はウェーハに比べ小さいので同じ回路パターンを繰り返
し複数印刷することにより同一基板上に複数のベアチッ
プを得ることができる。ここでは、封入容器に格納され
ていないチップをベアチップと称する。この半導体基板
の厚さは、加工時に基板が割れないくらいの数百ミクロ
ンの厚さであり、その基板の表面に回路が形成され、表
面加工の最終工程の終了後に所定の厚さに裏面から切削
され、所定のベアチップのサイズに切り出される。ベア
チップへの切り離しを容易にするために、切断される部
分の積層物質は除去されている。
生成されたインゴットから薄く切り出されたウェーハと
呼ばれる半導体基板上に、半導体物質、薄膜金属、絶縁
体薄膜などの薄膜物質を積層して、これらを微小印刷技
術によりパターニングすることにより形成されている。
ウェーハ上に形成されている状態の集積回路ベアチップ
はウェーハに比べ小さいので同じ回路パターンを繰り返
し複数印刷することにより同一基板上に複数のベアチッ
プを得ることができる。ここでは、封入容器に格納され
ていないチップをベアチップと称する。この半導体基板
の厚さは、加工時に基板が割れないくらいの数百ミクロ
ンの厚さであり、その基板の表面に回路が形成され、表
面加工の最終工程の終了後に所定の厚さに裏面から切削
され、所定のベアチップのサイズに切り出される。ベア
チップへの切り離しを容易にするために、切断される部
分の積層物質は除去されている。
【０００３】図７は従来の、ウェーハから切り出された
後の半導体集積回路ベアチップの概念を示す模式図であ
り、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面の
断面図、（ｃ）は回路図である。図７は説明のために能
動素子としてＦＥＴ，受動素子としてスパイラルインダ
クタのそれぞれ１個を半導体基板上に配設した最も簡単
なモノリシックＩＣを例として示している。
後の半導体集積回路ベアチップの概念を示す模式図であ
り、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面の
断面図、（ｃ）は回路図である。図７は説明のために能
動素子としてＦＥＴ，受動素子としてスパイラルインダ
クタのそれぞれ１個を半導体基板上に配設した最も簡単
なモノリシックＩＣを例として示している。
【０００４】半導体基板１０１の上に能動層１０２、オ
ーミック電極１０３ｓ、１０３ｄ、ゲート電極１０４
ｇ、ゲート電極配線１０４、層間絶縁膜１０９、上部配
線電極１０５が薄膜にて形成されている。
ーミック電極１０３ｓ、１０３ｄ、ゲート電極１０４
ｇ、ゲート電極配線１０４、層間絶縁膜１０９、上部配
線電極１０５が薄膜にて形成されている。
【０００５】この例では集積回路上を接続する配線はゲ
ート電極配線１０４と上部配線電極１０５とで立体的に
構成されており、両者は短絡しないように層間絶縁膜１
０９で分離され、両者の接続はスルーホールに設けられ
た電極を介して行われている。層間絶縁膜１０９は二酸
化シリコン（ＳｉＯ2 ）またはシリコン窒化膜（Ｓｉ 3
Ｎ4 ）等で、厚みは１ミクロン程度で形成されているこ
とが多く、製法としては良質の薄膜が生成されるという
ことでＬＰＣＶＤ（低圧蒸気堆積法）が採用されている
場合が多い。
ート電極配線１０４と上部配線電極１０５とで立体的に
構成されており、両者は短絡しないように層間絶縁膜１
０９で分離され、両者の接続はスルーホールに設けられ
た電極を介して行われている。層間絶縁膜１０９は二酸
化シリコン（ＳｉＯ2 ）またはシリコン窒化膜（Ｓｉ 3
Ｎ4 ）等で、厚みは１ミクロン程度で形成されているこ
とが多く、製法としては良質の薄膜が生成されるという
ことでＬＰＣＶＤ（低圧蒸気堆積法）が採用されている
場合が多い。
【０００６】この層間絶縁膜１０９は、ベアチップの周
辺部分のスクライブ領域１１０では、ウェーハから個々
のベアチップを切り出すために除去されている。ベアチ
ップ裏面には、ロー付けがし易いように厚さ１０００オ
ングストローム〜１ミクロン程度の裏面金属薄膜１１１
が形成されている。
辺部分のスクライブ領域１１０では、ウェーハから個々
のベアチップを切り出すために除去されている。ベアチ
ップ裏面には、ロー付けがし易いように厚さ１０００オ
ングストローム〜１ミクロン程度の裏面金属薄膜１１１
が形成されている。
【０００７】そして集積回路チップを扱いやすくし、ま
た、外気から遮断して信頼度を確保するためにベアチッ
プは封入容器にロウ材等を使用して固着される。固着す
る時の温度は、例えば金と錫との合金を使用するときに
は合金の融点の３１０℃以上である。あるいは、樹脂接
着剤などによる固着の場合には、樹脂を硬化させるため
に１５０〜２００℃で熱硬化させる。
た、外気から遮断して信頼度を確保するためにベアチッ
プは封入容器にロウ材等を使用して固着される。固着す
る時の温度は、例えば金と錫との合金を使用するときに
は合金の融点の３１０℃以上である。あるいは、樹脂接
着剤などによる固着の場合には、樹脂を硬化させるため
に１５０〜２００℃で熱硬化させる。
【０００８】
【発明が解決しようとする課題】ベアチップの厚さは、
半導体表面で発生する熱をチップ裏面を経由して封入容
器外部に伝達して放散させるために薄いほうが好まし
い。しかし、一方薄くすればするほど半導体チップは封
入容器に固着する際にベアチップ自身が反ってしまうと
いう問題を生じる。ベアチップが反り返るとベアチップ
自身の機械的強度が問題となり、クラックなどが生じ、
割れることもあり得る。
半導体表面で発生する熱をチップ裏面を経由して封入容
器外部に伝達して放散させるために薄いほうが好まし
い。しかし、一方薄くすればするほど半導体チップは封
入容器に固着する際にベアチップ自身が反ってしまうと
いう問題を生じる。ベアチップが反り返るとベアチップ
自身の機械的強度が問題となり、クラックなどが生じ、
割れることもあり得る。
【０００９】図８は比較的厚さが薄いベアチップを封入
容器に固着した状態を示す模式的断面図である。ただし
図ではチップ表面の薄膜の様子などは省略してある。
容器に固着した状態を示す模式的断面図である。ただし
図ではチップ表面の薄膜の様子などは省略してある。
【００１０】チップが反る理由は、チップを固着するた
めの温度が２００〜３００℃と高温になるため、半導体
基板１０１は熱により膨張し、一方半導体基板表面に構
成された薄膜のうち層間絶縁膜１０９、例えば二酸化シ
リコンなどの比較的厚く積層された物質は熱膨張率の違
いから層間絶縁膜１０９から加えられる応力に対抗して
元の状態を保つ方向に働き、これらの力関係によって反
り返ると考えられている。
めの温度が２００〜３００℃と高温になるため、半導体
基板１０１は熱により膨張し、一方半導体基板表面に構
成された薄膜のうち層間絶縁膜１０９、例えば二酸化シ
リコンなどの比較的厚く積層された物質は熱膨張率の違
いから層間絶縁膜１０９から加えられる応力に対抗して
元の状態を保つ方向に働き、これらの力関係によって反
り返ると考えられている。
【００１１】本発明の目的は、封入容器に封入の際のベ
アチップの反りを低減あるいは防止する半導体集積回路
とその製造方法を提供することにある。
アチップの反りを低減あるいは防止する半導体集積回路
とその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に薄膜物質が積層されて形成された半
導体集積回路ベアチップにおいて、半導体基板と電極配
線との間に設けられている層間絶縁膜の電気配線の設け
られていない領域に、その層間絶縁膜を貫通する空隙が
形成されている。
は、半導体基板上に薄膜物質が積層されて形成された半
導体集積回路ベアチップにおいて、半導体基板と電極配
線との間に設けられている層間絶縁膜の電気配線の設け
られていない領域に、その層間絶縁膜を貫通する空隙が
形成されている。
【００１３】空隙が、素子と配線の形成されていない部
分の層間絶縁膜とその上の薄膜物質を除去して形成され
た領域であってもよく、空隙が、主としてベアチップの
短辺にほぼ平行となるようにスリット状に形成されてい
てもよい。
分の層間絶縁膜とその上の薄膜物質を除去して形成され
た領域であってもよく、空隙が、主としてベアチップの
短辺にほぼ平行となるようにスリット状に形成されてい
てもよい。
【００１４】本発明の半導体集積装置の製造方法は、半
導体基板上に薄膜物質が積層されて形成された半導体集
積回路ベアチップを有する半導体集積装置の製造方法で
あって、基板上での所定の薄膜物質の堆積、除去により
所望の素子と配線を有する半導体集積回路を形成する工
程において、基板に接して形成された層間絶縁膜の素子
および配線の形成されていない領域のスクライブライン
を除く所定の部分ならびにその部分の堆積物質の除去
を、半導体集積回路を形成する工程を用いて同時に実行
する。
導体基板上に薄膜物質が積層されて形成された半導体集
積回路ベアチップを有する半導体集積装置の製造方法で
あって、基板上での所定の薄膜物質の堆積、除去により
所望の素子と配線を有する半導体集積回路を形成する工
程において、基板に接して形成された層間絶縁膜の素子
および配線の形成されていない領域のスクライブライン
を除く所定の部分ならびにその部分の堆積物質の除去
を、半導体集積回路を形成する工程を用いて同時に実行
する。
【００１５】
【００１６】
【００１７】基板上のベアチップのスクライブ領域以外
の部分でも、不必要な部分の層間絶縁膜が削除されるの
で、温度上昇時に基板の膨張により層間絶縁膜に与える
応力が低減し、従来であればマウント時にチップが反り
返るような厚みの程度までチップ厚が薄くなってもベア
チップを反り返りにくくすることが可能となる。それに
よってベアチップが正しい状態で封入容器に固着される
ので基板の裏面から封入容器への熱の放散がよくなり、
機械的に安定するので、半導体装置の信頼度も向上す
る。
の部分でも、不必要な部分の層間絶縁膜が削除されるの
で、温度上昇時に基板の膨張により層間絶縁膜に与える
応力が低減し、従来であればマウント時にチップが反り
返るような厚みの程度までチップ厚が薄くなってもベア
チップを反り返りにくくすることが可能となる。それに
よってベアチップが正しい状態で封入容器に固着される
ので基板の裏面から封入容器への熱の放散がよくなり、
機械的に安定するので、半導体装置の信頼度も向上す
る。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体ベアチップの概念を示す模式図であり
（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面の断面
図、（ｃ）は回路図である。図１は説明を簡単にするた
めに、能動素子としてＦＥＴ、受動素子としてスパイラ
ルインダクタのそれぞれ１個をずつを半導体基板上に配
設した最も簡単なモノリシックＩＣを例として示してい
る。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体ベアチップの概念を示す模式図であり
（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面の断面
図、（ｃ）は回路図である。図１は説明を簡単にするた
めに、能動素子としてＦＥＴ、受動素子としてスパイラ
ルインダクタのそれぞれ１個をずつを半導体基板上に配
設した最も簡単なモノリシックＩＣを例として示してい
る。
【００１９】半導体ベアチップでは、半導体基板１の上
には能動層２が形成され、ゲートとなる領域の上にはゲ
ート電極４ｇが形成され、２個のソースとなる領域の上
にはそれぞれオーミック電極３ｓが形成され、ドレイン
となる領域の上にはオーミック電極３ｄが形成されてい
る。
には能動層２が形成され、ゲートとなる領域の上にはゲ
ート電極４ｇが形成され、２個のソースとなる領域の上
にはそれぞれオーミック電極３ｓが形成され、ドレイン
となる領域の上にはオーミック電極３ｄが形成されてい
る。
【００２０】また、ゲート電極４ｇおよびオーミック電
極３ｓ、３ｄの形成された基板１の表面は、層間絶縁膜
９によって覆われている。そして、２個あるゲート電極
４ｇは基板１に対し水平な方向に引き出されてゲート電
極配線４を介して信号入力電極２０と接続されている。
極３ｓ、３ｄの形成された基板１の表面は、層間絶縁膜
９によって覆われている。そして、２個あるゲート電極
４ｇは基板１に対し水平な方向に引き出されてゲート電
極配線４を介して信号入力電極２０と接続されている。
【００２１】同様に、２個のオーミック電極３ｓの上に
はそれぞれ電極６ｓ、７ｓを介してソース電極２３が形
成され、２個のソース電極２３はエアブリッジ配線８を
介して短絡されている。またオーミック電極３ｄ上には
電極６ｄを介してドレイン電極２２が形成されている。
はそれぞれ電極６ｓ、７ｓを介してソース電極２３が形
成され、２個のソース電極２３はエアブリッジ配線８を
介して短絡されている。またオーミック電極３ｄ上には
電極６ｄを介してドレイン電極２２が形成されている。
【００２２】なお、このドレイン電極２２は、ＦＥＴ外
の領域まで引き出されて信号線として機能する。この場
合ドレイン電極２２と同一の金属で形成されるスパイラ
ルインダクタ２６に接続され、最終的には信号出力電極
２４に接続されている。ゲート電極配線４、層間絶縁膜
９、上部配線電極５は薄膜にて形成されている。
の領域まで引き出されて信号線として機能する。この場
合ドレイン電極２２と同一の金属で形成されるスパイラ
ルインダクタ２６に接続され、最終的には信号出力電極
２４に接続されている。ゲート電極配線４、層間絶縁膜
９、上部配線電極５は薄膜にて形成されている。
【００２３】この例では集積回路上を接続する配線がゲ
ート電極配線４と上部配線電極５とで立体的に構成され
ており、両者が短絡しないように層間絶縁膜９で分離さ
れ、上層の上部配線電極５と下層のドレイン電極２２と
の接続は層間絶縁膜９を貫通して設けられたスルーホー
ルの電極６ｄで行われている。層間絶縁膜９は厚みは１
ミクロン程度の二酸化シリコン（ＳｉＯ2 ）またはシリ
コン窒化膜（Ｓｉ3 Ｎ 4 ）等で形成されていることが多
く、製法としては良質の薄膜が生成されるということで
ＬＰＣＶＤ（低圧化学的気相堆積法）が採用されている
場合が多い。
ート電極配線４と上部配線電極５とで立体的に構成され
ており、両者が短絡しないように層間絶縁膜９で分離さ
れ、上層の上部配線電極５と下層のドレイン電極２２と
の接続は層間絶縁膜９を貫通して設けられたスルーホー
ルの電極６ｄで行われている。層間絶縁膜９は厚みは１
ミクロン程度の二酸化シリコン（ＳｉＯ2 ）またはシリ
コン窒化膜（Ｓｉ3 Ｎ 4 ）等で形成されていることが多
く、製法としては良質の薄膜が生成されるということで
ＬＰＣＶＤ（低圧化学的気相堆積法）が採用されている
場合が多い。
【００２４】ウェーハ上に複数作成されたベアチップ
は、それぞれに形成された集積回路を個々の半導体装置
とするために、それぞれ切り離されて個別のベアチップ
となり、取り扱いを容易にし、また外気から遮断し信頼
度を確保するために封入容器に収納され、ロウ材等を使
用して封入容器に固着される。この固着に、例えば金と
錫の合金を使用する場合の加熱温度は融点の３１０℃以
上となる。あるいは、樹脂接着剤などによる固着の場合
には、樹脂を硬化させるために１５０〜２００℃で熱硬
化させる。
は、それぞれに形成された集積回路を個々の半導体装置
とするために、それぞれ切り離されて個別のベアチップ
となり、取り扱いを容易にし、また外気から遮断し信頼
度を確保するために封入容器に収納され、ロウ材等を使
用して封入容器に固着される。この固着に、例えば金と
錫の合金を使用する場合の加熱温度は融点の３１０℃以
上となる。あるいは、樹脂接着剤などによる固着の場合
には、樹脂を硬化させるために１５０〜２００℃で熱硬
化させる。
【００２５】通常ウェーハからベアチップを切り出す時
にベアチップ同士の切り離しを容易にするため、層間絶
縁膜９はウェーハが切断される領域（スクライブ領域１
０）では除去されているが、本発明の半導体ベアチップ
では、封入容器に装着の際に加熱によって生ずる基板１
と層間絶縁膜９の熱膨張率の差による層間絶縁膜９の応
力がベアチップ全体に及んで全体が反るのを防ぐため
に、ベアチップ周辺部のスクライブ領域１０以外におい
も図１に示すように不必要部分の層間絶縁膜９がスリッ
ト２５となるように除去されている。ベアチップ裏面に
は、ロー付けがし易いように厚さ１０００オングストロ
ーム〜１ミクロン程度の裏面金属薄膜１１が形成されて
いる。
にベアチップ同士の切り離しを容易にするため、層間絶
縁膜９はウェーハが切断される領域（スクライブ領域１
０）では除去されているが、本発明の半導体ベアチップ
では、封入容器に装着の際に加熱によって生ずる基板１
と層間絶縁膜９の熱膨張率の差による層間絶縁膜９の応
力がベアチップ全体に及んで全体が反るのを防ぐため
に、ベアチップ周辺部のスクライブ領域１０以外におい
も図１に示すように不必要部分の層間絶縁膜９がスリッ
ト２５となるように除去されている。ベアチップ裏面に
は、ロー付けがし易いように厚さ１０００オングストロ
ーム〜１ミクロン程度の裏面金属薄膜１１が形成されて
いる。
【００２６】このように不必要部分の層間絶縁膜９が除
去されることにより、図２に示すごとく表面の層間絶縁
膜９の応力が分散するので、結果としてチップを反らせ
る力が分散され、温度上昇時に半導体基板１の伸びと拮
抗して半導体基板１を反らせることがなくなり半導体基
板１の裏面がロー材１４で封入容器基部１７に安定的に
固定される。
去されることにより、図２に示すごとく表面の層間絶縁
膜９の応力が分散するので、結果としてチップを反らせ
る力が分散され、温度上昇時に半導体基板１の伸びと拮
抗して半導体基板１を反らせることがなくなり半導体基
板１の裏面がロー材１４で封入容器基部１７に安定的に
固定される。
【００２７】図１では説明を簡単にするために層間絶縁
膜９を除去する部分を２カ所だけにスリット状に設けて
いるが、これらはできるだけ多い方がよい。
膜９を除去する部分を２カ所だけにスリット状に設けて
いるが、これらはできるだけ多い方がよい。
【００２８】また、集積回路上の配線の関係でスリット
状に形成することが困難な場合は、層間絶縁膜９を除去
する部分３５を図３に示すように素子と配線部３６を避
けて小さく分散させてもよい。
状に形成することが困難な場合は、層間絶縁膜９を除去
する部分３５を図３に示すように素子と配線部３６を避
けて小さく分散させてもよい。
【００２９】次に本発明の半導体集積回路の製造方法を
図面を参照して説明する。図４〜図６は本発明の半導体
集積回路の製造工程を示す模式図であり、図４（ａ）は
集積回路が形成される基板を示し、（ｂ）は能動素子を
形成する工程を示し、（ｃ）は層間絶縁膜を堆積させる
工程を示し、（ｄ）はゲート電極を作製する工程を示
し，（ｅ）はソースおよびドレイン領域へオーミック電
極を作製する工程を示し、図５（ｆ）は層間絶縁膜を厚
くする工程を示し、（ｇ）はオーミック電極上に電極を
形成する工程を示し、（ｈ）は電極と層間絶縁膜上に金
属膜を形成する工程を示し，（ｉ）は金属膜からドレイ
ン電極と接続用の電極とを形成する工程を示し、（ｊ）
は電極と層間絶縁膜上に犠牲膜を形成する工程を示し、
図６（ｋ）はソース電極を形成する工程を示し、（ｌ）
はソース電極と犠牲膜上に金属膜を形成する工程を示
し，（ｍ）は金属膜をエッチングしてエアブリッジ配線
を形成する工程を示し、（ｎ）は犠牲膜を除去して集積
回路のＦＥＴを完成させる工程を示す。
図面を参照して説明する。図４〜図６は本発明の半導体
集積回路の製造工程を示す模式図であり、図４（ａ）は
集積回路が形成される基板を示し、（ｂ）は能動素子を
形成する工程を示し、（ｃ）は層間絶縁膜を堆積させる
工程を示し、（ｄ）はゲート電極を作製する工程を示
し，（ｅ）はソースおよびドレイン領域へオーミック電
極を作製する工程を示し、図５（ｆ）は層間絶縁膜を厚
くする工程を示し、（ｇ）はオーミック電極上に電極を
形成する工程を示し、（ｈ）は電極と層間絶縁膜上に金
属膜を形成する工程を示し，（ｉ）は金属膜からドレイ
ン電極と接続用の電極とを形成する工程を示し、（ｊ）
は電極と層間絶縁膜上に犠牲膜を形成する工程を示し、
図６（ｋ）はソース電極を形成する工程を示し、（ｌ）
はソース電極と犠牲膜上に金属膜を形成する工程を示
し，（ｍ）は金属膜をエッチングしてエアブリッジ配線
を形成する工程を示し、（ｎ）は犠牲膜を除去して集積
回路のＦＥＴを完成させる工程を示す。
【００３０】まず、図４（ａ）に示すように、ＧａＡｓ
からなる基板１（例えば板厚が数十から数百μｍ程度）
を用意する。
からなる基板１（例えば板厚が数十から数百μｍ程度）
を用意する。
【００３１】次に、図４（ｂ）に示すように、基板１に
所望の能動素子を形成する。ここではＦＥＴを作成する
場合を例として示す。基板１にＳｉイオンを浅く注入し
てから、さらにソースおよびドレインを形成する領域に
Ｓｉイオンを深く注入して能動層２を形成する。
所望の能動素子を形成する。ここではＦＥＴを作成する
場合を例として示す。基板１にＳｉイオンを浅く注入し
てから、さらにソースおよびドレインを形成する領域に
Ｓｉイオンを深く注入して能動層２を形成する。
【００３２】次に、図４（ｃ）に示すように、能動層２
の形成された基板の表面上に、酸化シリコンからなる層
間絶縁膜９をＣＶＤ法等を用いて堆積させる。
の形成された基板の表面上に、酸化シリコンからなる層
間絶縁膜９をＣＶＤ法等を用いて堆積させる。
【００３３】次に、図４（ｄ）に示すように、ゲート電
極に対応する層間絶縁膜９にコンタクトホールを開口
し、その後、金属の堆積およびエッチングバックを行
い、コンタクトホール内にゲート電極４ｇを作製する。
具体的には、タングステンシリサイドと金のスパッタに
より、厚さが０．５μｍ程度のゲート電極４ｇを作製す
る。
極に対応する層間絶縁膜９にコンタクトホールを開口
し、その後、金属の堆積およびエッチングバックを行
い、コンタクトホール内にゲート電極４ｇを作製する。
具体的には、タングステンシリサイドと金のスパッタに
より、厚さが０．５μｍ程度のゲート電極４ｇを作製す
る。
【００３４】次に、図４（ｅ）示すように、ソースおよ
びドレイン領域に対応する層間絶縁膜９にコンタクトホ
ールを開口してから、金属の堆積およびエッチバックを
行い、さらに熱処理を行ってオーミック電極３ｓ、３ｄ
を作製する。
びドレイン領域に対応する層間絶縁膜９にコンタクトホ
ールを開口してから、金属の堆積およびエッチバックを
行い、さらに熱処理を行ってオーミック電極３ｓ、３ｄ
を作製する。
【００３５】この時、本発明のスリット２５の部分の層
間絶縁膜９も同時にエッチングして開口し、また堆積し
た金属もエッチングして除去しておく。
間絶縁膜９も同時にエッチングして開口し、また堆積し
た金属もエッチングして除去しておく。
【００３６】次に、図５（ｆ）に示すように、層間絶縁
膜９の上にさらに酸化シリコンを堆積させ、層間絶縁膜
９の膜厚を厚くする。
膜９の上にさらに酸化シリコンを堆積させ、層間絶縁膜
９の膜厚を厚くする。
【００３７】次に、図５（ｇ）に示すように、オーミッ
ク電極３ｓ、３ｄ上の層間絶縁膜９にスルーホールを開
口してから、金属の堆積およびエッチバックを行い、電
極６ｓ、６ｄを作製する。スリット２５の部分は層間絶
縁膜９と金属が除去されて基板１が露出する。
ク電極３ｓ、３ｄ上の層間絶縁膜９にスルーホールを開
口してから、金属の堆積およびエッチバックを行い、電
極６ｓ、６ｄを作製する。スリット２５の部分は層間絶
縁膜９と金属が除去されて基板１が露出する。
【００３８】次に、図５（ｈ）に示すように、さらにそ
の上に金属７０を堆積させる。
の上に金属７０を堆積させる。
【００３９】次に、図５（ｉ）に示すように、リソグラ
フィおよびエッチングによって金属７０からドレイン電
極２４および電極７ｓを作製する。この時にスリット２
５内に堆積した金属７０も除去される。
フィおよびエッチングによって金属７０からドレイン電
極２４および電極７ｓを作製する。この時にスリット２
５内に堆積した金属７０も除去される。
【００４０】次に、図５（ｊ）に示すように、ドレイン
電極２４および電極７ｓを覆うように層間絶縁膜９の上
に犠牲膜８０を堆積させる。
電極２４および電極７ｓを覆うように層間絶縁膜９の上
に犠牲膜８０を堆積させる。
【００４１】次に、図６（ｋ）に示すように、犠牲膜８
０にソース電極２３に対応するスルーホールを開口して
から、金属の堆積およびエッチングを行い、電極７ｓと
接続するソース電極２３を形成する。スリット２５の部
分もスルーホール開口時に基板１まで開口させ金属膜も
エッチングで除去する。
０にソース電極２３に対応するスルーホールを開口して
から、金属の堆積およびエッチングを行い、電極７ｓと
接続するソース電極２３を形成する。スリット２５の部
分もスルーホール開口時に基板１まで開口させ金属膜も
エッチングで除去する。
【００４２】次に、図６（ｌ）に示すように、ソース電
極２３および犠牲膜８０上に金属９０を堆積させる。
極２３および犠牲膜８０上に金属９０を堆積させる。
【００４３】次に、図６（ｍ）に示すように、リソグラ
フィおよびエッチングによって金属９０からエアブリッ
ジ配線８を作製する。スリット２５内の金属９０もエッ
チングで除去される。
フィおよびエッチングによって金属９０からエアブリッ
ジ配線８を作製する。スリット２５内の金属９０もエッ
チングで除去される。
【００４４】最後に、図６（ｎ）に示すように、犠牲膜
８０を除去することにより、エアブリッジ配線８を有し
た集積回路のＦＥＴ部ができあがり、同時にスリット２
５も完成する。
８０を除去することにより、エアブリッジ配線８を有し
た集積回路のＦＥＴ部ができあがり、同時にスリット２
５も完成する。
【００４５】上述の製造法では、スリット２５を薄膜の
形成工程に合わせて形成しているが、集積回路の素子お
よび配線の形成の完了後に、スリット２５の部分だけを
ドライエッチングで除去してもよい。但し、この場合は
１工程が増加する。
形成工程に合わせて形成しているが、集積回路の素子お
よび配線の形成の完了後に、スリット２５の部分だけを
ドライエッチングで除去してもよい。但し、この場合は
１工程が増加する。
【００４６】いずれの場合においてもスリット２５の形
成は、従来から行われているベアチップ周辺のスクライ
ブ領域１０の形成と合わせて行うことができるので、特
に工程を増加させることなくスリット２５を形成させる
ことができる。
成は、従来から行われているベアチップ周辺のスクライ
ブ領域１０の形成と合わせて行うことができるので、特
に工程を増加させることなくスリット２５を形成させる
ことができる。
【００４７】
【発明の効果】以上説明したように、スクライブ領域以
外の部分でも不必要な部分の層間絶縁膜を削除すること
により、温度上昇時に基板が層間絶縁膜に与える応力が
低減し、従来であればマウント時にチップが反り返るよ
うな厚さ程度までチップ厚が薄くなってもチップを反り
返りにくくすることが可能となり、正しい状態で封入容
器に固着されるので熱の放散、機械的安定度の問題も解
消し、半導体装置の信頼度も向上するという効果があ
る。
外の部分でも不必要な部分の層間絶縁膜を削除すること
により、温度上昇時に基板が層間絶縁膜に与える応力が
低減し、従来であればマウント時にチップが反り返るよ
うな厚さ程度までチップ厚が薄くなってもチップを反り
返りにくくすることが可能となり、正しい状態で封入容
器に固着されるので熱の放散、機械的安定度の問題も解
消し、半導体装置の信頼度も向上するという効果があ
る。
【図１】本発明の第１の実施の形態の半導体ベアチップ
の概念を示す模式図である。（ａ）は上面図である。
（ｂ）は（ａ）のＡ−Ａ’断面の断面図である。（ｃ）
は回路図である。
の概念を示す模式図である。（ａ）は上面図である。
（ｂ）は（ａ）のＡ−Ａ’断面の断面図である。（ｃ）
は回路図である。
【図２】本発明の第１の実施の形態の半導体ベアチップ
を封入容器に装着した状態を示す模式的側面図である。
を封入容器に装着した状態を示す模式的側面図である。
【図３】本発明の他の実施の形態の半導体ベアチップの
概念を示す模式図である。
概念を示す模式図である。
【図４】本発明の半導体集積回路の製造工程を示す模式
図である。（ａ）は集積回路が形成される基板を示す。
（ｂ）は能動素子を形成する工程を示す。（ｃ）は層間
絶縁膜を堆積させる工程を示す。（ｄ）はゲート電極を
作製する工程を示す。（ｅ）はソースおよびドレイン領
域へオーミック電極を作製する工程を示す。
図である。（ａ）は集積回路が形成される基板を示す。
（ｂ）は能動素子を形成する工程を示す。（ｃ）は層間
絶縁膜を堆積させる工程を示す。（ｄ）はゲート電極を
作製する工程を示す。（ｅ）はソースおよびドレイン領
域へオーミック電極を作製する工程を示す。
【図５】本発明の半導体集積回路の製造工程を示す模式
図である。（ｆ）は層間絶縁膜を厚くする工程を示す。
（ｇ）はオーミック電極上に電極を形成する工程を示
す。（ｈ）は電極と層間絶縁膜上に金属膜を形成する工
程を示す。（ｉ）は金属膜からドレイン電極と接続用の
電極とを形成する工程を示す。（ｊ）は電極と層間絶縁
膜上に犠牲膜を形成する工程を示す。
図である。（ｆ）は層間絶縁膜を厚くする工程を示す。
（ｇ）はオーミック電極上に電極を形成する工程を示
す。（ｈ）は電極と層間絶縁膜上に金属膜を形成する工
程を示す。（ｉ）は金属膜からドレイン電極と接続用の
電極とを形成する工程を示す。（ｊ）は電極と層間絶縁
膜上に犠牲膜を形成する工程を示す。
【図６】本発明の半導体集積回路の製造工程を示す模式
図である。（ｋ）はソース電極を形成する工程を示す。
（ｌ）はソース電極と犠牲膜上に金属膜を形成する工程
を示す。（ｍ）は金属膜をエッチングしてエアブリッジ
配線を形成する工程を示す。（ｎ）は犠牲膜を除去して
集積回路のＦＥＴを完成させる工程を示す。
図である。（ｋ）はソース電極を形成する工程を示す。
（ｌ）はソース電極と犠牲膜上に金属膜を形成する工程
を示す。（ｍ）は金属膜をエッチングしてエアブリッジ
配線を形成する工程を示す。（ｎ）は犠牲膜を除去して
集積回路のＦＥＴを完成させる工程を示す。
【図７】従来例の半導体ベアチップの概念を示す模式図
である。（ａ）は上面図である。（ｂ）は（ａ）のＡ−
Ａ’断面の断面図である。（ｃ）は回路図である。
である。（ａ）は上面図である。（ｂ）は（ａ）のＡ−
Ａ’断面の断面図である。（ｃ）は回路図である。
【図８】従来例の半導体ベアチップを封入容器に装着し
た状態を示す模式的側面図である。
た状態を示す模式的側面図である。
１、１０１ 半導体基板
２、１０２ 能動層
３ｓ、３ｄ、１０３ｓ、１０３ｄ オーミック電極
４、１０４ ゲート電極配線
４ｇ、１０４ｇ ゲート電極
５ 上部配線電極,
６ｓ、６ｄ、７ｓ、１０６ｓ、１０７ｓ 電極
８、１０８ エアブリッジ配線
９、１０９ 層間絶縁膜,
１０、１１０ スクライブ領域
１１、１１１ 裏面金属薄膜
１４、１１４ ロウ材
１７、１１７ 封入容器基部
２０、１２０ 信号入力配線
２１、１２１ 直流印加電極
２２、１２２ ドレイン電極
２３、１２３ ソース電極
２４、１２４ 信号出力電極
２５ スリット
２６、１２６ スパイラルインダクタ
３５ 層間絶縁膜除去部
３６ 配線
７０、９０ 金属
８０ 犠牲膜
Claims (4)
- 【請求項１】 半導体基板上に薄膜物質が積層されて形
成された半導体集積回路ベアチップにおいて、前記半導
体基板と電極配線との間に設けられている層間絶縁膜の
前記電気配線の設けられていない領域に、該層間絶縁膜
を貫通する空隙が形成されていることを特徴とする半導
体集積回路。 - 【請求項２】 前記空隙が、素子と配線の形成されてい
ない部分の層間絶縁膜とその上の薄膜物質を除去して形
成された領域である請求項１に記載の半導体集積回路。 - 【請求項３】 前記空隙が、主としてベアチップの短辺
にほぼ平行となるようにスリット状に形成されている請
求項２に記載の半導体集積回路。 - 【請求項４】 半導体基板上に薄膜物質が積層されて形
成された半導体集積回路ベアチップを有する半導体集積
装置の製造方法であって、 基板上での所定の前記薄膜物質の堆積、除去により所望
の素子と配線を有する半導体集積回路を形成する工程に
おいて、前記基板に接して形成された層間絶縁膜の前記
素子および前記配線の形成されていない領域のスクライ
ブラインを除く所定の部分ならびにその部分の堆積物質
の除去を、半導体集積回路を形成する工程を用いて同時
に実行することを特徴とする半導体集積装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35051699A JP3391321B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35051699A JP3391321B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168282A JP2001168282A (ja) | 2001-06-22 |
| JP3391321B2 true JP3391321B2 (ja) | 2003-03-31 |
Family
ID=18411035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35051699A Expired - Fee Related JP3391321B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391321B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4507489B2 (ja) * | 2002-12-16 | 2010-07-21 | 富士ゼロックス株式会社 | 面発光型半導体レーザ及びその製造方法 |
| US7957447B2 (en) | 2007-11-20 | 2011-06-07 | Fuji Xerox Co., Ltd. | VCSEL array device and method for manufacturing the VCSEL array device |
| JP4609508B2 (ja) * | 2007-11-20 | 2011-01-12 | 富士ゼロックス株式会社 | 層間絶縁膜の応力制御により信頼性を改善した表面発光型半導体レーザアレイ素子 |
| FR2946775A1 (fr) | 2009-06-15 | 2010-12-17 | St Microelectronics Rousset | Dispositif de detection d'amincissement du substrat d'une puce de circuit integre |
-
1999
- 1999-12-09 JP JP35051699A patent/JP3391321B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001168282A (ja) | 2001-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5048230B2 (ja) | 半導体装置およびその製造方法 | |
| US5767578A (en) | Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation | |
| CN112039456B (zh) | 体声波谐振器的封装方法及封装结构 | |
| TWI509780B (zh) | 積體電路及其製造方法 | |
| JP4979320B2 (ja) | 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法 | |
| JP5154000B2 (ja) | 半導体装置 | |
| US7067353B2 (en) | Method for manufacturing semiconductor package having electrodes penetrating through semiconductor wafer | |
| JP4308904B2 (ja) | 表面取り付け及びフリップチップ技術 | |
| JPS63308386A (ja) | 半導体装置とその製造方法 | |
| US20150249056A1 (en) | Semiconductor-on-insulator with back side support layer | |
| JPH08509841A (ja) | 高い集積密度のための電流接続部分を有する半導体素子 | |
| JPH063837B2 (ja) | 三次元半導体集積回路の製造方法 | |
| JP3391321B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP4837939B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| JPS6351378B2 (ja) | ||
| JP2005268662A (ja) | ３次元デバイスの製造方法 | |
| JP6813058B2 (ja) | 振動子の製造方法 | |
| KR100258177B1 (ko) | 전력소자 제조 방법 및 그 구조 | |
| JP2003068854A (ja) | 配線間接続方法、配線間接続部材及びその製造方法 | |
| JPS62203364A (ja) | 半導体装置の製造方法 | |
| JPH10144894A (ja) | 半導体装置およびその製造方法 | |
| JPH061778B2 (ja) | 半導体装置およびその製造方法 | |
| JP2005295364A (ja) | 弾性表面波素子の製造方法 | |
| JPH1050999A (ja) | 半導体装置及びその製造方法 | |
| JP2006133236A (ja) | センサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |