JPH10144894A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10144894A JPH10144894A JP30023796A JP30023796A JPH10144894A JP H10144894 A JPH10144894 A JP H10144894A JP 30023796 A JP30023796 A JP 30023796A JP 30023796 A JP30023796 A JP 30023796A JP H10144894 A JPH10144894 A JP H10144894A
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- semiconductor
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- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
(57)【要約】
【課題】 ウエハの反りを防止できるとともに、高耐圧
を保持することができるＳＯＩ構造の半導体装置および
その製造方法を提供する。 【解決手段】 シリコン基板１の表面には、埋込酸化膜
７を介在してＳＯＩ層９が形成されており、このＳＯＩ
層９にはｎ−ｃｈＩＧＢＴやＣＭＯＳトランジスタが形
成されている。シリコン基板１の裏面には、裏面酸化膜
３が形成されており、この裏面酸化膜３にはシリコン基
板１の裏面の一部を露出する孔３ａが形成されている。
この露出したシリコン基板１の裏面に接するように、か
つ酸化膜３を覆うように裏面電極５が形成されている。
を保持することができるＳＯＩ構造の半導体装置および
その製造方法を提供する。 【解決手段】 シリコン基板１の表面には、埋込酸化膜
７を介在してＳＯＩ層９が形成されており、このＳＯＩ
層９にはｎ−ｃｈＩＧＢＴやＣＭＯＳトランジスタが形
成されている。シリコン基板１の裏面には、裏面酸化膜
３が形成されており、この裏面酸化膜３にはシリコン基
板１の裏面の一部を露出する孔３ａが形成されている。
この露出したシリコン基板１の裏面に接するように、か
つ酸化膜３を覆うように裏面電極５が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より具体的には、半導体基板表面
に絶縁層を介在して形成された半導体層（ＳＯＩ層）を
有する、いわゆるＳＯＩ（Semiconductor on Insulato
r）基板を有する半導体装置およびその製造方法に関す
るものである。
その製造方法に関し、より具体的には、半導体基板表面
に絶縁層を介在して形成された半導体層（ＳＯＩ層）を
有する、いわゆるＳＯＩ（Semiconductor on Insulato
r）基板を有する半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】ＨＶＩＣ（High Voltage Integrated Ci
rcuit ）はモータ制御など、広くメカトロニクス全般に
おける電子化に貢献している。その回路構成に関するブ
ロックダイヤグラムを図１８に示す。
rcuit ）はモータ制御など、広くメカトロニクス全般に
おける電子化に貢献している。その回路構成に関するブ
ロックダイヤグラムを図１８に示す。
【０００３】図１８を参照して、ＨＶＩＣは、発振回
路、制御回路、ロジック回路、電流制限制御回路、レベ
ルシフト、および過熱保護回路からなる制御部と、ＩＧ
ＢＴ（Insulated Gate Bipolar Transistor ）などの自
己消弧型高耐圧パワーデバイスおよび電力用ダイオード
のブリッジからなるパワー部とから構成されている。
路、制御回路、ロジック回路、電流制限制御回路、レベ
ルシフト、および過熱保護回路からなる制御部と、ＩＧ
ＢＴ（Insulated Gate Bipolar Transistor ）などの自
己消弧型高耐圧パワーデバイスおよび電力用ダイオード
のブリッジからなるパワー部とから構成されている。
【０００４】近年、ＳＯＩ基板上にこれらのデバイスを
形成し、かつトレンチ分離技術を用いて各デバイスを誘
電体分離することにより、従来の制御部とパワー部とを
ローサイド、ハイサイドとも合わせて１チップ化できる
ＳＯＩ−ＨＶＩＣの可能性が示唆されている。
形成し、かつトレンチ分離技術を用いて各デバイスを誘
電体分離することにより、従来の制御部とパワー部とを
ローサイド、ハイサイドとも合わせて１チップ化できる
ＳＯＩ−ＨＶＩＣの可能性が示唆されている。
【０００５】ＳＯＩ基板を用いた場合、さらなる利点と
して、ＲＥＳＵＲＦ（Reduced Surface Field effect）
効果によってパワーデバイスの高耐圧化を図ることがで
きる。この効果は、たとえばS. Merchant, ISPSD Pro
c., 1991, pp.31-35, “REALIZATION OF HIGH BREAKDOW
N VOLTAGE （＞700V）IN THIN SOI DEVICES ”に示され
ている。これによれば、主にＳＯＩ厚（ｔSOI ）、ＳＯ
Ｉ比抵抗（ρSOI ）、埋込酸化膜厚（ｔOX）などのＳＯ
Ｉ基板に関するパラメータの組合せを選ぶことにより、
比較的容易に耐圧の設計ができる点に特徴がある。
して、ＲＥＳＵＲＦ（Reduced Surface Field effect）
効果によってパワーデバイスの高耐圧化を図ることがで
きる。この効果は、たとえばS. Merchant, ISPSD Pro
c., 1991, pp.31-35, “REALIZATION OF HIGH BREAKDOW
N VOLTAGE （＞700V）IN THIN SOI DEVICES ”に示され
ている。これによれば、主にＳＯＩ厚（ｔSOI ）、ＳＯ
Ｉ比抵抗（ρSOI ）、埋込酸化膜厚（ｔOX）などのＳＯ
Ｉ基板に関するパラメータの組合せを選ぶことにより、
比較的容易に耐圧の設計ができる点に特徴がある。
【０００６】ＳＯＩ層の厚膜化によって高耐圧化を図る
手法は、たとえばN. Yasuhara et al., IEDM Proc., 19
91, pp.141-144, “SOI-Device Structure Implementin
g 650V High Voltage Output Devices on VLSIs ”に示
されている。
手法は、たとえばN. Yasuhara et al., IEDM Proc., 19
91, pp.141-144, “SOI-Device Structure Implementin
g 650V High Voltage Output Devices on VLSIs ”に示
されている。
【０００７】また埋込酸化膜の厚膜化によって高耐圧化
を図る手法は、たとえばK. Watabeet al., ISPSD Pro
c., 1996, pp.151-154,“A 0.8 μm High Voltage IC U
singNewly Designed 600V Lateral IGBT on Thick Buri
ed-Oxide SOI”に示されている。
を図る手法は、たとえばK. Watabeet al., ISPSD Pro
c., 1996, pp.151-154,“A 0.8 μm High Voltage IC U
singNewly Designed 600V Lateral IGBT on Thick Buri
ed-Oxide SOI”に示されている。
【０００８】以上に述べた誘電体分離高耐圧パワーＩＣ
は、基板構造各所の寸法などの組合せは異なるものの、
概して図１９に示すような断面構造を有している。
は、基板構造各所の寸法などの組合せは異なるものの、
概して図１９に示すような断面構造を有している。
【０００９】図１９を参照して、ｎ- シリコン基板１の
表面上には、埋込酸化膜７を介在してＳＯＩ層９が形成
されている。このＳＯＩ層９には、ｎ−ｃｈＩＧＢＴを
はじめとする高耐圧パワーデバイスと、ＣＭＯＳ（Comp
lementaly Metal Oxide Semiconductor ）トランジスタ
をはじめとする制御用ＩＣ部と、それらを絶縁するトレ
ンチ分離とが形成されている。
表面上には、埋込酸化膜７を介在してＳＯＩ層９が形成
されている。このＳＯＩ層９には、ｎ−ｃｈＩＧＢＴを
はじめとする高耐圧パワーデバイスと、ＣＭＯＳ（Comp
lementaly Metal Oxide Semiconductor ）トランジスタ
をはじめとする制御用ＩＣ部と、それらを絶縁するトレ
ンチ分離とが形成されている。
【００１０】ｎ−ｃｈＩＧＢＴは、ＳＯＩ層９に形成さ
れたｎ- ドリフト領域９ａと、ｎバッファ領域１９と、
ｐ+ 領域２０と、ｐウェル２１と、ｐ+ 領域２３と、ｎ
+ 領域２５と、電極層２７、２９とを有している。
れたｎ- ドリフト領域９ａと、ｎバッファ領域１９と、
ｐ+ 領域２０と、ｐウェル２１と、ｐ+ 領域２３と、ｎ
+ 領域２５と、電極層２７、２９とを有している。
【００１１】またｎＭＯＳトランジスタは、ｐウェル３
１内に形成された１対のｎ+ ソース／ドレイン領域３３
と、その１対のソース／ドレイン領域にはさまれる領域
上にゲート絶縁層を介在して形成されたゲート電極層３
７とを有している。
１内に形成された１対のｎ+ ソース／ドレイン領域３３
と、その１対のソース／ドレイン領域にはさまれる領域
上にゲート絶縁層を介在して形成されたゲート電極層３
７とを有している。
【００１２】またｐＭＯＳトランジスタは、ｎウェル３
９内に形成された１対のｐ+ ソース／ドレイン領域４１
と、その１対のソース／ドレイン領域にはさまれる領域
上にゲート絶縁層を介在して形成されたゲート電極層４
３とを有している。
９内に形成された１対のｐ+ ソース／ドレイン領域４１
と、その１対のソース／ドレイン領域にはさまれる領域
上にゲート絶縁層を介在して形成されたゲート電極層４
３とを有している。
【００１３】また各素子を電気的に分離するためのトレ
ンチ分離は、ＳＯＩ層９に設けられた溝１１と、その溝
１１の内壁を覆う埋込酸化膜１３と、溝１１内を埋込む
埋込層１５とから形成されている。
ンチ分離は、ＳＯＩ層９に設けられた溝１１と、その溝
１１の内壁を覆う埋込酸化膜１３と、溝１１内を埋込む
埋込層１５とから形成されている。
【００１４】これらのデバイス上を覆うように第１の層
間絶縁層４５が形成されている。この第１の層間絶縁層
４５上には、各素子に接続される配線層４７ａ、４７
ｂ、４７ｃ、４７ｄ、４７ｅが形成されている。またこ
れらの導電層を覆うように第２の層間絶縁層４９が形成
されており、この第２の層間絶縁層４９上には配線層５
１が形成されている。さらに配線層５１を覆うように第
３の層間絶縁層５３が形成されており、この第３の層間
絶縁層５３上には配線層５５が形成されている。
間絶縁層４５が形成されている。この第１の層間絶縁層
４５上には、各素子に接続される配線層４７ａ、４７
ｂ、４７ｃ、４７ｄ、４７ｅが形成されている。またこ
れらの導電層を覆うように第２の層間絶縁層４９が形成
されており、この第２の層間絶縁層４９上には配線層５
１が形成されている。さらに配線層５１を覆うように第
３の層間絶縁層５３が形成されており、この第３の層間
絶縁層５３上には配線層５５が形成されている。
【００１５】ｎ- シリコン基板１の裏面全面には、裏面
電極層５が形成されている。ｎ- シリコン基板１は裏面
電極層５を介してダイパッド（図示せず）にハンダ付け
で固定される。
電極層５が形成されている。ｎ- シリコン基板１は裏面
電極層５を介してダイパッド（図示せず）にハンダ付け
で固定される。
【００１６】裏面電極層５には通常、アース電位が与え
られており、同電位は埋込酸化膜７の直下まで導電され
ていることが、上述のＲＥＳＵＲＦ効果を発現させる上
での必須条件である。
られており、同電位は埋込酸化膜７の直下まで導電され
ていることが、上述のＲＥＳＵＲＦ効果を発現させる上
での必須条件である。
【００１７】さて、上述したN. Yasuhara の文献とK. W
atabe の文献とのＳＯＩ基板およびプロセス設計をコス
ト面から比較すると、前者ではＳＯＩ基板を作成する上
でＳＯＩ厚（ＳＯＩ層の膜厚）を厚めに設定するだけで
あるからコスト増は発生しないものの、トレンチ形成の
ためのエッチング時間がＳＯＩ厚に応じて増加せざるを
得ない。現在、同工程は、枚葉処理であることを考え合
わせるとそのコスト増加分は多大なものになる。
atabe の文献とのＳＯＩ基板およびプロセス設計をコス
ト面から比較すると、前者ではＳＯＩ基板を作成する上
でＳＯＩ厚（ＳＯＩ層の膜厚）を厚めに設定するだけで
あるからコスト増は発生しないものの、トレンチ形成の
ためのエッチング時間がＳＯＩ厚に応じて増加せざるを
得ない。現在、同工程は、枚葉処理であることを考え合
わせるとそのコスト増加分は多大なものになる。
【００１８】一方、後者ではＳＯＩ厚の厚膜化は抑制で
きることからトレンチエッチ工程に関するコスト増は発
生しないものの、厚い酸化膜を形成するための酸化時間
の増加が問題となる。しかし、この工程はバッチ処理が
通常であること、また高圧酸化などの加速プロセスが可
能であることを考え合わせると、そのコスト増加分は十
分抑制することができる。加えて、ＳＯＩ厚を必要最小
限の厚さで設計できることから、特にパワーデバイスに
ついてターンオフ時間が冗長とならず、寄生素子として
働く領域を削減することも可能となるなどの長所があ
る。
きることからトレンチエッチ工程に関するコスト増は発
生しないものの、厚い酸化膜を形成するための酸化時間
の増加が問題となる。しかし、この工程はバッチ処理が
通常であること、また高圧酸化などの加速プロセスが可
能であることを考え合わせると、そのコスト増加分は十
分抑制することができる。加えて、ＳＯＩ厚を必要最小
限の厚さで設計できることから、特にパワーデバイスに
ついてターンオフ時間が冗長とならず、寄生素子として
働く領域を削減することも可能となるなどの長所があ
る。
【００１９】そこで次に、このK. Watabe の文献に示さ
れた手法に係る基板の製造方法を２つ説明する。
れた手法に係る基板の製造方法を２つ説明する。
【００２０】図２０〜図２２は、第１の製造方法を工程
順に示す概略断面図である。まず図２０を参照して、シ
リコン基板１の表裏両面に、高温酸化処理等により厚膜
酸化膜３および７が形成される。この後、シリコン基板
１の厚膜酸化膜７側にＳＯＩ層９が張り合わせられる。
順に示す概略断面図である。まず図２０を参照して、シ
リコン基板１の表裏両面に、高温酸化処理等により厚膜
酸化膜３および７が形成される。この後、シリコン基板
１の厚膜酸化膜７側にＳＯＩ層９が張り合わせられる。
【００２１】図２１を参照して、ＳＯＩ層９が、所定の
厚さまで研削・研磨される。図２２を参照して、薄膜化
されたＳＯＩ層９に、素子形成プロセス（以下、デバイ
スプロセスと称す）を施すことにより、たとえば図１９
に示したような各種デバイスが形成される。
厚さまで研削・研磨される。図２２を参照して、薄膜化
されたＳＯＩ層９に、素子形成プロセス（以下、デバイ
スプロセスと称す）を施すことにより、たとえば図１９
に示したような各種デバイスが形成される。
【００２２】図２３と図２４とは、第２の半導体装置の
製造方法を工程順に示す概略断面図である。まず図２３
を参照して、ＳＯＩ層９の表裏両面に、高温酸化処理等
により厚膜酸化膜３および７が形成される。この後、Ｓ
ＯＩ層９の厚膜酸化膜７側にシリコン基板１が張り合わ
せられる。
製造方法を工程順に示す概略断面図である。まず図２３
を参照して、ＳＯＩ層９の表裏両面に、高温酸化処理等
により厚膜酸化膜３および７が形成される。この後、Ｓ
ＯＩ層９の厚膜酸化膜７側にシリコン基板１が張り合わ
せられる。
【００２３】図２４を参照して、厚膜酸化膜３が除去さ
れた後、露出したＳＯＩ層９の表面が所定の厚さまで研
削・研磨される。この後、上述と同様のデバイスプロセ
スを経ることにより、図２２と同様、各種デバイスがＳ
ＯＩ層９に形成される。
れた後、露出したＳＯＩ層９の表面が所定の厚さまで研
削・研磨される。この後、上述と同様のデバイスプロセ
スを経ることにより、図２２と同様、各種デバイスがＳ
ＯＩ層９に形成される。
【００２４】上記２つの製造方法によるＳＯＩ基板につ
いて埋込酸化膜厚とウエハ変位量との関係を比較した様
子を図２５に示す。
いて埋込酸化膜厚とウエハ変位量との関係を比較した様
子を図２５に示す。
【００２５】図２５を参照して、図中の曲線（ｃ）は上
述の第１の方法、曲線（ｂ）は第２の方法、曲線（ａ）
はベアウエハでの結果を示している。第１の方法では、
埋込酸化膜厚が増加してもウエハ変位量は増加していな
い。これは、表裏両面対称に酸化膜が存在しているた
め、各々の界面で発生したストレスが互いにバランスし
ていることが原因と考えられる。一方、第２の方法で
は、埋込酸化膜厚が増加するに従って、ウエハ変位量は
着実に増加している。その原因は、半導体基板１を挟ん
で表面側にしか酸化膜７がないため界面ストレスのアン
バランスが生じているためと考えられる。
述の第１の方法、曲線（ｂ）は第２の方法、曲線（ａ）
はベアウエハでの結果を示している。第１の方法では、
埋込酸化膜厚が増加してもウエハ変位量は増加していな
い。これは、表裏両面対称に酸化膜が存在しているた
め、各々の界面で発生したストレスが互いにバランスし
ていることが原因と考えられる。一方、第２の方法で
は、埋込酸化膜厚が増加するに従って、ウエハ変位量は
着実に増加している。その原因は、半導体基板１を挟ん
で表面側にしか酸化膜７がないため界面ストレスのアン
バランスが生じているためと考えられる。
【００２６】なお、ウエハに変位が生じるメカニズムは
以下のとおりである。図２３を参照して、酸化膜７およ
び８は、高温酸化により形成された後、冷却される。こ
の冷却時には、シリコン酸化膜７、８の方がシリコンよ
りなるＳＯＩ層９よりも熱膨張係数が小さいため、ＳＯ
Ｉ層９の方がシリコン酸化膜７、８より体積収縮の量が
大きい。ところが、ＳＯＩ層９の堆積収縮はシリコン酸
化膜７、８により拘束される。つまり、体積収縮しよう
とするにもかかわらず体積収縮できないため、ＳＯＩ層
９には矢印９５方向の圧縮応力が残存することになる。
以下のとおりである。図２３を参照して、酸化膜７およ
び８は、高温酸化により形成された後、冷却される。こ
の冷却時には、シリコン酸化膜７、８の方がシリコンよ
りなるＳＯＩ層９よりも熱膨張係数が小さいため、ＳＯ
Ｉ層９の方がシリコン酸化膜７、８より体積収縮の量が
大きい。ところが、ＳＯＩ層９の堆積収縮はシリコン酸
化膜７、８により拘束される。つまり、体積収縮しよう
とするにもかかわらず体積収縮できないため、ＳＯＩ層
９には矢印９５方向の圧縮応力が残存することになる。
【００２７】このように圧縮応力が残存している場合で
も、ＳＯＩ層９の両面にシリコン酸化膜７、８がある場
合には、応力のバランスによりウエハに反りは生じな
い。しかし、図２６に示すように一方のシリコン酸化膜
が除去された場合には、応力がアンバランスとなり、結
果、ＳＯＩ層９内の残留圧縮応力９５の作用によってウ
エハには反りが生じることになる。
も、ＳＯＩ層９の両面にシリコン酸化膜７、８がある場
合には、応力のバランスによりウエハに反りは生じな
い。しかし、図２６に示すように一方のシリコン酸化膜
が除去された場合には、応力がアンバランスとなり、結
果、ＳＯＩ層９内の残留圧縮応力９５の作用によってウ
エハには反りが生じることになる。
【００２８】以上より、第２の方法では埋込酸化膜の厚
膜化による高耐圧化に対応する上で限界があるが、第１
の方法ではそのような問題の生じないことがわかる。
膜化による高耐圧化に対応する上で限界があるが、第１
の方法ではそのような問題の生じないことがわかる。
【００２９】
【発明が解決しようとする課題】以上述べたように、第
１の方法は、高耐圧ＨＶＩＣを実現する上で、ＳＯＩ厚
の自由度を高め、コスト面からも有益な技術である。し
かし、この第１の方法には、デバイスプロセス終了後の
裏面研削・研磨工程でウエハ変位量が増大し、場合によ
っては後工程に支障をきたすという問題がある。以下、
そのことについて詳細に説明する。
１の方法は、高耐圧ＨＶＩＣを実現する上で、ＳＯＩ厚
の自由度を高め、コスト面からも有益な技術である。し
かし、この第１の方法には、デバイスプロセス終了後の
裏面研削・研磨工程でウエハ変位量が増大し、場合によ
っては後工程に支障をきたすという問題がある。以下、
そのことについて詳細に説明する。
【００３０】図２７は、ＳＯＩ構造におけるデバイスプ
ロセス終了後の後工程を示すフロー図である。図２７を
参照して、図２０〜図２２の工程によりＳＯＩ層９に各
種デバイスが形成され（ステップ６１）、その後、図２
２において裏面酸化膜３が研削・研磨により除去される
（ステップ６３ａ）。この後、シリコン基板１の裏面に
電気的に接続された裏面電極が形成され（ステップ６
５）、インライン評価が行なわれる（ステップ６７）。
この後、ダイシング（ステップ６９）によりチップごと
に分割された後、アセンブリ工程（ステップ７１）を経
る。
ロセス終了後の後工程を示すフロー図である。図２７を
参照して、図２０〜図２２の工程によりＳＯＩ層９に各
種デバイスが形成され（ステップ６１）、その後、図２
２において裏面酸化膜３が研削・研磨により除去される
（ステップ６３ａ）。この後、シリコン基板１の裏面に
電気的に接続された裏面電極が形成され（ステップ６
５）、インライン評価が行なわれる（ステップ６７）。
この後、ダイシング（ステップ６９）によりチップごと
に分割された後、アセンブリ工程（ステップ７１）を経
る。
【００３１】このように第１の方法を用いても、デバイ
スプロセス終了後の後工程で裏面電極をシリコン基板の
裏面に接続する必要から、裏面酸化膜が除去され、結
局、ウエハに反りが生じてしまう。後工程のダイシング
は通常、ウエハを吸着した状態で行なわれるが、ウエハ
に反りが生じた状態では、ウエハを密着させて吸着する
ことは困難となる。またウエハに反りが生じていると、
ダイサーの刃をウエハに対して位置合わせ（アライメン
ト）することも困難となり、正確にチップ形状に分割す
ることも困難となる。このため、ウエハ変位量の増大
は、極力回避しなければならない。
スプロセス終了後の後工程で裏面電極をシリコン基板の
裏面に接続する必要から、裏面酸化膜が除去され、結
局、ウエハに反りが生じてしまう。後工程のダイシング
は通常、ウエハを吸着した状態で行なわれるが、ウエハ
に反りが生じた状態では、ウエハを密着させて吸着する
ことは困難となる。またウエハに反りが生じていると、
ダイサーの刃をウエハに対して位置合わせ（アライメン
ト）することも困難となり、正確にチップ形状に分割す
ることも困難となる。このため、ウエハ変位量の増大
は、極力回避しなければならない。
【００３２】そこで、図２７において裏面酸化膜の除去
工程（ステップ６３ａ）を省略してウエハ変位量の増大
を回避することも考えられる。しかし、この場合にはパ
ワーデバイスの電気特性に大きな悪影響を及ぼすことに
なる。
工程（ステップ６３ａ）を省略してウエハ変位量の増大
を回避することも考えられる。しかし、この場合にはパ
ワーデバイスの電気特性に大きな悪影響を及ぼすことに
なる。
【００３３】図２８と図２９とは、裏面酸化膜除去工程
を経た場合と裏面酸化膜除去工程を省略した場合とのパ
ワーダイオードの完成断面図を示す図である。
を経た場合と裏面酸化膜除去工程を省略した場合とのパ
ワーダイオードの完成断面図を示す図である。
【００３４】まず図２８を参照して、ＳＯＩ層１０９に
は、ｐ+ 領域１０９ｃとｎ型領域（ｎ- 領域１０９ａお
よびｎ+ 領域１０９ｂ）とからなるパワーダイオードが
形成されている。裏面酸化膜を除去した場合には、アー
スに短絡された裏面電極層５が、ｎ型シリコン基板１に
接することから、アース電位は埋込酸化膜７の直下まで
導入される。これにより、上述したＲＥＳＵＲＦ効果を
誘引してポテンシャル９７ａをｎ- 領域１０９ａ全体に
伸長させることができる。したがって、パワーダイオー
ドは高耐圧を保持することができる。
は、ｐ+ 領域１０９ｃとｎ型領域（ｎ- 領域１０９ａお
よびｎ+ 領域１０９ｂ）とからなるパワーダイオードが
形成されている。裏面酸化膜を除去した場合には、アー
スに短絡された裏面電極層５が、ｎ型シリコン基板１に
接することから、アース電位は埋込酸化膜７の直下まで
導入される。これにより、上述したＲＥＳＵＲＦ効果を
誘引してポテンシャル９７ａをｎ- 領域１０９ａ全体に
伸長させることができる。したがって、パワーダイオー
ドは高耐圧を保持することができる。
【００３５】一方、図２９を参照して、裏面酸化膜３が
残存されている場合には、裏面電極層５は裏面酸化膜３
に接して形成されることになる。このため、ｎ型シリコ
ン基板１は裏面電極層５のアース電位とは無関係にフロ
ーティング状態となり、ＲＥＳＵＲＦ効果を誘引するこ
とができない。したがって、ポテンシャル９７ｂはｎ -
領域１０９ａに十分伸長されることなく、電界集中領域
Ｒでアバランシェが生じ、低耐圧しか保持することがで
きなくなる。
残存されている場合には、裏面電極層５は裏面酸化膜３
に接して形成されることになる。このため、ｎ型シリコ
ン基板１は裏面電極層５のアース電位とは無関係にフロ
ーティング状態となり、ＲＥＳＵＲＦ効果を誘引するこ
とができない。したがって、ポテンシャル９７ｂはｎ -
領域１０９ａに十分伸長されることなく、電界集中領域
Ｒでアバランシェが生じ、低耐圧しか保持することがで
きなくなる。
【００３６】それゆえ本発明の目的は、ウエハの反りを
防止できるとともに、高耐圧を保持することができるＳ
ＯＩ構造の半導体装置およびその製造方法を提供するこ
とである。
防止できるとともに、高耐圧を保持することができるＳ
ＯＩ構造の半導体装置およびその製造方法を提供するこ
とである。
【００３７】また本発明の他の目的は、裏面電極の断線
を防止でき、加工制御性の高い半導体装置の製造方法を
提供することである。
を防止でき、加工制御性の高い半導体装置の製造方法を
提供することである。
【００３８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面側に第１の絶縁層を介在して形成され
た半導体層を有する半導体装置であって、電極層と、第
２の絶縁層とを備えている。電極層は、半導体基板の裏
面側に形成され、半導体基板に電気的に接続されてい
る。第２の絶縁層は、半導体基板と電極層との間に選択
的に形成されている。
半導体基板の表面側に第１の絶縁層を介在して形成され
た半導体層を有する半導体装置であって、電極層と、第
２の絶縁層とを備えている。電極層は、半導体基板の裏
面側に形成され、半導体基板に電気的に接続されてい
る。第２の絶縁層は、半導体基板と電極層との間に選択
的に形成されている。
【００３９】本発明の半導体装置では、半導体基板の裏
面に選択的に第２の絶縁層が形成されているため、半導
体基板表面の第１の絶縁層による応力とこの第２の絶縁
層との応力とがバランスし、ウエハに反りが生じること
は防止される。
面に選択的に第２の絶縁層が形成されているため、半導
体基板表面の第１の絶縁層による応力とこの第２の絶縁
層との応力とがバランスし、ウエハに反りが生じること
は防止される。
【００４０】また、第２の絶縁層を選択的に設けること
としたため、電極層と半導体基板の裏面との接続が可能
となる。このように電極層と半導体基板との電気的接続
が可能となるため、電極層の電位を第１の絶縁層直下の
半導体基板に導入することができる。したがって、半導
体層に形成された素子の高耐圧を保持することができ
る。
としたため、電極層と半導体基板の裏面との接続が可能
となる。このように電極層と半導体基板との電気的接続
が可能となるため、電極層の電位を第１の絶縁層直下の
半導体基板に導入することができる。したがって、半導
体層に形成された素子の高耐圧を保持することができ
る。
【００４１】上記局面において好ましくは、第２の絶縁
層は裏面に接して形成されており、かつ裏面の一部に達
する孔を有している。電極層は孔を通じて半導体層と電
気的に接続されている。
層は裏面に接して形成されており、かつ裏面の一部に達
する孔を有している。電極層は孔を通じて半導体層と電
気的に接続されている。
【００４２】上記局面において好ましくは、第２の絶縁
層は、ＬＯＣＯＳ法により形成されるフィールド酸化膜
である。
層は、ＬＯＣＯＳ法により形成されるフィールド酸化膜
である。
【００４３】上記局面において好ましくは、半導体基板
は素子形成領域と、その素子形成領域の周囲を取囲むダ
イシングライン領域とを有している。電極層が半導体基
板に接続される領域は、素子形成領域とダイシングライ
ン領域とにまたがるように配置されている。
は素子形成領域と、その素子形成領域の周囲を取囲むダ
イシングライン領域とを有している。電極層が半導体基
板に接続される領域は、素子形成領域とダイシングライ
ン領域とにまたがるように配置されている。
【００４４】これにより、チップをダイパッドにハンダ
で接続する場合に、ハンダと裏面電極との間にボイドが
発生することは防止でき、十分なハンダ接着強度を得る
ことができる。
で接続する場合に、ハンダと裏面電極との間にボイドが
発生することは防止でき、十分なハンダ接着強度を得る
ことができる。
【００４５】上記局面において好ましくは、第２の絶縁
層は半導体基板より融点の高い材料よりなっている。
層は半導体基板より融点の高い材料よりなっている。
【００４６】本発明の一の局面に従う半導体装置の製造
方法は、半導体基板の表面側に第１の絶縁層を介在して
形成された半導体層を有する半導体装置の製造方法であ
って、以下の工程を備えている。
方法は、半導体基板の表面側に第１の絶縁層を介在して
形成された半導体層を有する半導体装置の製造方法であ
って、以下の工程を備えている。
【００４７】まず半導体基板の表面に第１の絶縁層が、
裏面に第２の絶縁層が各々形成される。この第２の絶縁
層は半導体基板よりも融点の高い材料で形成される。そ
して半導体基板の表面側に第１の絶縁層を介在して半導
体層が形成される。そして半導体基板の裏面側の第２の
絶縁層に、互いに異なる波長を有する第１および第２の
レーザの一方を他方に追従させて走査することで、その
走査部の第２の絶縁層を除去して半導体基板の裏面が露
出される。そして露出した半導体基板の裏面において半
導体基板と電気的に接続されるように電極層が形成され
る。
裏面に第２の絶縁層が各々形成される。この第２の絶縁
層は半導体基板よりも融点の高い材料で形成される。そ
して半導体基板の表面側に第１の絶縁層を介在して半導
体層が形成される。そして半導体基板の裏面側の第２の
絶縁層に、互いに異なる波長を有する第１および第２の
レーザの一方を他方に追従させて走査することで、その
走査部の第２の絶縁層を除去して半導体基板の裏面が露
出される。そして露出した半導体基板の裏面において半
導体基板と電気的に接続されるように電極層が形成され
る。
【００４８】本発明の一の局面に従う半導体装置の製造
方法によれば、走査時に先行するレーザにより半導体基
板の融点以下に半導体基板を加熱することができる。そ
して、追従するレーザにより半導体基板の加熱温度より
低い温度に第２の絶縁層を加熱することもできる。この
ように各部を加熱すれば、追従するレーザにより第２の
絶縁層に与えられた熱は、半導体基板側へ拡散せず、第
２の絶縁層の加熱・蒸発に効率よく消費される。このた
め、熱効率良く第２の絶縁層を部分的に蒸発させて除去
することができる。
方法によれば、走査時に先行するレーザにより半導体基
板の融点以下に半導体基板を加熱することができる。そ
して、追従するレーザにより半導体基板の加熱温度より
低い温度に第２の絶縁層を加熱することもできる。この
ように各部を加熱すれば、追従するレーザにより第２の
絶縁層に与えられた熱は、半導体基板側へ拡散せず、第
２の絶縁層の加熱・蒸発に効率よく消費される。このた
め、熱効率良く第２の絶縁層を部分的に蒸発させて除去
することができる。
【００４９】また、先行するレーザにより、その融点以
下に半導体基板を加熱するため、半導体基板が溶融・再
凝固することにより断裂することは最小限に抑えること
ができる。このため、第２の絶縁層除去時に半導体基板
までが必要以上に除去されて、除去部の溝が深くなるこ
とが防止できる。したがって、この溝内を覆うように形
成される電極層が溝内壁底部において断線することは防
止される。
下に半導体基板を加熱するため、半導体基板が溶融・再
凝固することにより断裂することは最小限に抑えること
ができる。このため、第２の絶縁層除去時に半導体基板
までが必要以上に除去されて、除去部の溝が深くなるこ
とが防止できる。したがって、この溝内を覆うように形
成される電極層が溝内壁底部において断線することは防
止される。
【００５０】また、レーザを用いて走査することで第２
の絶縁層を部分的に除去することができるため、加工制
御性が高い。
の絶縁層を部分的に除去することができるため、加工制
御性が高い。
【００５１】上記局面において好ましくは、第１および
第２のレーザが走査した直後に、その走査部にエアジェ
ットの吹き付けを行なって第２の絶縁層が選択的に除去
される。
第２のレーザが走査した直後に、その走査部にエアジェ
ットの吹き付けを行なって第２の絶縁層が選択的に除去
される。
【００５２】エアジェットの吹き付けにより、急激に冷
却することで、高温に加熱された第２の絶縁層と半導体
基板とを微細な粒界状に変形させてしまうと同時に、そ
の風圧でこの粒界物を除去することができる。このた
め、追従するレーザで第２の絶縁層を蒸発させる温度に
まで第２の絶縁層を加熱する必要はない。よって、比較
的低出力のレーザで効率的に加工処理を行なうことがで
きる。
却することで、高温に加熱された第２の絶縁層と半導体
基板とを微細な粒界状に変形させてしまうと同時に、そ
の風圧でこの粒界物を除去することができる。このた
め、追従するレーザで第２の絶縁層を蒸発させる温度に
まで第２の絶縁層を加熱する必要はない。よって、比較
的低出力のレーザで効率的に加工処理を行なうことがで
きる。
【００５３】上記局面において好ましくは、第１および
第２のレーザの走査は交流電場の環境下にて行なわれ
る。
第２のレーザの走査は交流電場の環境下にて行なわれ
る。
【００５４】この交流電場により、レーザによる加熱領
域中の溶融分子の一部が分極・イオン化して、電場によ
る電気エネルギも同時に与えられることから、第２の絶
縁層の蒸発・除去効果が促進される。
域中の溶融分子の一部が分極・イオン化して、電場によ
る電気エネルギも同時に与えられることから、第２の絶
縁層の蒸発・除去効果が促進される。
【００５５】上記局面にて好ましくは、第１および第２
のレーザの走査は水素を含む雰囲気内で行なわれる。
のレーザの走査は水素を含む雰囲気内で行なわれる。
【００５６】これにより、加熱されて高温となった第２
の絶縁層と水素との間で還元反応が進行し、第２の絶縁
層の除去効果が促進される。
の絶縁層と水素との間で還元反応が進行し、第２の絶縁
層の除去効果が促進される。
【００５７】本発明の他の局面に従う半導体装置の製造
方法は、半導体基板の表面側に第１の絶縁層を介在して
形成された半導体層を有する半導体装置の製造方法であ
って、以下の工程を備えている。
方法は、半導体基板の表面側に第１の絶縁層を介在して
形成された半導体層を有する半導体装置の製造方法であ
って、以下の工程を備えている。
【００５８】まず半導体基板の裏面にマスク層が選択的
に形成される。半導体基板に熱酸化処理を施すことで半
導体基板の表面全面に第１の絶縁層を形成し、半導体基
板の裏面のマスク層が形成されていない領域に選択的に
第２の絶縁層が形成される。そして半導体基板の表面側
に第１の絶縁層を介在して半導体層が形成される。そし
て第２の絶縁層が形成されていない半導体基板の裏面に
おいて半導体基板と電気的に接続するように電極層が形
成される。
に形成される。半導体基板に熱酸化処理を施すことで半
導体基板の表面全面に第１の絶縁層を形成し、半導体基
板の裏面のマスク層が形成されていない領域に選択的に
第２の絶縁層が形成される。そして半導体基板の表面側
に第１の絶縁層を介在して半導体層が形成される。そし
て第２の絶縁層が形成されていない半導体基板の裏面に
おいて半導体基板と電気的に接続するように電極層が形
成される。
【００５９】本発明の他の局面に従う半導体装置の製造
方法では、半導体基板の裏面に形成した第２の絶縁層を
除去する工程がないため、この絶縁層除去によるウエハ
の反りの発生はない。
方法では、半導体基板の裏面に形成した第２の絶縁層を
除去する工程がないため、この絶縁層除去によるウエハ
の反りの発生はない。
【００６０】本発明のさらに他の局面に従う半導体装置
の製造方法は、半導体基板の表面側に第１の絶縁層を介
在して形成された半導体層を有する半導体装置の製造方
法であって、以下の工程を備えている。
の製造方法は、半導体基板の表面側に第１の絶縁層を介
在して形成された半導体層を有する半導体装置の製造方
法であって、以下の工程を備えている。
【００６１】まず半導体基板の表面に第１の絶縁層が、
裏面に第２の絶縁層が各々形成される。そして半導体基
板の表面側に第１の絶縁層を介在して半導体層が形成さ
れる。そして半導体基板の裏面側の第２の絶縁層を、レ
ーザを用いて加熱することで選択的に除去して半導体基
板の裏面の一部が露出される。この第２の絶縁層は、半
導体基板よりも、融点の低い材料および熱伝導率の高い
材料の少なくともいずれかよりなっている。
裏面に第２の絶縁層が各々形成される。そして半導体基
板の表面側に第１の絶縁層を介在して半導体層が形成さ
れる。そして半導体基板の裏面側の第２の絶縁層を、レ
ーザを用いて加熱することで選択的に除去して半導体基
板の裏面の一部が露出される。この第２の絶縁層は、半
導体基板よりも、融点の低い材料および熱伝導率の高い
材料の少なくともいずれかよりなっている。
【００６２】第２の絶縁層が半導体基板よりも、融点の
低い材料および熱伝導率の高い材料の少なくともいずれ
かよりなっているため、単一のレーザ光で第２の絶縁層
を照射した場合でも、第２の絶縁層に与えられる熱は半
導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発に
効率よく消費される。このため、熱効率よく第２の絶縁
層を部分的に蒸発させて除去することができる。
低い材料および熱伝導率の高い材料の少なくともいずれ
かよりなっているため、単一のレーザ光で第２の絶縁層
を照射した場合でも、第２の絶縁層に与えられる熱は半
導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発に
効率よく消費される。このため、熱効率よく第２の絶縁
層を部分的に蒸発させて除去することができる。
【００６３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００６４】実施の形態１ 図１は、本発明の実施の形態１における半導体装置の構
成を概略的に示す断面図である。図１を参照して、たと
えばシリコンよりなるｎ- 半導体基板１の表面上には、
たとえばシリコン酸化膜（ＳｉＯ2 ）よりなる埋込絶縁
層７を介在してＳＯＩ層９が形成されている。このＳＯ
Ｉ層９には、図１９で説明したようにｎ−ｃｈＩＧＢＴ
やＣＭＯＳトランジスタが形成されている。
成を概略的に示す断面図である。図１を参照して、たと
えばシリコンよりなるｎ- 半導体基板１の表面上には、
たとえばシリコン酸化膜（ＳｉＯ2 ）よりなる埋込絶縁
層７を介在してＳＯＩ層９が形成されている。このＳＯ
Ｉ層９には、図１９で説明したようにｎ−ｃｈＩＧＢＴ
やＣＭＯＳトランジスタが形成されている。
【００６５】またｎ- 半導体基板１の裏面には、たとえ
ばシリコン酸化膜よりなる裏面絶縁層３が形成されてい
る。この裏面絶縁層３には選択的に孔３ａが形成されて
おり、この孔３ａからｎ- 半導体基板１の裏面の一部が
露出している。露出したｎ-半導体基板１の裏面に接
し、かつ裏面絶縁層３上を覆うように裏面電極層５が形
成されている。この裏面電極層５は、たとえば半導体基
板１の裏面に接する側から多結晶シリコン層（またはア
モルファスシリコン層）とチタンシリサイド層とＮｉ−
Ａｕ層との積層構造により形成されている。
ばシリコン酸化膜よりなる裏面絶縁層３が形成されてい
る。この裏面絶縁層３には選択的に孔３ａが形成されて
おり、この孔３ａからｎ- 半導体基板１の裏面の一部が
露出している。露出したｎ-半導体基板１の裏面に接
し、かつ裏面絶縁層３上を覆うように裏面電極層５が形
成されている。この裏面電極層５は、たとえば半導体基
板１の裏面に接する側から多結晶シリコン層（またはア
モルファスシリコン層）とチタンシリサイド層とＮｉ−
Ａｕ層との積層構造により形成されている。
【００６６】次に、本実施の形態の半導体装置の製造方
法を、ｎ- 半導体基板１の材質がシリコンよりなり、埋
込絶縁層７の材質が酸化シリコンよりなる場合について
説明する。
法を、ｎ- 半導体基板１の材質がシリコンよりなり、埋
込絶縁層７の材質が酸化シリコンよりなる場合について
説明する。
【００６７】図２は、本発明の実施の形態１における半
導体装置のデバイスプロセス後の工程を示すフロー図で
ある。また図３は、図２の裏面酸化膜除去の工程を示す
概略断面図である。
導体装置のデバイスプロセス後の工程を示すフロー図で
ある。また図３は、図２の裏面酸化膜除去の工程を示す
概略断面図である。
【００６８】主に図２を参照して、まず本実施の形態の
製造方法では、図２０〜２２に示す従来の工程を経るこ
とで、ＳＯＩ基板が形成されるとともに、ＳＯＩ層にデ
バイスが形成される（ステップ６１）。この後、図２２
における裏面酸化膜３が部分的に除去される（ステップ
６３）。
製造方法では、図２０〜２２に示す従来の工程を経るこ
とで、ＳＯＩ基板が形成されるとともに、ＳＯＩ層にデ
バイスが形成される（ステップ６１）。この後、図２２
における裏面酸化膜３が部分的に除去される（ステップ
６３）。
【００６９】主に図３を参照して、この裏面酸化膜部分
除去は、２つの互いに異なる波長を有する熱線レーザを
用いることで行なわれる。まず第１のレーザ源７１か
ら、裏面酸化膜３に対して比較的低い反射率を有する波
長の第１の熱線レーザ７１ａが裏面酸化膜３の除去した
い部分に沿ってスキャン（走査）される。この第１の熱
線レーザ７１ａは主にシリコン基板１を加熱することを
目的として照射される。これにより加熱されるシリコン
基板１の加熱領域１ａは、なるべく溶融しないように制
御される。つまり、シリコン基板１の加熱領域１ａは、
その融点以下の温度に加熱される。
除去は、２つの互いに異なる波長を有する熱線レーザを
用いることで行なわれる。まず第１のレーザ源７１か
ら、裏面酸化膜３に対して比較的低い反射率を有する波
長の第１の熱線レーザ７１ａが裏面酸化膜３の除去した
い部分に沿ってスキャン（走査）される。この第１の熱
線レーザ７１ａは主にシリコン基板１を加熱することを
目的として照射される。これにより加熱されるシリコン
基板１の加熱領域１ａは、なるべく溶融しないように制
御される。つまり、シリコン基板１の加熱領域１ａは、
その融点以下の温度に加熱される。
【００７０】そして第２のレーザ源７３から、裏面酸化
膜３に対して比較的高い反射率を有する波長の第２の熱
線レーザ７３ａが、第１の熱線レーザ７１ａに追従する
ように照射される。この第２の熱線レーザ７３ａは主に
裏面酸化膜３を加熱溶融することを目的として照射され
る。この第２の熱線レーザ７３ａで加熱される裏面酸化
膜３の加熱領域３ｄの加熱温度はシリコン基板１の加熱
領域１ａの加熱温度より低くなるように設定される。
膜３に対して比較的高い反射率を有する波長の第２の熱
線レーザ７３ａが、第１の熱線レーザ７１ａに追従する
ように照射される。この第２の熱線レーザ７３ａは主に
裏面酸化膜３を加熱溶融することを目的として照射され
る。この第２の熱線レーザ７３ａで加熱される裏面酸化
膜３の加熱領域３ｄの加熱温度はシリコン基板１の加熱
領域１ａの加熱温度より低くなるように設定される。
【００７１】このように第２の熱線レーザ７３ａによっ
て加熱されることで、裏面酸化膜３はその表面から溶融
・蒸発して除去される。この際、裏面酸化膜３の加熱領
域３ｄの加熱温度はシリコン基板１の加熱領域１ａの加
熱温度よりも低いため、裏面酸化膜３の加熱領域３ｄに
与えられた熱がシリコン基板１の加熱領域１ａ側へ拡散
せず、裏面酸化膜３の溶融・蒸発に効率よく消費され
る。
て加熱されることで、裏面酸化膜３はその表面から溶融
・蒸発して除去される。この際、裏面酸化膜３の加熱領
域３ｄの加熱温度はシリコン基板１の加熱領域１ａの加
熱温度よりも低いため、裏面酸化膜３の加熱領域３ｄに
与えられた熱がシリコン基板１の加熱領域１ａ側へ拡散
せず、裏面酸化膜３の溶融・蒸発に効率よく消費され
る。
【００７２】主に図２を参照して、このように裏面酸化
膜３を部分的に除去することで、シリコン基板１の裏面
の一部を露出させる。そしてこの露出したシリコン基板
１の裏面に接しかつ裏面酸化膜３を覆うように裏面電極
層５が形成される（ステップ６５）。この後、従来例と
同様、インライン評価がされ（ステップ６７）、その後
ダイシング工程（ステップ６９）とアセンブリ工程（ス
テップ７１）を経て図１に示す半導体装置が完成する。
膜３を部分的に除去することで、シリコン基板１の裏面
の一部を露出させる。そしてこの露出したシリコン基板
１の裏面に接しかつ裏面酸化膜３を覆うように裏面電極
層５が形成される（ステップ６５）。この後、従来例と
同様、インライン評価がされ（ステップ６７）、その後
ダイシング工程（ステップ６９）とアセンブリ工程（ス
テップ７１）を経て図１に示す半導体装置が完成する。
【００７３】次に、図３において用いられる第１および
第２の熱線レーザ７１ａ、７３ａの具体的な波長につい
て説明する。
第２の熱線レーザ７１ａ、７３ａの具体的な波長につい
て説明する。
【００７４】まず第１のレーザ７１ａは、図３に示すよ
うに裏面酸化膜３を透過してシリコン基板１を加熱する
必要から、裏面酸化膜３に対して反射率の比較的小さい
波長であることが必要である。一方、第２のレーザ７３
ａは、裏面酸化膜３を加熱する必要から、裏面酸化膜３
に対して反射率の高い波長を有することが必要である。
ここで、図４に、シリコン酸化膜にレーザを照射したと
きの屈折率実部ｎと屈折率虚部ｋとのレーザ波長依存性
を示す。
うに裏面酸化膜３を透過してシリコン基板１を加熱する
必要から、裏面酸化膜３に対して反射率の比較的小さい
波長であることが必要である。一方、第２のレーザ７３
ａは、裏面酸化膜３を加熱する必要から、裏面酸化膜３
に対して反射率の高い波長を有することが必要である。
ここで、図４に、シリコン酸化膜にレーザを照射したと
きの屈折率実部ｎと屈折率虚部ｋとのレーザ波長依存性
を示す。
【００７５】図４を参照して、図中実線は屈折率実部ｎ
の値を示し、図中破線は屈折率虚部ｋの値を示してい
る。シリコン酸化膜の反射率ｒref は、この屈折率実部
ｎと屈折率虚部ｋとにより以下のように表わされる。
の値を示し、図中破線は屈折率虚部ｋの値を示してい
る。シリコン酸化膜の反射率ｒref は、この屈折率実部
ｎと屈折率虚部ｋとにより以下のように表わされる。
【００７６】
【数１】
【００７７】上式より屈折率実部ｎと屈折率虚部ｋとが
近い値をとる場合に、シリコン酸化膜の反射率ｒref は
増加する。
近い値をとる場合に、シリコン酸化膜の反射率ｒref は
増加する。
【００７８】このことを踏まえて図４を見ると、０．１
μｍ前後と１０μｍ前後の波長の２箇所で反射率ｒref
の増加する領域が存在することが認められる。ただし、
シリコン酸化膜の溶融に十分なパワーを得るには、０．
１μｍ前後の波長を用いることが望ましい。
μｍ前後と１０μｍ前後の波長の２箇所で反射率ｒref
の増加する領域が存在することが認められる。ただし、
シリコン酸化膜の溶融に十分なパワーを得るには、０．
１μｍ前後の波長を用いることが望ましい。
【００７９】以上より、第１の熱線レーザ７１ａの波長
は０．５μｍ以上２．０μｍ以下であり、第２の熱線レ
ーザ７３ａの波長は０．０６μｍ以上０．１μｍ以下で
あることが望ましい。
は０．５μｍ以上２．０μｍ以下であり、第２の熱線レ
ーザ７３ａの波長は０．０６μｍ以上０．１μｍ以下で
あることが望ましい。
【００８０】なお、第１および第２の熱線レーザ７１
ａ、７３ａは、ともに細束ビーム状に整形され、たとえ
ば平均出力２０Ｗ、ピーク出力４００Ｗ、パルス幅１５
０μｓ、スキャン速度６５．７ｍｍ／ｓ、焦点位置＋５
ｍｍの条件で空気中にて照射される。なお、この条件
は、これに限定されるものではなく、各条件下において
適宜選択されるものである。
ａ、７３ａは、ともに細束ビーム状に整形され、たとえ
ば平均出力２０Ｗ、ピーク出力４００Ｗ、パルス幅１５
０μｓ、スキャン速度６５．７ｍｍ／ｓ、焦点位置＋５
ｍｍの条件で空気中にて照射される。なお、この条件
は、これに限定されるものではなく、各条件下において
適宜選択されるものである。
【００８１】本実施の形態の半導体装置は、図１に示す
ように半導体基板１の表面および裏面に各々絶縁層７お
よび３が形成されているため、絶縁層３、７によって半
導体基板１にかかる応力はバランスがとれ、ゆえにウエ
ハに反りが生じることが防止される。
ように半導体基板１の表面および裏面に各々絶縁層７お
よび３が形成されているため、絶縁層３、７によって半
導体基板１にかかる応力はバランスがとれ、ゆえにウエ
ハに反りが生じることが防止される。
【００８２】また、裏面絶縁層３を部分的に除去して孔
３ａを設けることで、裏面電極層５を半導体基板１に電
気的に接続させることが可能となる。このため、裏面電
極層５の電位（たとえばアース電位）を埋込絶縁層７の
直下の半導体基板１に導入することができる。したがっ
て、ＳＯＩ層９に形成された素子（たとえばｎ−ｃｈＩ
ＧＢＴ）の高耐圧を保持することができる。
３ａを設けることで、裏面電極層５を半導体基板１に電
気的に接続させることが可能となる。このため、裏面電
極層５の電位（たとえばアース電位）を埋込絶縁層７の
直下の半導体基板１に導入することができる。したがっ
て、ＳＯＩ層９に形成された素子（たとえばｎ−ｃｈＩ
ＧＢＴ）の高耐圧を保持することができる。
【００８３】また本実施の形態の半導体装置の製造方法
は、熱効率よく裏面の絶縁層を部分的に除去できるとと
もに、裏面電極層５の断線を防止でき、かつ加工制御性
が高い。以下、そのことについて他の方法と比較して詳
細に説明する。
は、熱効率よく裏面の絶縁層を部分的に除去できるとと
もに、裏面電極層５の断線を防止でき、かつ加工制御性
が高い。以下、そのことについて他の方法と比較して詳
細に説明する。
【００８４】まず裏面絶縁層を部分的に除去する方法と
して、エッチングによる化学的処理法と、熱線レーザを
用いた物理的処理方法とがある。
して、エッチングによる化学的処理法と、熱線レーザを
用いた物理的処理方法とがある。
【００８５】化学的処理方法によれば、図５に示すよう
に通常の写真製版技術により形成されたレジストパター
ン５７をマスクとして裏面絶縁層３に等方性エッチング
が施される。しかし、等方性エッチングを行なうと、図
６に示すように絶縁層３に形成される孔３ａはレジスト
パターン５７の下側にまで回り込んでしまう。レジスト
パターン５７の厚みがせいぜい１μｍであるため、裏面
絶縁層３の厚みが３μｍ以上の場合には、容易にレジス
ト変形５７ｂやレジスト剥がれ５７ｃなどが発生し、十
分な加工制御性が得られない。
に通常の写真製版技術により形成されたレジストパター
ン５７をマスクとして裏面絶縁層３に等方性エッチング
が施される。しかし、等方性エッチングを行なうと、図
６に示すように絶縁層３に形成される孔３ａはレジスト
パターン５７の下側にまで回り込んでしまう。レジスト
パターン５７の厚みがせいぜい１μｍであるため、裏面
絶縁層３の厚みが３μｍ以上の場合には、容易にレジス
ト変形５７ｂやレジスト剥がれ５７ｃなどが発生し、十
分な加工制御性が得られない。
【００８６】一方、異方性エッチングにより裏面絶縁層
３に孔を形成することも考えられるが、レジストパター
ン５７の厚みがせいぜい１μｍであるため、裏面絶縁層
３の厚みが厚い場合には、エッチング時にレジストパタ
ーン５７が完全に失われてしまう恐れがある。
３に孔を形成することも考えられるが、レジストパター
ン５７の厚みがせいぜい１μｍであるため、裏面絶縁層
３の厚みが厚い場合には、エッチング時にレジストパタ
ーン５７が完全に失われてしまう恐れがある。
【００８７】また、熱線レーザを用いた物理的処理方法
としては、たとえば米国特許５，１７８，７２５号に開
示されている方法をＳＯＩ基板の製造方法に適用した以
下の方法が考えられる。
としては、たとえば米国特許５，１７８，７２５号に開
示されている方法をＳＯＩ基板の製造方法に適用した以
下の方法が考えられる。
【００８８】図７〜図９は、熱線レーザによる物理的処
理方法によって絶縁層を部分的に除去する工程を示す概
略断面図である。まず図７を参照して、単一のレーザ源
から裏面酸化膜３に熱線レーザ９１が照射される。これ
により、裏面酸化膜３は加熱されるが、この加熱領域３
ｄから熱がシリコン基板１側へ拡散し、シリコン基板１
にも加熱領域１ａが生じる。
理方法によって絶縁層を部分的に除去する工程を示す概
略断面図である。まず図７を参照して、単一のレーザ源
から裏面酸化膜３に熱線レーザ９１が照射される。これ
により、裏面酸化膜３は加熱されるが、この加熱領域３
ｄから熱がシリコン基板１側へ拡散し、シリコン基板１
にも加熱領域１ａが生じる。
【００８９】図８を参照して、このレーザ照射により、
裏面酸化膜３は、溶融・蒸発する表面領域３ａと加熱は
するが溶融・蒸発に至らない内部領域３ｄとに分かれ
る。ここでシリコン基板１の材質であるシリコンは、裏
面酸化膜３の材質である酸化シリコンよりも融点が低
い。このため、裏面酸化膜３を溶融・蒸発させる熱を加
える場合、容易にシリコン基板１の加熱領域１ａが溶融
する。この加熱領域１ａの溶融部は、その周囲を取囲ま
れているため移動することができず、またシリコンの熱
伝導率が酸化シリコンのそれと比較して格段に高いこと
も手伝って、熱はシリコン基板１内に拡散する方向で働
き、その溶融部は徐々に拡大しながら温度を低下する。
裏面酸化膜３は、溶融・蒸発する表面領域３ａと加熱は
するが溶融・蒸発に至らない内部領域３ｄとに分かれ
る。ここでシリコン基板１の材質であるシリコンは、裏
面酸化膜３の材質である酸化シリコンよりも融点が低
い。このため、裏面酸化膜３を溶融・蒸発させる熱を加
える場合、容易にシリコン基板１の加熱領域１ａが溶融
する。この加熱領域１ａの溶融部は、その周囲を取囲ま
れているため移動することができず、またシリコンの熱
伝導率が酸化シリコンのそれと比較して格段に高いこと
も手伝って、熱はシリコン基板１内に拡散する方向で働
き、その溶融部は徐々に拡大しながら温度を低下する。
【００９０】図９を参照して、この熱拡散による温度低
下で溶融部は再凝固する。これら一連の膨張・収縮過程
を経る中で、酸化シリコンとシリコンとの熱膨張係数の
違いが起因となるストレス応力によって、溶融部の再凝
縮領域１ａを境に断裂溝２が形成される。この後、断裂
部が除去されて処理が終了する。
下で溶融部は再凝固する。これら一連の膨張・収縮過程
を経る中で、酸化シリコンとシリコンとの熱膨張係数の
違いが起因となるストレス応力によって、溶融部の再凝
縮領域１ａを境に断裂溝２が形成される。この後、断裂
部が除去されて処理が終了する。
【００９１】このように熱線レーザ９１をスキャン制御
することにより任意のパターンをとることが可能なた
め、化学的処理方法と比較して写真製版工程が不要とな
るメリットがある。また、レーザパワー、フォーカス、
スキャン速度およびレーザ周波数の組合せを選ぶことに
より、種々の膜厚、材質の層についても適用範囲を広げ
ることができる。
することにより任意のパターンをとることが可能なた
め、化学的処理方法と比較して写真製版工程が不要とな
るメリットがある。また、レーザパワー、フォーカス、
スキャン速度およびレーザ周波数の組合せを選ぶことに
より、種々の膜厚、材質の層についても適用範囲を広げ
ることができる。
【００９２】しかし、単一の熱線レーザ９１で裏面酸化
膜３を除去しようとした場合、その下に位置する半導体
基板１までもが断裂溝２の形成によって大幅に除去され
てしまう。これにより、断裂溝２の深さＤ（図９）が非
常に深くなりアスペクト比が高くなるため、この後に形
成される裏面電極層５は、断裂溝２の内壁底部において
断線などを生じる恐れがある。
膜３を除去しようとした場合、その下に位置する半導体
基板１までもが断裂溝２の形成によって大幅に除去され
てしまう。これにより、断裂溝２の深さＤ（図９）が非
常に深くなりアスペクト比が高くなるため、この後に形
成される裏面電極層５は、断裂溝２の内壁底部において
断線などを生じる恐れがある。
【００９３】これに対して本実施の形態の製造方法で
は、互いに波長の異なる２つのレーザを用いている。こ
のため、図３に示すように第１の熱線レーザ７１ａをシ
リコン基板１の加熱用に、第２の熱線レーザ７３ａを裏
面酸化膜３の加熱用に各々用いることができ、シリコン
基板１と裏面酸化膜３との温度を別々に制御することが
できる。よって、シリコン基板１の加熱温度をシリコン
の融点以下の温度にし、裏面酸化膜３の加熱温度をシリ
コン基板１の加熱温度より低く制御することができる。
は、互いに波長の異なる２つのレーザを用いている。こ
のため、図３に示すように第１の熱線レーザ７１ａをシ
リコン基板１の加熱用に、第２の熱線レーザ７３ａを裏
面酸化膜３の加熱用に各々用いることができ、シリコン
基板１と裏面酸化膜３との温度を別々に制御することが
できる。よって、シリコン基板１の加熱温度をシリコン
の融点以下の温度にし、裏面酸化膜３の加熱温度をシリ
コン基板１の加熱温度より低く制御することができる。
【００９４】これにより、裏面酸化膜３の加熱領域３ｄ
の熱が、半導体基板１側へ拡散することは防止され、こ
の加熱領域３ｄの熱は効率よく裏面酸化膜３の加熱・蒸
発に消費される。したがって、熱効率よく、裏面酸化膜
３を部分的に蒸発させて除去することができる。
の熱が、半導体基板１側へ拡散することは防止され、こ
の加熱領域３ｄの熱は効率よく裏面酸化膜３の加熱・蒸
発に消費される。したがって、熱効率よく、裏面酸化膜
３を部分的に蒸発させて除去することができる。
【００９５】また、シリコン基板１の加熱領域１ａは、
シリコン基板１が溶融しない温度に加熱されるため、シ
リコン基板１が溶融し、再凝固することによって断裂す
ることは最小限に抑えられる。このため、裏面酸化膜３
の除去時に、シリコン基板１の断裂による溝が深くなる
ことは防止できる。したがって、この溝内壁を覆うよう
に形成される裏面電極層５が溝内壁底部において断線す
ることは防止される。
シリコン基板１が溶融しない温度に加熱されるため、シ
リコン基板１が溶融し、再凝固することによって断裂す
ることは最小限に抑えられる。このため、裏面酸化膜３
の除去時に、シリコン基板１の断裂による溝が深くなる
ことは防止できる。したがって、この溝内壁を覆うよう
に形成される裏面電極層５が溝内壁底部において断線す
ることは防止される。
【００９６】また、レーザを用いて走査することで裏面
酸化膜３を部分的に除去することができるため、エッチ
ングなどの化学処理方法に比べて加工制御性が高い。
酸化膜３を部分的に除去することができるため、エッチ
ングなどの化学処理方法に比べて加工制御性が高い。
【００９７】実施の形態２ 図１０は、本発明の実施の形態２における半導体装置の
製造方法を示す概略断面図である。図１０を参照して、
本実施の形態の製造方法は、裏面の絶縁層３を部分的に
除去する際に、実施の形態１と同様、２つの互いに異な
る波長を有する熱線レーザ７１ａ、７３ａを用いるとと
もに、細束エアジェット７５を用いることを特徴とす
る。つまり、実施の形態１で説明したように第１および
第２の熱線レーザ７１ａ、７３ａで裏面絶縁層３と半導
体基板１とを加熱した後、この熱線レーザ７１ａ、７３
ａを追従するように細束エアジェット７５をスキャンさ
せながら移動させる。
製造方法を示す概略断面図である。図１０を参照して、
本実施の形態の製造方法は、裏面の絶縁層３を部分的に
除去する際に、実施の形態１と同様、２つの互いに異な
る波長を有する熱線レーザ７１ａ、７３ａを用いるとと
もに、細束エアジェット７５を用いることを特徴とす
る。つまり、実施の形態１で説明したように第１および
第２の熱線レーザ７１ａ、７３ａで裏面絶縁層３と半導
体基板１とを加熱した後、この熱線レーザ７１ａ、７３
ａを追従するように細束エアジェット７５をスキャンさ
せながら移動させる。
【００９８】これにより、熱線レーザ７１ａ、７３ａに
よって加熱された微小面積上に強力な噴射速度で空気を
送り込むことができる。それにより高温に加熱された裏
面絶縁層３および半導体基板１を急激に冷却させて微細
な粒界状に変形させると同時に、その風圧でそれらの粒
界物２を除去することができる。
よって加熱された微小面積上に強力な噴射速度で空気を
送り込むことができる。それにより高温に加熱された裏
面絶縁層３および半導体基板１を急激に冷却させて微細
な粒界状に変形させると同時に、その風圧でそれらの粒
界物２を除去することができる。
【００９９】それゆえ、熱線レーザ７１ａ、７３ａに
は、必ずしも裏面絶縁層３および半導体基板１を蒸発さ
せる熱エネルギを与える必要はなく、比較的低出力で効
果的な加工処理を行なうことが可能となる。
は、必ずしも裏面絶縁層３および半導体基板１を蒸発さ
せる熱エネルギを与える必要はなく、比較的低出力で効
果的な加工処理を行なうことが可能となる。
【０１００】実施の形態３ 図１１は、本発明の実施の形態３における半導体装置の
製造方法を示す概略断面図である。図１１を参照して、
本実施の形態の製造方法は、裏面絶縁層３を部分的に除
去する際に、ウエハを交流電場の環境下に置くことを特
徴とする。具体的には、実施の形態１で説明したように
第１および第２の熱線レーザ７１ａ、７３ａで加熱する
際に、ＲＦ電源７７ｃに接続された１対のＲＦ電極７７
ａ、７７ｂの対向した面内にウエハが設置される。この
１対のＲＦ電極７７ａ、７７ｂの間の空間は、減圧もし
くは真空の環境下にされる。
製造方法を示す概略断面図である。図１１を参照して、
本実施の形態の製造方法は、裏面絶縁層３を部分的に除
去する際に、ウエハを交流電場の環境下に置くことを特
徴とする。具体的には、実施の形態１で説明したように
第１および第２の熱線レーザ７１ａ、７３ａで加熱する
際に、ＲＦ電源７７ｃに接続された１対のＲＦ電極７７
ａ、７７ｂの対向した面内にウエハが設置される。この
１対のＲＦ電極７７ａ、７７ｂの間の空間は、減圧もし
くは真空の環境下にされる。
【０１０１】実施の形態１で説明した熱線レーザ７１
ａ、７３ａによる加工が開始される際に、ＲＦ電源７７
ｃを稼働させるとウエハ表面に交替電場が感じられるよ
うになる。これにより、裏面絶縁層３の加熱領域３ｄ中
の溶融分子の一部が分極・イオン化し、また電場による
電気エネルギも同時に与えられることから、裏面絶縁層
３の蒸発・除去効果が促進される。
ａ、７３ａによる加工が開始される際に、ＲＦ電源７７
ｃを稼働させるとウエハ表面に交替電場が感じられるよ
うになる。これにより、裏面絶縁層３の加熱領域３ｄ中
の溶融分子の一部が分極・イオン化し、また電場による
電気エネルギも同時に与えられることから、裏面絶縁層
３の蒸発・除去効果が促進される。
【０１０２】なお、与える電界強度の大きさについて
は、その大きさにほぼ比例する形で蒸発・除去効果の促
進が期待されるが、ウエハ表面側に形成されたデバイス
（特に絶縁ゲート型ＭＯＳトランジスタ）が静電破壊を
起こさないよう、ゲート電極層とソース領域（またはエ
ミッタ領域）との間をショートした状態で、１×１０5
Ｖ／ｃｍ以下の電界強度を印加することが望ましい。
は、その大きさにほぼ比例する形で蒸発・除去効果の促
進が期待されるが、ウエハ表面側に形成されたデバイス
（特に絶縁ゲート型ＭＯＳトランジスタ）が静電破壊を
起こさないよう、ゲート電極層とソース領域（またはエ
ミッタ領域）との間をショートした状態で、１×１０5
Ｖ／ｃｍ以下の電界強度を印加することが望ましい。
【０１０３】実施の形態４ 図１２は、本発明の実施の形態４における半導体装置の
製造方法を示す概略断面図である。図１２を参照して、
本実施の形態の製造方法は、第１および第２の熱線レー
ザ７１ａ、７３ａによる裏面絶縁層３の部分的除去を高
圧水素（Ｈ2 ）雰囲気中で行なうことを特徴とする。
製造方法を示す概略断面図である。図１２を参照して、
本実施の形態の製造方法は、第１および第２の熱線レー
ザ７１ａ、７３ａによる裏面絶縁層３の部分的除去を高
圧水素（Ｈ2 ）雰囲気中で行なうことを特徴とする。
【０１０４】これにより、実施の形態１で説明した第１
および第２の熱線レーザ７１ａ、７３ａによる加工が開
始される際、高温となった裏面絶縁層３と水素（Ｈ2 ）
との間で以下の還元反応が進行する。
および第２の熱線レーザ７１ａ、７３ａによる加工が開
始される際、高温となった裏面絶縁層３と水素（Ｈ2 ）
との間で以下の還元反応が進行する。
【０１０５】ＳｉＯ2 ＋２Ｈ2 →Ｓｉ＋２Ｈ2 Ｏ この還元反応により生じたＨ2 Ｏは直ちに蒸散するとと
もに、ＳｉもＳｉＯ2に比較してその蒸発温度が低いこ
とから、除去効果が全体的に促進されることになる。な
お、本実施の形態では、水素雰囲気中としたが、爆発な
どの危険がなく、かつＳｉＯ2 を分解できるものであれ
ば、水素以外の雰囲気を用いることも可能である。
もに、ＳｉもＳｉＯ2に比較してその蒸発温度が低いこ
とから、除去効果が全体的に促進されることになる。な
お、本実施の形態では、水素雰囲気中としたが、爆発な
どの危険がなく、かつＳｉＯ2 を分解できるものであれ
ば、水素以外の雰囲気を用いることも可能である。
【０１０６】実施の形態５ 図１３〜図１６は、本発明の実施の形態５における半導
体装置の製造方法を工程順に示す概略断面図である。ま
ず図１３を参照して、シリコン基板１の裏面に、写真製
版技術およびエッチング技術により所望の形状を有する
シリコン窒化膜パターン４が形成される。
体装置の製造方法を工程順に示す概略断面図である。ま
ず図１３を参照して、シリコン基板１の裏面に、写真製
版技術およびエッチング技術により所望の形状を有する
シリコン窒化膜パターン４が形成される。
【０１０７】図１４を参照して、シリコン窒化膜パター
ン４を形成した状態で、高圧酸化または高温酸化によっ
てシリコン基板１の表面および裏面の各々にシリコン酸
化膜３、７が形成される。このとき、シリコン窒化膜パ
ターン４が形成されたシリコン基板１の裏面では、シリ
コン酸化膜３はＬＯＣＯＳ（Local Oxidation of Silic
on）形状となる。
ン４を形成した状態で、高圧酸化または高温酸化によっ
てシリコン基板１の表面および裏面の各々にシリコン酸
化膜３、７が形成される。このとき、シリコン窒化膜パ
ターン４が形成されたシリコン基板１の裏面では、シリ
コン酸化膜３はＬＯＣＯＳ（Local Oxidation of Silic
on）形状となる。
【０１０８】このシリコン酸化膜３、７形成時には、シ
リコン酸化膜３の端部がシリコン窒化膜パターン４とシ
リコン基板１との間に侵入してくるが、シリコン窒化膜
パターン４の中央部まで侵入しないようシリコン窒化膜
パターン４に十分な幅をもたせる必要がある。
リコン酸化膜３の端部がシリコン窒化膜パターン４とシ
リコン基板１との間に侵入してくるが、シリコン窒化膜
パターン４の中央部まで侵入しないようシリコン窒化膜
パターン４に十分な幅をもたせる必要がある。
【０１０９】図１５を参照して、従来例で説明したよう
に張り合わせ法によってＳＯＩ層９がシリコン酸化膜７
上に形成される。また裏面全面には、デバイスプロセス
での保護を目的として多結晶シリコン層６が形成され
る。デバイスプロセスを経た後、多結晶シリコン層６と
シリコン窒化膜パターン４とが、順次エッチング除去さ
れる。
に張り合わせ法によってＳＯＩ層９がシリコン酸化膜７
上に形成される。また裏面全面には、デバイスプロセス
での保護を目的として多結晶シリコン層６が形成され
る。デバイスプロセスを経た後、多結晶シリコン層６と
シリコン窒化膜パターン４とが、順次エッチング除去さ
れる。
【０１１０】図１６を参照して、これにより、シリコン
基板１の裏面においてシリコン酸化膜３の表面およびシ
リコン基板１の裏面の一部とが露出する。この露出した
シリコン基板１の裏面に接し、かつシリコン酸化膜３を
覆うように裏面電極層５が形成される。
基板１の裏面においてシリコン酸化膜３の表面およびシ
リコン基板１の裏面の一部とが露出する。この露出した
シリコン基板１の裏面に接し、かつシリコン酸化膜３を
覆うように裏面電極層５が形成される。
【０１１１】このようにシリコン基板１の裏面に選択的
にシリコン酸化膜３を形成することで裏面電極層５をシ
リコン基板１に電気的に接続することができ、シリコン
基板１にアース電位を与えることが可能となる。これに
より、実施の形態１で説明したのと同様、シリコン基板
１の埋込絶縁層７の直下までアース電位が達することに
より、ＳＯＩ層９に形成されたパワーデバイスの高耐圧
を保持するに必要なＲＥＳＵＲＦ効果を発現させること
ができる。
にシリコン酸化膜３を形成することで裏面電極層５をシ
リコン基板１に電気的に接続することができ、シリコン
基板１にアース電位を与えることが可能となる。これに
より、実施の形態１で説明したのと同様、シリコン基板
１の埋込絶縁層７の直下までアース電位が達することに
より、ＳＯＩ層９に形成されたパワーデバイスの高耐圧
を保持するに必要なＲＥＳＵＲＦ効果を発現させること
ができる。
【０１１２】なお、本実施の形態の製造方法によれば、
デバイスプロセス後に、裏面絶縁層３を部分的にエッチ
ング除去する工程がないため、部分的除去による界面応
力不均衡で新たなウエハ変位が生じることはない。
デバイスプロセス後に、裏面絶縁層３を部分的にエッチ
ング除去する工程がないため、部分的除去による界面応
力不均衡で新たなウエハ変位が生じることはない。
【０１１３】なお、シリコン窒化膜パターン４はダイサ
イズごとに、数十〜数百μｍの長さ・幅で１〜数個程度
形成されるのでその面積割合は非常に低く、張り合わせ
に不都合を及ぼすものではない。
イズごとに、数十〜数百μｍの長さ・幅で１〜数個程度
形成されるのでその面積割合は非常に低く、張り合わせ
に不都合を及ぼすものではない。
【０１１４】実施の形態６ 本実施の形態は、上述した実施の形態１〜５によって得
られた裏面絶縁層除去領域の平面レイアウトに関する。
られた裏面絶縁層除去領域の平面レイアウトに関する。
【０１１５】図１７（ａ）は、本発明の実施の形態６に
おける半導体装置での裏面絶縁層除去領域の平面レイア
ウトを概略的に示す平面図である。また図１７（ｂ）、
（ｃ）は、図１７（ａ）のＡ−Ａ′線とＢ−Ｂ′線とに
沿う概略断面図である。
おける半導体装置での裏面絶縁層除去領域の平面レイア
ウトを概略的に示す平面図である。また図１７（ｂ）、
（ｃ）は、図１７（ａ）のＡ−Ａ′線とＢ−Ｂ′線とに
沿う概略断面図である。
【０１１６】図１７（ａ）を参照して、ウエハは、素子
が形成されたチップとなるべき領域９３ａと、その領域
を取囲みダイシング時に切断されるダイシングライン９
３ｂ（点線）とを有している。ここで、裏面絶縁層３に
設けられる孔３ａは、チップとなるべき領域９３ａを規
定する四方のダイシングライン９３ｂのいずれか１本と
のみ交差することが望ましい。その理由を以下に説明す
る。
が形成されたチップとなるべき領域９３ａと、その領域
を取囲みダイシング時に切断されるダイシングライン９
３ｂ（点線）とを有している。ここで、裏面絶縁層３に
設けられる孔３ａは、チップとなるべき領域９３ａを規
定する四方のダイシングライン９３ｂのいずれか１本と
のみ交差することが望ましい。その理由を以下に説明す
る。
【０１１７】主に図１７（ｂ）を参照して、裏面絶縁層
３には孔３ａが設けられているため、裏面全面を覆う電
極層５には孔３ａの領域上にくぼみが生じる。この孔３
ａがダイシングライン９３ｂと交差するように設けられ
ている場合、ダイシングで分割された後には、チップの
端面にこの孔３ａによるくぼみが面することになる。
３には孔３ａが設けられているため、裏面全面を覆う電
極層５には孔３ａの領域上にくぼみが生じる。この孔３
ａがダイシングライン９３ｂと交差するように設けられ
ている場合、ダイシングで分割された後には、チップの
端面にこの孔３ａによるくぼみが面することになる。
【０１１８】このため、このチップをハンダ８１でダイ
パッド８３に取付けるダイボンド工程時には、ハンダ８
１のくぼみへの充填と馴染みの方向は図中矢印の方向に
沿ってチップ外周方向となる。よって、くぼみにはハン
ダ８１が十分に埋込まれ、ボイドの発生は防止され、十
分なハンダ接着強度が得られる。
パッド８３に取付けるダイボンド工程時には、ハンダ８
１のくぼみへの充填と馴染みの方向は図中矢印の方向に
沿ってチップ外周方向となる。よって、くぼみにはハン
ダ８１が十分に埋込まれ、ボイドの発生は防止され、十
分なハンダ接着強度が得られる。
【０１１９】一方、図１７（ｃ）を参照して、孔３ａが
ダイシングライン９３ｂと交差しない場合、ダイボンド
工程時にこの孔３ａによるくぼみにおいては、ハンダ８
１に対してお碗を伏せる要領でウエハをダイパッド８３
に取付けることになる。このため、くぼみ内にハンダ８
１が十分に埋込まれず、ボイド８５の発生する可能性が
高くなる。よって、チップとダイパッドとの接着強度が
低下するとともに、動作時のデバイス温度変化および周
囲の環境温度変化によって膨張収縮時の応力による劣化
割れを起こしやすく、信頼性を低下させる要因となって
しまう。
ダイシングライン９３ｂと交差しない場合、ダイボンド
工程時にこの孔３ａによるくぼみにおいては、ハンダ８
１に対してお碗を伏せる要領でウエハをダイパッド８３
に取付けることになる。このため、くぼみ内にハンダ８
１が十分に埋込まれず、ボイド８５の発生する可能性が
高くなる。よって、チップとダイパッドとの接着強度が
低下するとともに、動作時のデバイス温度変化および周
囲の環境温度変化によって膨張収縮時の応力による劣化
割れを起こしやすく、信頼性を低下させる要因となって
しまう。
【０１２０】以上より、裏面絶縁層３に設けられる孔３
ａは、ダイシングラインと交差するように設けられるこ
とが望ましい。
ａは、ダイシングラインと交差するように設けられるこ
とが望ましい。
【０１２１】なお、裏面絶縁層３の孔３ａのパターンが
複数のダイシングライン９３ｂを跨ぐほど、また長く形
成されるほど、半導体基板１と裏面絶縁層３との界面応
力がこの孔３ａのパターンに沿って開放されてしまう。
これにより、ウエハ変位量が大きくなる可能性があるた
め、この孔３ａはダイシングラインを跨ぐとともに極力
小さく形成される必要がある。
複数のダイシングライン９３ｂを跨ぐほど、また長く形
成されるほど、半導体基板１と裏面絶縁層３との界面応
力がこの孔３ａのパターンに沿って開放されてしまう。
これにより、ウエハ変位量が大きくなる可能性があるた
め、この孔３ａはダイシングラインを跨ぐとともに極力
小さく形成される必要がある。
【０１２２】なお、実施の形態１〜６では、半導体基板
１と裏面絶縁層３との材質について主にシリコンと酸化
シリコンとについて説明したが、これに限定されるもの
ではなく、半導体基板１の材質が、裏面絶縁層３より低
い融点を有するものであればよい。
１と裏面絶縁層３との材質について主にシリコンと酸化
シリコンとについて説明したが、これに限定されるもの
ではなく、半導体基板１の材質が、裏面絶縁層３より低
い融点を有するものであればよい。
【０１２３】また、実施の形態１において図７〜図９を
用いて説明した単一のレーザ光を用いて裏面酸化膜を除
去する方法では、裏面絶縁層がシリコン酸化膜で、半導
体基板がシリコンの場合、つまり裏面絶縁層が半導体基
板よりも融点が高く、熱伝導率が低い材料よりなってい
る場合について説明した。しかし、この方法は裏面絶縁
層に半導体基板１よりも融点が低く、または熱伝導率の
高い材料よりなる場合に適用されてもよい。この場合、
レーザ光によって裏面絶縁層に与えられる熱は半導体基
板側へは拡散せず、裏面絶縁層の加熱・蒸発に効率よく
消費されるため、熱効率よく裏面絶縁層を選択的に蒸発
させて除去することができる。
用いて説明した単一のレーザ光を用いて裏面酸化膜を除
去する方法では、裏面絶縁層がシリコン酸化膜で、半導
体基板がシリコンの場合、つまり裏面絶縁層が半導体基
板よりも融点が高く、熱伝導率が低い材料よりなってい
る場合について説明した。しかし、この方法は裏面絶縁
層に半導体基板１よりも融点が低く、または熱伝導率の
高い材料よりなる場合に適用されてもよい。この場合、
レーザ光によって裏面絶縁層に与えられる熱は半導体基
板側へは拡散せず、裏面絶縁層の加熱・蒸発に効率よく
消費されるため、熱効率よく裏面絶縁層を選択的に蒸発
させて除去することができる。
【０１２４】また、実施の形態１の図３で示す製造方法
は、裏面絶縁層３が半導体基板１よりも低い融点を有す
る材料、または熱伝導率の高い材料よりなっている場合
に適用されてもよい。
は、裏面絶縁層３が半導体基板１よりも低い融点を有す
る材料、または熱伝導率の高い材料よりなっている場合
に適用されてもよい。
【０１２５】また第１および第２の熱線レーザ７１ａ、
７３ａは、実施の形態１〜４で説明した波長のものに限
られず、第１の熱線レーザ７１ａが、第２の熱線レーザ
７３ａよりも裏面絶縁層３に対して反射率の低い波長で
あればよい。
７３ａは、実施の形態１〜４で説明した波長のものに限
られず、第１の熱線レーザ７１ａが、第２の熱線レーザ
７３ａよりも裏面絶縁層３に対して反射率の低い波長で
あればよい。
【０１２６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２７】
【発明の効果】本発明の半導体装置では、半導体基板の
裏面に選択的に第２の絶縁層が形成されているため、半
導体基板表面の第１の絶縁層による応力とこの第２の絶
縁層との応力とがバランスし、ウエハに反りが生じるこ
とが防止される。
裏面に選択的に第２の絶縁層が形成されているため、半
導体基板表面の第１の絶縁層による応力とこの第２の絶
縁層との応力とがバランスし、ウエハに反りが生じるこ
とが防止される。
【０１２８】また、第２の絶縁層を選択的に設けること
としたため、電極層と半導体基板の裏面との接続が可能
となる。このように電極層と半導体基板との電気的接続
が可能となるため、電極層の電位を第１の絶縁層直下の
半導体基板に導入することができる。したがって、半導
体層に形成された素子の高耐圧を保持することができ
る。
としたため、電極層と半導体基板の裏面との接続が可能
となる。このように電極層と半導体基板との電気的接続
が可能となるため、電極層の電位を第１の絶縁層直下の
半導体基板に導入することができる。したがって、半導
体層に形成された素子の高耐圧を保持することができ
る。
【０１２９】また上記局面において好ましくは、電極層
と半導体基板との接続領域がダイシングライン領域を跨
ぐよう配置されているため、チップをダイパッドにハン
ダで接続する場合に、ハンダと電極層との間にボイドが
発生することを防止でき、十分なハンダ接着強度を得る
ことができる。
と半導体基板との接続領域がダイシングライン領域を跨
ぐよう配置されているため、チップをダイパッドにハン
ダで接続する場合に、ハンダと電極層との間にボイドが
発生することを防止でき、十分なハンダ接着強度を得る
ことができる。
【０１３０】本発明の一の局面に従う半導体装置の製造
方法では、走査時に先行するレーザにより半導体基板の
融点以下に半導体基板を加熱することができる。そし
て、追従するレーザにより、半導体基板の加熱温度より
低い温度で第２の絶縁層を加熱することもできる。この
ように各部を加熱すれば、追従するレーザにより第２の
絶縁層に与えられた熱は半導体基板側へ拡散し難く、第
２の絶縁層の加熱・蒸発に効率よく消費される。このた
め、熱効率よく第２の絶縁層を部分的に蒸発させて除去
することができる。
方法では、走査時に先行するレーザにより半導体基板の
融点以下に半導体基板を加熱することができる。そし
て、追従するレーザにより、半導体基板の加熱温度より
低い温度で第２の絶縁層を加熱することもできる。この
ように各部を加熱すれば、追従するレーザにより第２の
絶縁層に与えられた熱は半導体基板側へ拡散し難く、第
２の絶縁層の加熱・蒸発に効率よく消費される。このた
め、熱効率よく第２の絶縁層を部分的に蒸発させて除去
することができる。
【０１３１】また、先行するレーザによりその融点以下
に半導体基板を加熱するため、半導体基板が溶融・再凝
固することにより断裂することは最小限に抑えることが
できる。このため、第２の絶縁層除去時に半導体基板ま
でが必要以上に除去されて、除去部の溝が深くなること
が防止できる。したがって、この溝内を覆うように形成
される電極層が溝内壁底部において断線することは防止
される。
に半導体基板を加熱するため、半導体基板が溶融・再凝
固することにより断裂することは最小限に抑えることが
できる。このため、第２の絶縁層除去時に半導体基板ま
でが必要以上に除去されて、除去部の溝が深くなること
が防止できる。したがって、この溝内を覆うように形成
される電極層が溝内壁底部において断線することは防止
される。
【０１３２】また、レーザを用いて走査することで第２
の絶縁層を部分的に除去することができるため、加工制
御性が高い。
の絶縁層を部分的に除去することができるため、加工制
御性が高い。
【０１３３】上記局面において好ましくは第１および第
２のレーザが走査した直後にエアジェットの吹き付けが
行なわれる。このエアジェットの吹き付けにより急激に
冷却することで、高温に加熱された第２の絶縁層と半導
体基板とを微細な粒界状に変形させてしまうと同時に、
その風圧でその粒界物を除去することができる。このた
め、追従するレーザで第２の絶縁層を蒸発させる温度に
まで第２の絶縁層を加熱する必要はない。よって、比較
的低出力のレーザで効果的に加工処理を行なうことがで
きる。
２のレーザが走査した直後にエアジェットの吹き付けが
行なわれる。このエアジェットの吹き付けにより急激に
冷却することで、高温に加熱された第２の絶縁層と半導
体基板とを微細な粒界状に変形させてしまうと同時に、
その風圧でその粒界物を除去することができる。このた
め、追従するレーザで第２の絶縁層を蒸発させる温度に
まで第２の絶縁層を加熱する必要はない。よって、比較
的低出力のレーザで効果的に加工処理を行なうことがで
きる。
【０１３４】上記局面において好ましくは第１および第
２のレーザの走査は交流電場の環境下にて行なわれる。
この交流電場により、レーザによる加熱領域中の溶融分
子の一部が分極・イオン化して、電場による電気エネル
ギも同時に与えられることから、第２の絶縁層の蒸発・
除去効果が促進される。
２のレーザの走査は交流電場の環境下にて行なわれる。
この交流電場により、レーザによる加熱領域中の溶融分
子の一部が分極・イオン化して、電場による電気エネル
ギも同時に与えられることから、第２の絶縁層の蒸発・
除去効果が促進される。
【０１３５】上記局面にて好ましくは第１および第２の
レーザの走査は水素を含む雰囲気内で行なわれる。これ
により、加熱されて高温となった第２の絶縁層と水素と
の間で還元反応が進行し、第２の絶縁層の除去効果が促
進される。
レーザの走査は水素を含む雰囲気内で行なわれる。これ
により、加熱されて高温となった第２の絶縁層と水素と
の間で還元反応が進行し、第２の絶縁層の除去効果が促
進される。
【０１３６】本発明の他の局面に従う半導体装置の製造
方法では、裏面絶縁層を除去する工程がないため、この
絶縁層除去によるウエハの新たな反りの発生がない。
方法では、裏面絶縁層を除去する工程がないため、この
絶縁層除去によるウエハの新たな反りの発生がない。
【０１３７】本発明のさらに他の局面に従う半導体装置
の製造方法では、第２の絶縁層が半導体基板よりも融点
の低い材料および熱伝導率の高い材料の少なくともいず
れかよりなっているため、単一のレーザ光で第２の絶縁
層を照射した場合でも、第２の絶縁層に与えられる熱は
半導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発
に効率よく消費される。このため、熱効率よく第２の絶
縁層を選択的に蒸発させて除去することができる。
の製造方法では、第２の絶縁層が半導体基板よりも融点
の低い材料および熱伝導率の高い材料の少なくともいず
れかよりなっているため、単一のレーザ光で第２の絶縁
層を照射した場合でも、第２の絶縁層に与えられる熱は
半導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発
に効率よく消費される。このため、熱効率よく第２の絶
縁層を選択的に蒸発させて除去することができる。
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造方法のデバイスプロセス後の工程を示すフロー図で
ある。
製造方法のデバイスプロセス後の工程を示すフロー図で
ある。
【図３】 本発明の実施の形態１における半導体装置の
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図４】 シリコン酸化膜にレーザを照射したときの屈
折率実部ｎと屈折率虚部ｋとのレーザ波長依存性を示す
グラフである。
折率実部ｎと屈折率虚部ｋとのレーザ波長依存性を示す
グラフである。
【図５】 裏面絶縁層の部分的除去を化学処理で行なっ
た場合の第１工程図である。
た場合の第１工程図である。
【図６】 裏面絶縁層の部分的除去を化学処理で行なっ
た場合の第２工程図である。
た場合の第２工程図である。
【図７】 裏面絶縁層の部分的除去を単一のレーザ光を
用いて行なった場合の第１工程図である。
用いて行なった場合の第１工程図である。
【図８】 裏面絶縁層の部分的除去を単一のレーザ光を
用いて行なった場合の第２工程図である。
用いて行なった場合の第２工程図である。
【図９】 裏面絶縁層の部分的除去を単一のレーザ光を
用いて行なった場合の第３工程図である。
用いて行なった場合の第３工程図である。
【図１０】 本発明の実施の形態２における半導体装置
の製造方法を示す概略断面図である。
の製造方法を示す概略断面図である。
【図１１】 本発明の実施の形態３における半導体装置
の製造方法を示す概略断面図である。
の製造方法を示す概略断面図である。
【図１２】 本発明の実施の形態４における半導体装置
の製造方法を示す概略断面図である。
の製造方法を示す概略断面図である。
【図１３】 本発明の実施の形態５における半導体装置
の製造方法の第１工程を示す概略断面図である。
の製造方法の第１工程を示す概略断面図である。
【図１４】 本発明の実施の形態５における半導体装置
の製造方法の第２工程を示す概略断面図である。
の製造方法の第２工程を示す概略断面図である。
【図１５】 本発明の実施の形態５における半導体装置
の製造方法の第３工程を示す概略断面図である。
の製造方法の第３工程を示す概略断面図である。
【図１６】 本発明の実施の形態５における半導体装置
の製造方法の第４工程を示す概略断面図である。
の製造方法の第４工程を示す概略断面図である。
【図１７】 裏面電極層と半導体基板との接続部の平面
レイアウトを示す図である。
レイアウトを示す図である。
【図１８】 従来技術に係るパワーＩＣのブロックダイ
ヤグラム図である。
ヤグラム図である。
【図１９】 従来の半導体装置の構成を概略的に示す断
面図である。
面図である。
【図２０】 従来の半導体装置の第１の製造方法の第１
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２１】 従来の半導体装置の第１の製造方法の第２
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２２】 従来の半導体装置の第１の製造方法の第３
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２３】 従来の半導体装置の第２の製造方法の第１
工程を示す概略断面図である。
工程を示す概略断面図である。
【図２４】 従来の半導体装置の第２の製造方法の第２
の工程を示す概略断面図である。
の工程を示す概略断面図である。
【図２５】 従来技術に係るＳＯＩ基板についての埋込
酸化膜厚とウエハ変位量との関係を示すグラフである。
酸化膜厚とウエハ変位量との関係を示すグラフである。
【図２６】 従来の製造方法では、ウエハに反りが生じ
ることを説明するための概略断面図である。
ることを説明するための概略断面図である。
【図２７】 従来の半導体装置のデバイスプロセス後の
工程を示すフロー図である。
工程を示すフロー図である。
【図２８】 従来技術に関し裏面絶縁層の有無がＲＥＳ
ＵＲＦ効果に与える影響を説明するための概略断面図で
ある。
ＵＲＦ効果に与える影響を説明するための概略断面図で
ある。
【図２９】 従来技術に関し裏面絶縁層の有無がＲＥＳ
ＵＲＦ効果に与える影響を説明するための概略断面図で
ある。
ＵＲＦ効果に与える影響を説明するための概略断面図で
ある。
１ シリコン基板、３ 裏面酸化膜、５ 裏面電極、７
埋込酸化膜、９ ＳＯＩ層。
埋込酸化膜、９ ＳＯＩ層。
Claims (11)
- 【請求項１】 半導体基板の表面側に第１の絶縁層を介
在して形成された半導体層を有する半導体装置であっ
て、 前記半導体基板の裏面側に形成され、前記半導体基板に
電気的に接続された電極層と、 前記半導体基板と前記電極層との間に選択的に形成され
た第２の絶縁層とを備えた、半導体装置。 - 【請求項２】 前記第２の絶縁層は前記裏面に接して形
成されており、かつ前記裏面の一部に達する孔を有して
おり、 前記電極層は前記孔を通じて前記半導体基板と電気的に
接続されている、請求項１に記載の半導体装置。 - 【請求項３】 前記第２の絶縁層は、ＬＯＣＯＳ法によ
り形成されるフィールド酸化膜である、請求項１に記載
の半導体装置。 - 【請求項４】 前記半導体基板は素子形成領域と、その
素子形成領域の周囲を取囲むダイシングライン領域とを
有し、 前記電極層が前記半導体基板に接続される領域は前記素
子形成領域と前記ダイシングライン領域とにまたがるよ
うに配置されている、請求項１に記載の半導体装置。 - 【請求項５】 前記第２の絶縁層は前記半導体基板より
融点の高い材料よりなる、請求項１に記載の半導体装
置。 - 【請求項６】 半導体基板の表面側に第１の絶縁層を介
在して形成された半導体層を有する半導体装置の製造方
法であって、 前記半導体基板の表面に前記第１の絶縁層を、裏面に第
２の絶縁層を各々形成する工程を備え、 前記第２の絶縁層は、前記半導体基板よりも融点の高い
材料より形成されており、さらに、 前記半導体基板の表面側に前記第１の絶縁層を介在して
前記半導体層を形成する工程と、 前記半導体基板の裏面側の前記第２の絶縁層に、互いに
異なる波長を有する第１および第２のレーザの一方を他
方に追従させて走査することで、その走査部の前記第２
の絶縁層を除去して前記半導体基板の裏面を露出させる
工程と、 前記露出した前記半導体基板の裏面において前記半導体
基板と電気的に接続されるように電極層を形成する工程
とを備えた、半導体装置の製造方法。 - 【請求項７】 前記第１および第２のレーザが走査した
直後に、その走査部にエアジェットの吹き付けを行なっ
て前記第２の絶縁層を選択的に除去する、請求項６に記
載の半導体装置の製造方法。 - 【請求項８】 前記第１および第２のレーザの走査は、
交流電場の環境下にて行なわれる、請求項６に記載の半
導体装置の製造方法。 - 【請求項９】 前記第１および第２のレーザの走査は、
水素を含む雰囲気内で行なわれる、請求項６に記載の半
導体装置の製造方法。 - 【請求項１０】 半導体基板の表面側に第１の絶縁層を
介在して形成された半導体層を有する半導体装置の製造
方法であって、 前記半導体基板の裏面にマスク層を選択的に形成する工
程と、 前記半導体基板に熱酸化処理を施すことで前記半導体基
板の表面全面に前記第１の絶縁層を形成し、前記半導体
基板の裏面の前記マスク層が形成されていない領域に選
択的に第２の絶縁層を形成する工程と、 前記半導体基板の表面側に前記第１の絶縁層を介在して
前記半導体層を形成する工程と、 前記第２の絶縁層が形成されていない前記半導体基板の
裏面において前記半導体基板と電気的に接続するように
電極層を形成する工程とを備えた、半導体装置の製造方
法。 - 【請求項１１】 半導体基板の表面側に第１の絶縁層を
介在して形成された半導体層を有する半導体装置の製造
方法であって、 前記半導体基板の表面に前記第１の絶縁層を、裏面に第
２の絶縁層を各々形成する工程と、 前記半導体基板の表面側に前記第１の絶縁層を介在して
前記半導体層を形成する工程と、 前記半導体基板の裏面側の前記第２の絶縁層を、レーザ
を用いて加熱することで選択的に除去して前記半導体基
板の裏面を部分的に露出させる工程とを備え、 前記第２の絶縁層は、前記半導体基板よりも融点の低い
材料および熱伝導率の高い材料の少なくともいずれかよ
りなっている、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30023796A JP3673040B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30023796A JP3673040B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144894A true JPH10144894A (ja) | 1998-05-29 |
| JP3673040B2 JP3673040B2 (ja) | 2005-07-20 |
Family
ID=17882370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30023796A Expired - Fee Related JP3673040B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3673040B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573153B2 (en) | 2000-04-17 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US7105910B2 (en) | 2003-11-25 | 2006-09-12 | Denso Corporation | Semiconductor device having SOI construction |
| JP2009115811A (ja) * | 2008-12-26 | 2009-05-28 | Denso Corp | 力学量センサ装置 |
-
1996
- 1996-11-12 JP JP30023796A patent/JP3673040B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7105910B2 (en) | 2003-11-25 | 2006-09-12 | Denso Corporation | Semiconductor device having SOI construction |
| JP2009115811A (ja) * | 2008-12-26 | 2009-05-28 | Denso Corp | 力学量センサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3673040B2 (ja) | 2005-07-20 |
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