JP3673040B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より具体的には、半導体基板表面に絶縁層を介在して形成された半導体層（ＳＯＩ層）を有する、いわゆるＳＯＩ（Semiconductor on Insulator）基板を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＨＶＩＣ（High Voltage Integrated Circuit ）はモータ制御など、広くメカトロニクス全般における電子化に貢献している。その回路構成に関するブロックダイヤグラムを図１８に示す。
【０００３】
図１８を参照して、ＨＶＩＣは、発振回路、制御回路、ロジック回路、電流制限制御回路、レベルシフト、および過熱保護回路からなる制御部と、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）などの自己消弧型高耐圧パワーデバイスおよび電力用ダイオードのブリッジからなるパワー部とから構成されている。
【０００４】
近年、ＳＯＩ基板上にこれらのデバイスを形成し、かつトレンチ分離技術を用いて各デバイスを誘電体分離することにより、従来の制御部とパワー部とをローサイド、ハイサイドとも合わせて１チップ化できるＳＯＩ−ＨＶＩＣの可能性が示唆されている。
【０００５】
ＳＯＩ基板を用いた場合、さらなる利点として、ＲＥＳＵＲＦ（Reduced Surface Field effect）効果によってパワーデバイスの高耐圧化を図ることができる。この効果は、たとえばS. Merchant, ISPSD Proc., 1991, pp.31-35, “REALIZATION OF HIGH BREAKDOWN VOLTAGE （＞700V）IN THIN SOI DEVICES ”に示されている。これによれば、主にＳＯＩ厚（ｔSOI ）、ＳＯＩ比抵抗（ρSOI ）、埋込酸化膜厚（ｔOX）などのＳＯＩ基板に関するパラメータの組合せを選ぶことにより、比較的容易に耐圧の設計ができる点に特徴がある。
【０００６】
ＳＯＩ層の厚膜化によって高耐圧化を図る手法は、たとえばN. Yasuhara et al., IEDM Proc., 1991, pp.141-144, “SOI-Device Structure Implementing 650V High Voltage Output Devices on VLSIs ”に示されている。
【０００７】
また埋込酸化膜の厚膜化によって高耐圧化を図る手法は、たとえばK. Watabe et al., ISPSD Proc., 1996, pp.151-154,“A 0.8 μm High Voltage IC Using Newly Designed 600V Lateral IGBT on Thick Buried-Oxide SOI”に示されている。
【０００８】
以上に述べた誘電体分離高耐圧パワーＩＣは、基板構造各所の寸法などの組合せは異なるものの、概して図１９に示すような断面構造を有している。
【０００９】
図１９を参照して、ｎ- シリコン基板１の表面上には、埋込酸化膜７を介在してＳＯＩ層９が形成されている。このＳＯＩ層９には、ｎ−ｃｈＩＧＢＴをはじめとする高耐圧パワーデバイスと、ＣＭＯＳ（Complementaly Metal Oxide Semiconductor ）トランジスタをはじめとする制御用ＩＣ部と、それらを絶縁するトレンチ分離とが形成されている。
【００１０】
ｎ−ｃｈＩＧＢＴは、ＳＯＩ層９に形成されたｎ- ドリフト領域９ａと、ｎバッファ領域１９と、ｐ+ 領域２０と、ｐウェル２１と、ｐ+ 領域２３と、ｎ+ 領域２５と、電極層２７、２９とを有している。
【００１１】
またｎＭＯＳトランジスタは、ｐウェル３１内に形成された１対のｎ+ ソース／ドレイン領域３３と、その１対のソース／ドレイン領域にはさまれる領域上にゲート絶縁層を介在して形成されたゲート電極層３７とを有している。
【００１２】
またｐＭＯＳトランジスタは、ｎウェル３９内に形成された１対のｐ+ ソース／ドレイン領域４１と、その１対のソース／ドレイン領域にはさまれる領域上にゲート絶縁層を介在して形成されたゲート電極層４３とを有している。
【００１３】
また各素子を電気的に分離するためのトレンチ分離は、ＳＯＩ層９に設けられた溝１１と、その溝１１の内壁を覆う埋込酸化膜１３と、溝１１内を埋込む埋込層１５とから形成されている。
【００１４】
これらのデバイス上を覆うように第１の層間絶縁層４５が形成されている。この第１の層間絶縁層４５上には、各素子に接続される配線層４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅが形成されている。またこれらの導電層を覆うように第２の層間絶縁層４９が形成されており、この第２の層間絶縁層４９上には配線層５１が形成されている。さらに配線層５１を覆うように第３の層間絶縁層５３が形成されており、この第３の層間絶縁層５３上には配線層５５が形成されている。
【００１５】
ｎ- シリコン基板１の裏面全面には、裏面電極層５が形成されている。ｎ- シリコン基板１は裏面電極層５を介してダイパッド（図示せず）にハンダ付けで固定される。
【００１６】
裏面電極層５には通常、アース電位が与えられており、同電位は埋込酸化膜７の直下まで導電されていることが、上述のＲＥＳＵＲＦ効果を発現させる上での必須条件である。
【００１７】
さて、上述したN. Yasuhara の文献とK. Watabe の文献とのＳＯＩ基板およびプロセス設計をコスト面から比較すると、前者ではＳＯＩ基板を作成する上でＳＯＩ厚（ＳＯＩ層の膜厚）を厚めに設定するだけであるからコスト増は発生しないものの、トレンチ形成のためのエッチング時間がＳＯＩ厚に応じて増加せざるを得ない。現在、同工程は、枚葉処理であることを考え合わせるとそのコスト増加分は多大なものになる。
【００１８】
一方、後者ではＳＯＩ厚の厚膜化は抑制できることからトレンチエッチ工程に関するコスト増は発生しないものの、厚い酸化膜を形成するための酸化時間の増加が問題となる。しかし、この工程はバッチ処理が通常であること、また高圧酸化などの加速プロセスが可能であることを考え合わせると、そのコスト増加分は十分抑制することができる。加えて、ＳＯＩ厚を必要最小限の厚さで設計できることから、特にパワーデバイスについてターンオフ時間が冗長とならず、寄生素子として働く領域を削減することも可能となるなどの長所がある。
【００１９】
そこで次に、このK. Watabe の文献に示された手法に係る基板の製造方法を２つ説明する。
【００２０】
図２０〜図２２は、第１の製造方法を工程順に示す概略断面図である。まず図２０を参照して、シリコン基板１の表裏両面に、高温酸化処理等により厚膜酸化膜３および７が形成される。この後、シリコン基板１の厚膜酸化膜７側にＳＯＩ層９が張り合わせられる。
【００２１】
図２１を参照して、ＳＯＩ層９が、所定の厚さまで研削・研磨される。
図２２を参照して、薄膜化されたＳＯＩ層９に、素子形成プロセス（以下、デバイスプロセスと称す）を施すことにより、たとえば図１９に示したような各種デバイスが形成される。
【００２２】
図２３と図２４とは、第２の半導体装置の製造方法を工程順に示す概略断面図である。まず図２３を参照して、ＳＯＩ層９の表裏両面に、高温酸化処理等により厚膜酸化膜３および７が形成される。この後、ＳＯＩ層９の厚膜酸化膜７側にシリコン基板１が張り合わせられる。
【００２３】
図２４を参照して、厚膜酸化膜３が除去された後、露出したＳＯＩ層９の表面が所定の厚さまで研削・研磨される。この後、上述と同様のデバイスプロセスを経ることにより、図２２と同様、各種デバイスがＳＯＩ層９に形成される。
【００２４】
上記２つの製造方法によるＳＯＩ基板について埋込酸化膜厚とウエハ変位量との関係を比較した様子を図２５に示す。
【００２５】
図２５を参照して、図中の曲線（ｃ）は上述の第１の方法、曲線（ｂ）は第２の方法、曲線（ａ）はベアウエハでの結果を示している。第１の方法では、埋込酸化膜厚が増加してもウエハ変位量は増加していない。これは、表裏両面対称に酸化膜が存在しているため、各々の界面で発生したストレスが互いにバランスしていることが原因と考えられる。一方、第２の方法では、埋込酸化膜厚が増加するに従って、ウエハ変位量は着実に増加している。その原因は、半導体基板１を挟んで表面側にしか酸化膜７がないため界面ストレスのアンバランスが生じているためと考えられる。
【００２６】
なお、ウエハに変位が生じるメカニズムは以下のとおりである。
図２３を参照して、酸化膜７および８は、高温酸化により形成された後、冷却される。この冷却時には、シリコン酸化膜７、８の方がシリコンよりなるＳＯＩ層９よりも熱膨張係数が小さいため、ＳＯＩ層９の方がシリコン酸化膜７、８より体積収縮の量が大きい。ところが、ＳＯＩ層９の堆積収縮はシリコン酸化膜７、８により拘束される。つまり、体積収縮しようとするにもかかわらず体積収縮できないため、ＳＯＩ層９には矢印９５方向の圧縮応力が残存することになる。
【００２７】
このように圧縮応力が残存している場合でも、ＳＯＩ層９の両面にシリコン酸化膜７、８がある場合には、応力のバランスによりウエハに反りは生じない。しかし、図２６に示すように一方のシリコン酸化膜が除去された場合には、応力がアンバランスとなり、結果、ＳＯＩ層９内の残留圧縮応力９５の作用によってウエハには反りが生じることになる。
【００２８】
以上より、第２の方法では埋込酸化膜の厚膜化による高耐圧化に対応する上で限界があるが、第１の方法ではそのような問題の生じないことがわかる。
【００２９】
【発明が解決しようとする課題】
以上述べたように、第１の方法は、高耐圧ＨＶＩＣを実現する上で、ＳＯＩ厚の自由度を高め、コスト面からも有益な技術である。しかし、この第１の方法には、デバイスプロセス終了後の裏面研削・研磨工程でウエハ変位量が増大し、場合によっては後工程に支障をきたすという問題がある。以下、そのことについて詳細に説明する。
【００３０】
図２７は、ＳＯＩ構造におけるデバイスプロセス終了後の後工程を示すフロー図である。図２７を参照して、図２０〜図２２の工程によりＳＯＩ層９に各種デバイスが形成され（ステップ６１）、その後、図２２において裏面酸化膜３が研削・研磨により除去される（ステップ６３ａ）。この後、シリコン基板１の裏面に電気的に接続された裏面電極が形成され（ステップ６５）、インライン評価が行なわれる（ステップ６７）。この後、ダイシング（ステップ６９）によりチップごとに分割された後、アセンブリ工程（ステップ７１）を経る。
【００３１】
このように第１の方法を用いても、デバイスプロセス終了後の後工程で裏面電極をシリコン基板の裏面に接続する必要から、裏面酸化膜が除去され、結局、ウエハに反りが生じてしまう。後工程のダイシングは通常、ウエハを吸着した状態で行なわれるが、ウエハに反りが生じた状態では、ウエハを密着させて吸着することは困難となる。またウエハに反りが生じていると、ダイサーの刃をウエハに対して位置合わせ（アライメント）することも困難となり、正確にチップ形状に分割することも困難となる。このため、ウエハ変位量の増大は、極力回避しなければならない。
【００３２】
そこで、図２７において裏面酸化膜の除去工程（ステップ６３ａ）を省略してウエハ変位量の増大を回避することも考えられる。しかし、この場合にはパワーデバイスの電気特性に大きな悪影響を及ぼすことになる。
【００３３】
図２８と図２９とは、裏面酸化膜除去工程を経た場合と裏面酸化膜除去工程を省略した場合とのパワーダイオードの完成断面図を示す図である。
【００３４】
まず図２８を参照して、ＳＯＩ層１０９には、ｐ+ 領域１０９ｃとｎ型領域（ｎ- 領域１０９ａおよびｎ+ 領域１０９ｂ）とからなるパワーダイオードが形成されている。裏面酸化膜を除去した場合には、アースに短絡された裏面電極層５が、ｎ型シリコン基板１に接することから、アース電位は埋込酸化膜７の直下まで導入される。これにより、上述したＲＥＳＵＲＦ効果を誘引してポテンシャル９７ａをｎ- 領域１０９ａ全体に伸長させることができる。したがって、パワーダイオードは高耐圧を保持することができる。
【００３５】
一方、図２９を参照して、裏面酸化膜３が残存されている場合には、裏面電極層５は裏面酸化膜３に接して形成されることになる。このため、ｎ型シリコン基板１は裏面電極層５のアース電位とは無関係にフローティング状態となり、ＲＥＳＵＲＦ効果を誘引することができない。したがって、ポテンシャル９７ｂはｎ- 領域１０９ａに十分伸長されることなく、電界集中領域Ｒでアバランシェが生じ、低耐圧しか保持することができなくなる。
【００３６】
それゆえ本発明の目的は、ウエハの反りを防止できるとともに、高耐圧を保持することができるＳＯＩ構造の半導体装置およびその製造方法を提供することである。
【００３７】
また本発明の他の目的は、裏面電極の断線を防止でき、加工制御性の高い半導体装置の製造方法を提供することである。
【００３８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置であって、電極層と、第２の絶縁層とを備えている。電極層は、半導体基板の裏面側に形成され、半導体基板に電気的に接続されている。第２の絶縁層は、半導体基板と電極層との間に選択的に形成されている。半導体基板と第１の絶縁層と半導体層とがＳＯＩ基板を構成している。
【００３９】
本発明の半導体装置では、半導体基板の裏面に選択的に第２の絶縁層が形成されているため、半導体基板表面の第１の絶縁層による応力とこの第２の絶縁層との応力とがバランスし、ウエハに反りが生じることは防止される。
【００４０】
また、第２の絶縁層を選択的に設けることとしたため、電極層と半導体基板の裏面との接続が可能となる。このように電極層と半導体基板との電気的接続が可能となるため、電極層の電位を第１の絶縁層直下の半導体基板に導入することができる。したがって、半導体層に形成された素子の高耐圧を保持することができる。
【００４１】
上記局面において好ましくは、第２の絶縁層は裏面に接して形成されており、かつ裏面の一部に達する孔を有している。電極層は孔を通じて半導体層と電気的に接続されている。
【００４２】
上記局面において好ましくは、第２の絶縁層は、ＬＯＣＯＳ法により形成されるフィールド酸化膜である。
【００４３】
上記局面において好ましくは、半導体基板は素子形成領域と、その素子形成領域の周囲を取囲むダイシングライン領域とを有している。電極層が半導体基板に接続される領域は、素子形成領域とダイシングライン領域とにまたがるように配置されている。
【００４４】
これにより、チップをダイパッドにハンダで接続する場合に、ハンダと裏面電極との間にボイドが発生することは防止でき、十分なハンダ接着強度を得ることができる。
【００４５】
上記局面において好ましくは、第２の絶縁層は半導体基板より融点の高い材料よりなっている。
【００４６】
本発明の一の局面に従う半導体装置の製造方法は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、以下の工程を備えている。
【００４７】
まず半導体基板の表面に第１の絶縁層が、裏面に第２の絶縁層が各々形成される。この第２の絶縁層は半導体基板よりも融点の高い材料で形成される。そして半導体基板の表面側に第１の絶縁層を介在して半導体層が形成される。そして半導体基板の裏面側の第２の絶縁層に、互いに異なる波長を有する第１および第２のレーザの一方を他方に追従させて走査することで、その走査部の第２の絶縁層を除去して半導体基板の裏面が露出される。そして露出した半導体基板の裏面において半導体基板と電気的に接続されるように電極層が形成される。
【００４８】
本発明の一の局面に従う半導体装置の製造方法によれば、走査時に先行するレーザにより半導体基板の融点以下に半導体基板を加熱することができる。そして、追従するレーザにより半導体基板の加熱温度より低い温度に第２の絶縁層を加熱することもできる。このように各部を加熱すれば、追従するレーザにより第２の絶縁層に与えられた熱は、半導体基板側へ拡散せず、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率良く第２の絶縁層を部分的に蒸発させて除去することができる。
【００４９】
また、先行するレーザにより、その融点以下に半導体基板を加熱するため、半導体基板が溶融・再凝固することにより断裂することは最小限に抑えることができる。このため、第２の絶縁層除去時に半導体基板までが必要以上に除去されて、除去部の溝が深くなることが防止できる。したがって、この溝内を覆うように形成される電極層が溝内壁底部において断線することは防止される。
【００５０】
また、レーザを用いて走査することで第２の絶縁層を部分的に除去することができるため、加工制御性が高い。
【００５１】
上記局面において好ましくは、第１および第２のレーザが走査した直後に、その走査部にエアジェットの吹き付けを行なって第２の絶縁層が選択的に除去される。
【００５２】
エアジェットの吹き付けにより、急激に冷却することで、高温に加熱された第２の絶縁層と半導体基板とを微細な粒界状に変形させてしまうと同時に、その風圧でこの粒界物を除去することができる。このため、追従するレーザで第２の絶縁層を蒸発させる温度にまで第２の絶縁層を加熱する必要はない。よって、比較的低出力のレーザで効率的に加工処理を行なうことができる。
【００５３】
上記局面において好ましくは、第１および第２のレーザの走査は交流電場の環境下にて行なわれる。
【００５４】
この交流電場により、レーザによる加熱領域中の溶融分子の一部が分極・イオン化して、電場による電気エネルギも同時に与えられることから、第２の絶縁層の蒸発・除去効果が促進される。
【００５５】
上記局面にて好ましくは、第１および第２のレーザの走査は水素を含む雰囲気内で行なわれる。
【００５６】
これにより、加熱されて高温となった第２の絶縁層と水素との間で還元反応が進行し、第２の絶縁層の除去効果が促進される。
【００５７】
本発明の他の局面に従う半導体装置の製造方法は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、以下の工程を備えている。
【００５８】
まず半導体基板の裏面にマスク層が選択的に形成される。半導体基板に熱酸化処理を施すことで半導体基板の表面全面に第１の絶縁層を形成し、半導体基板の裏面のマスク層が形成されていない領域に選択的に第２の絶縁層が形成される。そして半導体基板の表面側に第１の絶縁層を介在して半導体層が形成される。そして第２の絶縁層が形成されていない半導体基板の裏面において半導体基板と電気的に接続するように電極層が形成される。
【００５９】
本発明の他の局面に従う半導体装置の製造方法では、半導体基板の裏面に形成した第２の絶縁層を除去する工程がないため、この絶縁層除去によるウエハの反りの発生はない。
【００６０】
本発明のさらに他の局面に従う半導体装置の製造方法は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、以下の工程を備えている。
【００６１】
まず半導体基板の表面に第１の絶縁層が、裏面に第２の絶縁層が各々形成される。そして半導体基板の表面側に第１の絶縁層を介在して半導体層が形成される。そして半導体基板の裏面側の第２の絶縁層を、レーザを用いて加熱することで選択的に除去して半導体基板の裏面の一部が露出される。この第２の絶縁層は、半導体基板よりも、融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっている。
【００６２】
第２の絶縁層が半導体基板よりも、融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっているため、単一のレーザ光で第２の絶縁層を照射した場合でも、第２の絶縁層に与えられる熱は半導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率よく第２の絶縁層を部分的に蒸発させて除去することができる。
【００６３】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００６４】
実施の形態１
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばシリコンよりなるｎ- 半導体基板１の表面上には、たとえばシリコン酸化膜（ＳｉＯ2 ）よりなる埋込絶縁層７を介在してＳＯＩ層９が形成されている。このＳＯＩ層９には、図１９で説明したようにｎ−ｃｈＩＧＢＴやＣＭＯＳトランジスタが形成されている。
【００６５】
またｎ- 半導体基板１の裏面には、たとえばシリコン酸化膜よりなる裏面絶縁層３が形成されている。この裏面絶縁層３には選択的に孔３ａが形成されており、この孔３ａからｎ- 半導体基板１の裏面の一部が露出している。露出したｎ- 半導体基板１の裏面に接し、かつ裏面絶縁層３上を覆うように裏面電極層５が形成されている。この裏面電極層５は、たとえば半導体基板１の裏面に接する側から多結晶シリコン層（またはアモルファスシリコン層）とチタンシリサイド層とＮｉ−Ａｕ層との積層構造により形成されている。
【００６６】
次に、本実施の形態の半導体装置の製造方法を、ｎ- 半導体基板１の材質がシリコンよりなり、埋込絶縁層７の材質が酸化シリコンよりなる場合について説明する。
【００６７】
図２は、本発明の実施の形態１における半導体装置のデバイスプロセス後の工程を示すフロー図である。また図３は、図２の裏面酸化膜除去の工程を示す概略断面図である。
【００６８】
主に図２を参照して、まず本実施の形態の製造方法では、図２０〜２２に示す従来の工程を経ることで、ＳＯＩ基板が形成されるとともに、ＳＯＩ層にデバイスが形成される（ステップ６１）。この後、図２２における裏面酸化膜３が部分的に除去される（ステップ６３）。
【００６９】
主に図３を参照して、この裏面酸化膜部分除去は、２つの互いに異なる波長を有する熱線レーザを用いることで行なわれる。まず第１のレーザ源７１から、裏面酸化膜３に対して比較的低い反射率を有する波長の第１の熱線レーザ７１ａが裏面酸化膜３の除去したい部分に沿ってスキャン（走査）される。この第１の熱線レーザ７１ａは主にシリコン基板１を加熱することを目的として照射される。これにより加熱されるシリコン基板１の加熱領域１ａは、なるべく溶融しないように制御される。つまり、シリコン基板１の加熱領域１ａは、その融点以下の温度に加熱される。
【００７０】
そして第２のレーザ源７３から、裏面酸化膜３に対して比較的高い反射率を有する波長の第２の熱線レーザ７３ａが、第１の熱線レーザ７１ａに追従するように照射される。この第２の熱線レーザ７３ａは主に裏面酸化膜３を加熱溶融することを目的として照射される。この第２の熱線レーザ７３ａで加熱される裏面酸化膜３の加熱領域３ｄの加熱温度はシリコン基板１の加熱領域１ａの加熱温度より低くなるように設定される。
【００７１】
このように第２の熱線レーザ７３ａによって加熱されることで、裏面酸化膜３はその表面から溶融・蒸発して除去される。この際、裏面酸化膜３の加熱領域３ｄの加熱温度はシリコン基板１の加熱領域１ａの加熱温度よりも低いため、裏面酸化膜３の加熱領域３ｄに与えられた熱がシリコン基板１の加熱領域１ａ側へ拡散せず、裏面酸化膜３の溶融・蒸発に効率よく消費される。
【００７２】
主に図２を参照して、このように裏面酸化膜３を部分的に除去することで、シリコン基板１の裏面の一部を露出させる。そしてこの露出したシリコン基板１の裏面に接しかつ裏面酸化膜３を覆うように裏面電極層５が形成される（ステップ６５）。この後、従来例と同様、インライン評価がされ（ステップ６７）、その後ダイシング工程（ステップ６９）とアセンブリ工程（ステップ７１）を経て図１に示す半導体装置が完成する。
【００７３】
次に、図３において用いられる第１および第２の熱線レーザ７１ａ、７３ａの具体的な波長について説明する。
【００７４】
まず第１のレーザ７１ａは、図３に示すように裏面酸化膜３を透過してシリコン基板１を加熱する必要から、裏面酸化膜３に対して反射率の比較的小さい波長であることが必要である。一方、第２のレーザ７３ａは、裏面酸化膜３を加熱する必要から、裏面酸化膜３に対して反射率の高い波長を有することが必要である。ここで、図４に、シリコン酸化膜にレーザを照射したときの屈折率実部ｎと屈折率虚部ｋとのレーザ波長依存性を示す。
【００７５】
図４を参照して、図中実線は屈折率実部ｎの値を示し、図中破線は屈折率虚部ｋの値を示している。シリコン酸化膜の反射率ｒref は、この屈折率実部ｎと屈折率虚部ｋとにより以下のように表わされる。
【００７６】
【数１】
【００７７】
上式より屈折率実部ｎと屈折率虚部ｋとが近い値をとる場合に、シリコン酸化膜の反射率ｒref は増加する。
【００７８】
このことを踏まえて図４を見ると、０．１μｍ前後と１０μｍ前後の波長の２箇所で反射率ｒref の増加する領域が存在することが認められる。ただし、シリコン酸化膜の溶融に十分なパワーを得るには、０．１μｍ前後の波長を用いることが望ましい。
【００７９】
以上より、第１の熱線レーザ７１ａの波長は０．５μｍ以上２．０μｍ以下であり、第２の熱線レーザ７３ａの波長は０．０６μｍ以上０．１μｍ以下であることが望ましい。
【００８０】
なお、第１および第２の熱線レーザ７１ａ、７３ａは、ともに細束ビーム状に整形され、たとえば平均出力２０Ｗ、ピーク出力４００Ｗ、パルス幅１５０μｓ、スキャン速度６５．７ｍｍ／ｓ、焦点位置＋５ｍｍの条件で空気中にて照射される。なお、この条件は、これに限定されるものではなく、各条件下において適宜選択されるものである。
【００８１】
本実施の形態の半導体装置は、図１に示すように半導体基板１の表面および裏面に各々絶縁層７および３が形成されているため、絶縁層３、７によって半導体基板１にかかる応力はバランスがとれ、ゆえにウエハに反りが生じることが防止される。
【００８２】
また、裏面絶縁層３を部分的に除去して孔３ａを設けることで、裏面電極層５を半導体基板１に電気的に接続させることが可能となる。このため、裏面電極層５の電位（たとえばアース電位）を埋込絶縁層７の直下の半導体基板１に導入することができる。したがって、ＳＯＩ層９に形成された素子（たとえばｎ−ｃｈＩＧＢＴ）の高耐圧を保持することができる。
【００８３】
また本実施の形態の半導体装置の製造方法は、熱効率よく裏面の絶縁層を部分的に除去できるとともに、裏面電極層５の断線を防止でき、かつ加工制御性が高い。以下、そのことについて他の方法と比較して詳細に説明する。
【００８４】
まず裏面絶縁層を部分的に除去する方法として、エッチングによる化学的処理法と、熱線レーザを用いた物理的処理方法とがある。
【００８５】
化学的処理方法によれば、図５に示すように通常の写真製版技術により形成されたレジストパターン５７をマスクとして裏面絶縁層３に等方性エッチングが施される。しかし、等方性エッチングを行なうと、図６に示すように絶縁層３に形成される孔３ａはレジストパターン５７の下側にまで回り込んでしまう。レジストパターン５７の厚みがせいぜい１μｍであるため、裏面絶縁層３の厚みが３μｍ以上の場合には、容易にレジスト変形５７ｂやレジスト剥がれ５７ｃなどが発生し、十分な加工制御性が得られない。
【００８６】
一方、異方性エッチングにより裏面絶縁層３に孔を形成することも考えられるが、レジストパターン５７の厚みがせいぜい１μｍであるため、裏面絶縁層３の厚みが厚い場合には、エッチング時にレジストパターン５７が完全に失われてしまう恐れがある。
【００８７】
また、熱線レーザを用いた物理的処理方法としては、たとえば米国特許５，１７８，７２５号に開示されている方法をＳＯＩ基板の製造方法に適用した以下の方法が考えられる。
【００８８】
図７〜図９は、熱線レーザによる物理的処理方法によって絶縁層を部分的に除去する工程を示す概略断面図である。まず図７を参照して、単一のレーザ源から裏面酸化膜３に熱線レーザ９１が照射される。これにより、裏面酸化膜３は加熱されるが、この加熱領域３ｄから熱がシリコン基板１側へ拡散し、シリコン基板１にも加熱領域１ａが生じる。
【００８９】
図８を参照して、このレーザ照射により、裏面酸化膜３は、溶融・蒸発する表面領域３ａと加熱はするが溶融・蒸発に至らない内部領域３ｄとに分かれる。ここでシリコン基板１の材質であるシリコンは、裏面酸化膜３の材質である酸化シリコンよりも融点が低い。このため、裏面酸化膜３を溶融・蒸発させる熱を加える場合、容易にシリコン基板１の加熱領域１ａが溶融する。この加熱領域１ａの溶融部は、その周囲を取囲まれているため移動することができず、またシリコンの熱伝導率が酸化シリコンのそれと比較して格段に高いことも手伝って、熱はシリコン基板１内に拡散する方向で働き、その溶融部は徐々に拡大しながら温度を低下する。
【００９０】
図９を参照して、この熱拡散による温度低下で溶融部は再凝固する。これら一連の膨張・収縮過程を経る中で、酸化シリコンとシリコンとの熱膨張係数の違いが起因となるストレス応力によって、溶融部の再凝縮領域１ａを境に断裂溝２が形成される。この後、断裂部が除去されて処理が終了する。
【００９１】
このように熱線レーザ９１をスキャン制御することにより任意のパターンをとることが可能なため、化学的処理方法と比較して写真製版工程が不要となるメリットがある。また、レーザパワー、フォーカス、スキャン速度およびレーザ周波数の組合せを選ぶことにより、種々の膜厚、材質の層についても適用範囲を広げることができる。
【００９２】
しかし、単一の熱線レーザ９１で裏面酸化膜３を除去しようとした場合、その下に位置する半導体基板１までもが断裂溝２の形成によって大幅に除去されてしまう。これにより、断裂溝２の深さＤ（図９）が非常に深くなりアスペクト比が高くなるため、この後に形成される裏面電極層５は、断裂溝２の内壁底部において断線などを生じる恐れがある。
【００９３】
これに対して本実施の形態の製造方法では、互いに波長の異なる２つのレーザを用いている。このため、図３に示すように第１の熱線レーザ７１ａをシリコン基板１の加熱用に、第２の熱線レーザ７３ａを裏面酸化膜３の加熱用に各々用いることができ、シリコン基板１と裏面酸化膜３との温度を別々に制御することができる。よって、シリコン基板１の加熱温度をシリコンの融点以下の温度にし、裏面酸化膜３の加熱温度をシリコン基板１の加熱温度より低く制御することができる。
【００９４】
これにより、裏面酸化膜３の加熱領域３ｄの熱が、半導体基板１側へ拡散することは防止され、この加熱領域３ｄの熱は効率よく裏面酸化膜３の加熱・蒸発に消費される。したがって、熱効率よく、裏面酸化膜３を部分的に蒸発させて除去することができる。
【００９５】
また、シリコン基板１の加熱領域１ａは、シリコン基板１が溶融しない温度に加熱されるため、シリコン基板１が溶融し、再凝固することによって断裂することは最小限に抑えられる。このため、裏面酸化膜３の除去時に、シリコン基板１の断裂による溝が深くなることは防止できる。したがって、この溝内壁を覆うように形成される裏面電極層５が溝内壁底部において断線することは防止される。
【００９６】
また、レーザを用いて走査することで裏面酸化膜３を部分的に除去することができるため、エッチングなどの化学処理方法に比べて加工制御性が高い。
【００９７】
実施の形態２
図１０は、本発明の実施の形態２における半導体装置の製造方法を示す概略断面図である。図１０を参照して、本実施の形態の製造方法は、裏面の絶縁層３を部分的に除去する際に、実施の形態１と同様、２つの互いに異なる波長を有する熱線レーザ７１ａ、７３ａを用いるとともに、細束エアジェット７５を用いることを特徴とする。つまり、実施の形態１で説明したように第１および第２の熱線レーザ７１ａ、７３ａで裏面絶縁層３と半導体基板１とを加熱した後、この熱線レーザ７１ａ、７３ａを追従するように細束エアジェット７５をスキャンさせながら移動させる。
【００９８】
これにより、熱線レーザ７１ａ、７３ａによって加熱された微小面積上に強力な噴射速度で空気を送り込むことができる。それにより高温に加熱された裏面絶縁層３および半導体基板１を急激に冷却させて微細な粒界状に変形させると同時に、その風圧でそれらの粒界物２を除去することができる。
【００９９】
それゆえ、熱線レーザ７１ａ、７３ａには、必ずしも裏面絶縁層３および半導体基板１を蒸発させる熱エネルギを与える必要はなく、比較的低出力で効果的な加工処理を行なうことが可能となる。
【０１００】
実施の形態３
図１１は、本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。図１１を参照して、本実施の形態の製造方法は、裏面絶縁層３を部分的に除去する際に、ウエハを交流電場の環境下に置くことを特徴とする。具体的には、実施の形態１で説明したように第１および第２の熱線レーザ７１ａ、７３ａで加熱する際に、ＲＦ電源７７ｃに接続された１対のＲＦ電極７７ａ、７７ｂの対向した面内にウエハが設置される。この１対のＲＦ電極７７ａ、７７ｂの間の空間は、減圧もしくは真空の環境下にされる。
【０１０１】
実施の形態１で説明した熱線レーザ７１ａ、７３ａによる加工が開始される際に、ＲＦ電源７７ｃを稼働させるとウエハ表面に交替電場が感じられるようになる。これにより、裏面絶縁層３の加熱領域３ｄ中の溶融分子の一部が分極・イオン化し、また電場による電気エネルギも同時に与えられることから、裏面絶縁層３の蒸発・除去効果が促進される。
【０１０２】
なお、与える電界強度の大きさについては、その大きさにほぼ比例する形で蒸発・除去効果の促進が期待されるが、ウエハ表面側に形成されたデバイス（特に絶縁ゲート型ＭＯＳトランジスタ）が静電破壊を起こさないよう、ゲート電極層とソース領域（またはエミッタ領域）との間をショートした状態で、１×１０5 Ｖ／ｃｍ以下の電界強度を印加することが望ましい。
【０１０３】
実施の形態４
図１２は、本発明の実施の形態４における半導体装置の製造方法を示す概略断面図である。図１２を参照して、本実施の形態の製造方法は、第１および第２の熱線レーザ７１ａ、７３ａによる裏面絶縁層３の部分的除去を高圧水素（Ｈ2 ）雰囲気中で行なうことを特徴とする。
【０１０４】
これにより、実施の形態１で説明した第１および第２の熱線レーザ７１ａ、７３ａによる加工が開始される際、高温となった裏面絶縁層３と水素（Ｈ2 ）との間で以下の還元反応が進行する。
【０１０５】
ＳｉＯ2 ＋２Ｈ2 →Ｓｉ＋２Ｈ2 Ｏ
この還元反応により生じたＨ2 Ｏは直ちに蒸散するとともに、ＳｉもＳｉＯ2 に比較してその蒸発温度が低いことから、除去効果が全体的に促進されることになる。
なお、本実施の形態では、水素雰囲気中としたが、爆発などの危険がなく、かつＳｉＯ2 を分解できるものであれば、水素以外の雰囲気を用いることも可能である。
【０１０６】
実施の形態５
図１３〜図１６は、本発明の実施の形態５における半導体装置の製造方法を工程順に示す概略断面図である。まず図１３を参照して、シリコン基板１の裏面に、写真製版技術およびエッチング技術により所望の形状を有するシリコン窒化膜パターン４が形成される。
【０１０７】
図１４を参照して、シリコン窒化膜パターン４を形成した状態で、高圧酸化または高温酸化によってシリコン基板１の表面および裏面の各々にシリコン酸化膜３、７が形成される。このとき、シリコン窒化膜パターン４が形成されたシリコン基板１の裏面では、シリコン酸化膜３はＬＯＣＯＳ（Local Oxidation of Silicon）形状となる。
【０１０８】
このシリコン酸化膜３、７形成時には、シリコン酸化膜３の端部がシリコン窒化膜パターン４とシリコン基板１との間に侵入してくるが、シリコン窒化膜パターン４の中央部まで侵入しないようシリコン窒化膜パターン４に十分な幅をもたせる必要がある。
【０１０９】
図１５を参照して、従来例で説明したように張り合わせ法によってＳＯＩ層９がシリコン酸化膜７上に形成される。また裏面全面には、デバイスプロセスでの保護を目的として多結晶シリコン層６が形成される。デバイスプロセスを経た後、多結晶シリコン層６とシリコン窒化膜パターン４とが、順次エッチング除去される。
【０１１０】
図１６を参照して、これにより、シリコン基板１の裏面においてシリコン酸化膜３の表面およびシリコン基板１の裏面の一部とが露出する。この露出したシリコン基板１の裏面に接し、かつシリコン酸化膜３を覆うように裏面電極層５が形成される。
【０１１１】
このようにシリコン基板１の裏面に選択的にシリコン酸化膜３を形成することで裏面電極層５をシリコン基板１に電気的に接続することができ、シリコン基板１にアース電位を与えることが可能となる。これにより、実施の形態１で説明したのと同様、シリコン基板１の埋込絶縁層７の直下までアース電位が達することにより、ＳＯＩ層９に形成されたパワーデバイスの高耐圧を保持するに必要なＲＥＳＵＲＦ効果を発現させることができる。
【０１１２】
なお、本実施の形態の製造方法によれば、デバイスプロセス後に、裏面絶縁層３を部分的にエッチング除去する工程がないため、部分的除去による界面応力不均衡で新たなウエハ変位が生じることはない。
【０１１３】
なお、シリコン窒化膜パターン４はダイサイズごとに、数十〜数百μｍの長さ・幅で１〜数個程度形成されるのでその面積割合は非常に低く、張り合わせに不都合を及ぼすものではない。
【０１１４】
実施の形態６
本実施の形態は、上述した実施の形態１〜５によって得られた裏面絶縁層除去領域の平面レイアウトに関する。
【０１１５】
図１７（ａ）は、本発明の実施の形態６における半導体装置での裏面絶縁層除去領域の平面レイアウトを概略的に示す平面図である。また図１７（ｂ）、（ｃ）は、図１７（ａ）のＡ−Ａ′線とＢ−Ｂ′線とに沿う概略断面図である。
【０１１６】
図１７（ａ）を参照して、ウエハは、素子が形成されたチップとなるべき領域９３ａと、その領域を取囲みダイシング時に切断されるダイシングライン９３ｂ（点線）とを有している。ここで、裏面絶縁層３に設けられる孔３ａは、チップとなるべき領域９３ａを規定する四方のダイシングライン９３ｂのいずれか１本とのみ交差することが望ましい。その理由を以下に説明する。
【０１１７】
主に図１７（ｂ）を参照して、裏面絶縁層３には孔３ａが設けられているため、裏面全面を覆う電極層５には孔３ａの領域上にくぼみが生じる。この孔３ａがダイシングライン９３ｂと交差するように設けられている場合、ダイシングで分割された後には、チップの端面にこの孔３ａによるくぼみが面することになる。
【０１１８】
このため、このチップをハンダ８１でダイパッド８３に取付けるダイボンド工程時には、ハンダ８１のくぼみへの充填と馴染みの方向は図中矢印の方向に沿ってチップ外周方向となる。よって、くぼみにはハンダ８１が十分に埋込まれ、ボイドの発生は防止され、十分なハンダ接着強度が得られる。
【０１１９】
一方、図１７（ｃ）を参照して、孔３ａがダイシングライン９３ｂと交差しない場合、ダイボンド工程時にこの孔３ａによるくぼみにおいては、ハンダ８１に対してお碗を伏せる要領でウエハをダイパッド８３に取付けることになる。このため、くぼみ内にハンダ８１が十分に埋込まれず、ボイド８５の発生する可能性が高くなる。よって、チップとダイパッドとの接着強度が低下するとともに、動作時のデバイス温度変化および周囲の環境温度変化によって膨張収縮時の応力による劣化割れを起こしやすく、信頼性を低下させる要因となってしまう。
【０１２０】
以上より、裏面絶縁層３に設けられる孔３ａは、ダイシングラインと交差するように設けられることが望ましい。
【０１２１】
なお、裏面絶縁層３の孔３ａのパターンが複数のダイシングライン９３ｂを跨ぐほど、また長く形成されるほど、半導体基板１と裏面絶縁層３との界面応力がこの孔３ａのパターンに沿って開放されてしまう。これにより、ウエハ変位量が大きくなる可能性があるため、この孔３ａはダイシングラインを跨ぐとともに極力小さく形成される必要がある。
【０１２２】
なお、実施の形態１〜６では、半導体基板１と裏面絶縁層３との材質について主にシリコンと酸化シリコンとについて説明したが、これに限定されるものではなく、半導体基板１の材質が、裏面絶縁層３より低い融点を有するものであればよい。
【０１２３】
また、実施の形態１において図７〜図９を用いて説明した単一のレーザ光を用いて裏面酸化膜を除去する方法では、裏面絶縁層がシリコン酸化膜で、半導体基板がシリコンの場合、つまり裏面絶縁層が半導体基板よりも融点が高く、熱伝導率が低い材料よりなっている場合について説明した。しかし、この方法は裏面絶縁層に半導体基板１よりも融点が低く、または熱伝導率の高い材料よりなる場合に適用されてもよい。この場合、レーザ光によって裏面絶縁層に与えられる熱は半導体基板側へは拡散せず、裏面絶縁層の加熱・蒸発に効率よく消費されるため、熱効率よく裏面絶縁層を選択的に蒸発させて除去することができる。
【０１２４】
また、実施の形態１の図３で示す製造方法は、裏面絶縁層３が半導体基板１よりも低い融点を有する材料、または熱伝導率の高い材料よりなっている場合に適用されてもよい。
【０１２５】
また第１および第２の熱線レーザ７１ａ、７３ａは、実施の形態１〜４で説明した波長のものに限られず、第１の熱線レーザ７１ａが、第２の熱線レーザ７３ａよりも裏面絶縁層３に対して反射率の低い波長であればよい。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２７】
【発明の効果】
本発明の半導体装置では、半導体基板の裏面に選択的に第２の絶縁層が形成されているため、半導体基板表面の第１の絶縁層による応力とこの第２の絶縁層との応力とがバランスし、ウエハに反りが生じることが防止される。
【０１２８】
また、第２の絶縁層を選択的に設けることとしたため、電極層と半導体基板の裏面との接続が可能となる。このように電極層と半導体基板との電気的接続が可能となるため、電極層の電位を第１の絶縁層直下の半導体基板に導入することができる。したがって、半導体層に形成された素子の高耐圧を保持することができる。
【０１２９】
また上記局面において好ましくは、電極層と半導体基板との接続領域がダイシングライン領域を跨ぐよう配置されているため、チップをダイパッドにハンダで接続する場合に、ハンダと電極層との間にボイドが発生することを防止でき、十分なハンダ接着強度を得ることができる。
【０１３０】
本発明の一の局面に従う半導体装置の製造方法では、走査時に先行するレーザにより半導体基板の融点以下に半導体基板を加熱することができる。そして、追従するレーザにより、半導体基板の加熱温度より低い温度で第２の絶縁層を加熱することもできる。このように各部を加熱すれば、追従するレーザにより第２の絶縁層に与えられた熱は半導体基板側へ拡散し難く、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率よく第２の絶縁層を部分的に蒸発させて除去することができる。
【０１３１】
また、先行するレーザによりその融点以下に半導体基板を加熱するため、半導体基板が溶融・再凝固することにより断裂することは最小限に抑えることができる。このため、第２の絶縁層除去時に半導体基板までが必要以上に除去されて、除去部の溝が深くなることが防止できる。したがって、この溝内を覆うように形成される電極層が溝内壁底部において断線することは防止される。
【０１３２】
また、レーザを用いて走査することで第２の絶縁層を部分的に除去することができるため、加工制御性が高い。
【０１３３】
上記局面において好ましくは第１および第２のレーザが走査した直後にエアジェットの吹き付けが行なわれる。このエアジェットの吹き付けにより急激に冷却することで、高温に加熱された第２の絶縁層と半導体基板とを微細な粒界状に変形させてしまうと同時に、その風圧でその粒界物を除去することができる。このため、追従するレーザで第２の絶縁層を蒸発させる温度にまで第２の絶縁層を加熱する必要はない。よって、比較的低出力のレーザで効果的に加工処理を行なうことができる。
【０１３４】
上記局面において好ましくは第１および第２のレーザの走査は交流電場の環境下にて行なわれる。この交流電場により、レーザによる加熱領域中の溶融分子の一部が分極・イオン化して、電場による電気エネルギも同時に与えられることから、第２の絶縁層の蒸発・除去効果が促進される。
【０１３５】
上記局面にて好ましくは第１および第２のレーザの走査は水素を含む雰囲気内で行なわれる。これにより、加熱されて高温となった第２の絶縁層と水素との間で還元反応が進行し、第２の絶縁層の除去効果が促進される。
【０１３６】
本発明の他の局面に従う半導体装置の製造方法では、裏面絶縁層を除去する工程がないため、この絶縁層除去によるウエハの新たな反りの発生がない。
【０１３７】
本発明のさらに他の局面に従う半導体装置の製造方法では、第２の絶縁層が半導体基板よりも融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっているため、単一のレーザ光で第２の絶縁層を照射した場合でも、第２の絶縁層に与えられる熱は半導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率よく第２の絶縁層を選択的に蒸発させて除去することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の製造方法のデバイスプロセス後の工程を示すフロー図である。
【図３】 本発明の実施の形態１における半導体装置の製造方法を示す概略断面図である。
【図４】 シリコン酸化膜にレーザを照射したときの屈折率実部ｎと屈折率虚部ｋとのレーザ波長依存性を示すグラフである。
【図５】 裏面絶縁層の部分的除去を化学処理で行なった場合の第１工程図である。
【図６】 裏面絶縁層の部分的除去を化学処理で行なった場合の第２工程図である。
【図７】 裏面絶縁層の部分的除去を単一のレーザ光を用いて行なった場合の第１工程図である。
【図８】 裏面絶縁層の部分的除去を単一のレーザ光を用いて行なった場合の第２工程図である。
【図９】 裏面絶縁層の部分的除去を単一のレーザ光を用いて行なった場合の第３工程図である。
【図１０】 本発明の実施の形態２における半導体装置の製造方法を示す概略断面図である。
【図１１】 本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。
【図１２】 本発明の実施の形態４における半導体装置の製造方法を示す概略断面図である。
【図１３】 本発明の実施の形態５における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１４】 本発明の実施の形態５における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１５】 本発明の実施の形態５における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１６】 本発明の実施の形態５における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１７】 裏面電極層と半導体基板との接続部の平面レイアウトを示す図である。
【図１８】 従来技術に係るパワーＩＣのブロックダイヤグラム図である。
【図１９】 従来の半導体装置の構成を概略的に示す断面図である。
【図２０】 従来の半導体装置の第１の製造方法の第１工程を示す概略断面図である。
【図２１】 従来の半導体装置の第１の製造方法の第２工程を示す概略断面図である。
【図２２】 従来の半導体装置の第１の製造方法の第３工程を示す概略断面図である。
【図２３】 従来の半導体装置の第２の製造方法の第１工程を示す概略断面図である。
【図２４】 従来の半導体装置の第２の製造方法の第２の工程を示す概略断面図である。
【図２５】 従来技術に係るＳＯＩ基板についての埋込酸化膜厚とウエハ変位量との関係を示すグラフである。
【図２６】 従来の製造方法では、ウエハに反りが生じることを説明するための概略断面図である。
【図２７】 従来の半導体装置のデバイスプロセス後の工程を示すフロー図である。
【図２８】 従来技術に関し裏面絶縁層の有無がＲＥＳＵＲＦ効果に与える影響を説明するための概略断面図である。
【図２９】 従来技術に関し裏面絶縁層の有無がＲＥＳＵＲＦ効果に与える影響を説明するための概略断面図である。
【符号の説明】
１ シリコン基板、３ 裏面酸化膜、５ 裏面電極、７ 埋込酸化膜、９ ＳＯＩ層。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より具体的には、半導体基板表面に絶縁層を介在して形成された半導体層（ＳＯＩ層）を有する、いわゆるＳＯＩ（Semiconductor on Insulator）基板を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＨＶＩＣ（High Voltage Integrated Circuit ）はモータ制御など、広くメカトロニクス全般における電子化に貢献している。その回路構成に関するブロックダイヤグラムを図１８に示す。
【０００３】
図１８を参照して、ＨＶＩＣは、発振回路、制御回路、ロジック回路、電流制限制御回路、レベルシフト、および過熱保護回路からなる制御部と、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）などの自己消弧型高耐圧パワーデバイスおよび電力用ダイオードのブリッジからなるパワー部とから構成されている。
【０００４】
近年、ＳＯＩ基板上にこれらのデバイスを形成し、かつトレンチ分離技術を用いて各デバイスを誘電体分離することにより、従来の制御部とパワー部とをローサイド、ハイサイドとも合わせて１チップ化できるＳＯＩ−ＨＶＩＣの可能性が示唆されている。
【０００５】
ＳＯＩ基板を用いた場合、さらなる利点として、ＲＥＳＵＲＦ（Reduced Surface Field effect）効果によってパワーデバイスの高耐圧化を図ることができる。この効果は、たとえばS. Merchant, ISPSD Proc., 1991, pp.31-35, “REALIZATION OF HIGH BREAKDOWN VOLTAGE （＞700V）IN THIN SOI DEVICES ”に示されている。これによれば、主にＳＯＩ厚（ｔSOI ）、ＳＯＩ比抵抗（ρSOI ）、埋込酸化膜厚（ｔOX）などのＳＯＩ基板に関するパラメータの組合せを選ぶことにより、比較的容易に耐圧の設計ができる点に特徴がある。
【０００６】
ＳＯＩ層の厚膜化によって高耐圧化を図る手法は、たとえばN. Yasuhara et al., IEDM Proc., 1991, pp.141-144, “SOI-Device Structure Implementing 650V High Voltage Output Devices on VLSIs ”に示されている。
【０００７】
また埋込酸化膜の厚膜化によって高耐圧化を図る手法は、たとえばK. Watabe et al., ISPSD Proc., 1996, pp.151-154,“A 0.8 μm High Voltage IC Using Newly Designed 600V Lateral IGBT on Thick Buried-Oxide SOI”に示されている。
【０００８】
以上に述べた誘電体分離高耐圧パワーＩＣは、基板構造各所の寸法などの組合せは異なるものの、概して図１９に示すような断面構造を有している。
【０００９】
図１９を参照して、ｎ- シリコン基板１の表面上には、埋込酸化膜７を介在してＳＯＩ層９が形成されている。このＳＯＩ層９には、ｎ−ｃｈＩＧＢＴをはじめとする高耐圧パワーデバイスと、ＣＭＯＳ（Complementaly Metal Oxide Semiconductor ）トランジスタをはじめとする制御用ＩＣ部と、それらを絶縁するトレンチ分離とが形成されている。
【００１０】
ｎ−ｃｈＩＧＢＴは、ＳＯＩ層９に形成されたｎ- ドリフト領域９ａと、ｎバッファ領域１９と、ｐ+ 領域２０と、ｐウェル２１と、ｐ+ 領域２３と、ｎ+ 領域２５と、電極層２７、２９とを有している。
【００１１】
またｎＭＯＳトランジスタは、ｐウェル３１内に形成された１対のｎ+ ソース／ドレイン領域３３と、その１対のソース／ドレイン領域にはさまれる領域上にゲート絶縁層を介在して形成されたゲート電極層３７とを有している。
【００１２】
またｐＭＯＳトランジスタは、ｎウェル３９内に形成された１対のｐ+ ソース／ドレイン領域４１と、その１対のソース／ドレイン領域にはさまれる領域上にゲート絶縁層を介在して形成されたゲート電極層４３とを有している。
【００１３】
また各素子を電気的に分離するためのトレンチ分離は、ＳＯＩ層９に設けられた溝１１と、その溝１１の内壁を覆う埋込酸化膜１３と、溝１１内を埋込む埋込層１５とから形成されている。
【００１４】
これらのデバイス上を覆うように第１の層間絶縁層４５が形成されている。この第１の層間絶縁層４５上には、各素子に接続される配線層４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅが形成されている。またこれらの導電層を覆うように第２の層間絶縁層４９が形成されており、この第２の層間絶縁層４９上には配線層５１が形成されている。さらに配線層５１を覆うように第３の層間絶縁層５３が形成されており、この第３の層間絶縁層５３上には配線層５５が形成されている。
【００１５】
ｎ- シリコン基板１の裏面全面には、裏面電極層５が形成されている。ｎ- シリコン基板１は裏面電極層５を介してダイパッド（図示せず）にハンダ付けで固定される。
【００１６】
裏面電極層５には通常、アース電位が与えられており、同電位は埋込酸化膜７の直下まで導電されていることが、上述のＲＥＳＵＲＦ効果を発現させる上での必須条件である。
【００１７】
さて、上述したN. Yasuhara の文献とK. Watabe の文献とのＳＯＩ基板およびプロセス設計をコスト面から比較すると、前者ではＳＯＩ基板を作成する上でＳＯＩ厚（ＳＯＩ層の膜厚）を厚めに設定するだけであるからコスト増は発生しないものの、トレンチ形成のためのエッチング時間がＳＯＩ厚に応じて増加せざるを得ない。現在、同工程は、枚葉処理であることを考え合わせるとそのコスト増加分は多大なものになる。
【００１８】
一方、後者ではＳＯＩ厚の厚膜化は抑制できることからトレンチエッチ工程に関するコスト増は発生しないものの、厚い酸化膜を形成するための酸化時間の増加が問題となる。しかし、この工程はバッチ処理が通常であること、また高圧酸化などの加速プロセスが可能であることを考え合わせると、そのコスト増加分は十分抑制することができる。加えて、ＳＯＩ厚を必要最小限の厚さで設計できることから、特にパワーデバイスについてターンオフ時間が冗長とならず、寄生素子として働く領域を削減することも可能となるなどの長所がある。
【００１９】
そこで次に、このK. Watabe の文献に示された手法に係る基板の製造方法を２つ説明する。
【００２０】
図２０〜図２２は、第１の製造方法を工程順に示す概略断面図である。まず図２０を参照して、シリコン基板１の表裏両面に、高温酸化処理等により厚膜酸化膜３および７が形成される。この後、シリコン基板１の厚膜酸化膜７側にＳＯＩ層９が張り合わせられる。
【００２１】
図２１を参照して、ＳＯＩ層９が、所定の厚さまで研削・研磨される。
図２２を参照して、薄膜化されたＳＯＩ層９に、素子形成プロセス（以下、デバイスプロセスと称す）を施すことにより、たとえば図１９に示したような各種デバイスが形成される。
【００２２】
図２３と図２４とは、第２の半導体装置の製造方法を工程順に示す概略断面図である。まず図２３を参照して、ＳＯＩ層９の表裏両面に、高温酸化処理等により厚膜酸化膜３および７が形成される。この後、ＳＯＩ層９の厚膜酸化膜７側にシリコン基板１が張り合わせられる。
【００２３】
図２４を参照して、厚膜酸化膜３が除去された後、露出したＳＯＩ層９の表面が所定の厚さまで研削・研磨される。この後、上述と同様のデバイスプロセスを経ることにより、図２２と同様、各種デバイスがＳＯＩ層９に形成される。
【００２４】
上記２つの製造方法によるＳＯＩ基板について埋込酸化膜厚とウエハ変位量との関係を比較した様子を図２５に示す。
【００２５】
図２５を参照して、図中の曲線（ｃ）は上述の第１の方法、曲線（ｂ）は第２の方法、曲線（ａ）はベアウエハでの結果を示している。第１の方法では、埋込酸化膜厚が増加してもウエハ変位量は増加していない。これは、表裏両面対称に酸化膜が存在しているため、各々の界面で発生したストレスが互いにバランスしていることが原因と考えられる。一方、第２の方法では、埋込酸化膜厚が増加するに従って、ウエハ変位量は着実に増加している。その原因は、半導体基板１を挟んで表面側にしか酸化膜７がないため界面ストレスのアンバランスが生じているためと考えられる。
【００２６】
なお、ウエハに変位が生じるメカニズムは以下のとおりである。
図２３を参照して、酸化膜７および８は、高温酸化により形成された後、冷却される。この冷却時には、シリコン酸化膜７、８の方がシリコンよりなるＳＯＩ層９よりも熱膨張係数が小さいため、ＳＯＩ層９の方がシリコン酸化膜７、８より体積収縮の量が大きい。ところが、ＳＯＩ層９の堆積収縮はシリコン酸化膜７、８により拘束される。つまり、体積収縮しようとするにもかかわらず体積収縮できないため、ＳＯＩ層９には矢印９５方向の圧縮応力が残存することになる。
【００２７】
このように圧縮応力が残存している場合でも、ＳＯＩ層９の両面にシリコン酸化膜７、８がある場合には、応力のバランスによりウエハに反りは生じない。しかし、図２６に示すように一方のシリコン酸化膜が除去された場合には、応力がアンバランスとなり、結果、ＳＯＩ層９内の残留圧縮応力９５の作用によってウエハには反りが生じることになる。
【００２８】
以上より、第２の方法では埋込酸化膜の厚膜化による高耐圧化に対応する上で限界があるが、第１の方法ではそのような問題の生じないことがわかる。
【００２９】
【発明が解決しようとする課題】
以上述べたように、第１の方法は、高耐圧ＨＶＩＣを実現する上で、ＳＯＩ厚の自由度を高め、コスト面からも有益な技術である。しかし、この第１の方法には、デバイスプロセス終了後の裏面研削・研磨工程でウエハ変位量が増大し、場合によっては後工程に支障をきたすという問題がある。以下、そのことについて詳細に説明する。
【００３０】
図２７は、ＳＯＩ構造におけるデバイスプロセス終了後の後工程を示すフロー図である。図２７を参照して、図２０〜図２２の工程によりＳＯＩ層９に各種デバイスが形成され（ステップ６１）、その後、図２２において裏面酸化膜３が研削・研磨により除去される（ステップ６３ａ）。この後、シリコン基板１の裏面に電気的に接続された裏面電極が形成され（ステップ６５）、インライン評価が行なわれる（ステップ６７）。この後、ダイシング（ステップ６９）によりチップごとに分割された後、アセンブリ工程（ステップ７１）を経る。
【００３１】
このように第１の方法を用いても、デバイスプロセス終了後の後工程で裏面電極をシリコン基板の裏面に接続する必要から、裏面酸化膜が除去され、結局、ウエハに反りが生じてしまう。後工程のダイシングは通常、ウエハを吸着した状態で行なわれるが、ウエハに反りが生じた状態では、ウエハを密着させて吸着することは困難となる。またウエハに反りが生じていると、ダイサーの刃をウエハに対して位置合わせ（アライメント）することも困難となり、正確にチップ形状に分割することも困難となる。このため、ウエハ変位量の増大は、極力回避しなければならない。
【００３２】
そこで、図２７において裏面酸化膜の除去工程（ステップ６３ａ）を省略してウエハ変位量の増大を回避することも考えられる。しかし、この場合にはパワーデバイスの電気特性に大きな悪影響を及ぼすことになる。
【００３３】
図２８と図２９とは、裏面酸化膜除去工程を経た場合と裏面酸化膜除去工程を省略した場合とのパワーダイオードの完成断面図を示す図である。
【００３４】
まず図２８を参照して、ＳＯＩ層１０９には、ｐ+ 領域１０９ｃとｎ型領域（ｎ- 領域１０９ａおよびｎ+ 領域１０９ｂ）とからなるパワーダイオードが形成されている。裏面酸化膜を除去した場合には、アースに短絡された裏面電極層５が、ｎ型シリコン基板１に接することから、アース電位は埋込酸化膜７の直下まで導入される。これにより、上述したＲＥＳＵＲＦ効果を誘引してポテンシャル９７ａをｎ- 領域１０９ａ全体に伸長させることができる。したがって、パワーダイオードは高耐圧を保持することができる。
【００３５】
一方、図２９を参照して、裏面酸化膜３が残存されている場合には、裏面電極層５は裏面酸化膜３に接して形成されることになる。このため、ｎ型シリコン基板１は裏面電極層５のアース電位とは無関係にフローティング状態となり、ＲＥＳＵＲＦ効果を誘引することができない。したがって、ポテンシャル９７ｂはｎ- 領域１０９ａに十分伸長されることなく、電界集中領域Ｒでアバランシェが生じ、低耐圧しか保持することができなくなる。
【００３６】
それゆえ本発明の目的は、ウエハの反りを防止できるとともに、高耐圧を保持することができるＳＯＩ構造の半導体装置およびその製造方法を提供することである。
【００３７】
また本発明の他の目的は、裏面電極の断線を防止でき、加工制御性の高い半導体装置の製造方法を提供することである。
【００３８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置であって、電極層と、第２の絶縁層とを備えている。電極層は、半導体基板の裏面側に形成され、半導体基板に電気的に接続されている。第２の絶縁層は、半導体基板と電極層との間に選択的に形成されている。半導体基板と第１の絶縁層と半導体層とがＳＯＩ基板を構成している。
【００３９】
本発明の半導体装置では、半導体基板の裏面に選択的に第２の絶縁層が形成されているため、半導体基板表面の第１の絶縁層による応力とこの第２の絶縁層との応力とがバランスし、ウエハに反りが生じることは防止される。
【００４０】
また、第２の絶縁層を選択的に設けることとしたため、電極層と半導体基板の裏面との接続が可能となる。このように電極層と半導体基板との電気的接続が可能となるため、電極層の電位を第１の絶縁層直下の半導体基板に導入することができる。したがって、半導体層に形成された素子の高耐圧を保持することができる。
【００４１】
上記局面において好ましくは、第２の絶縁層は裏面に接して形成されており、かつ裏面の一部に達する孔を有している。電極層は孔を通じて半導体層と電気的に接続されている。
【００４２】
上記局面において好ましくは、第２の絶縁層は、ＬＯＣＯＳ法により形成されるフィールド酸化膜である。
【００４３】
上記局面において好ましくは、半導体基板は素子形成領域と、その素子形成領域の周囲を取囲むダイシングライン領域とを有している。電極層が半導体基板に接続される領域は、素子形成領域とダイシングライン領域とにまたがるように配置されている。
【００４４】
これにより、チップをダイパッドにハンダで接続する場合に、ハンダと裏面電極との間にボイドが発生することは防止でき、十分なハンダ接着強度を得ることができる。
【００４５】
上記局面において好ましくは、第２の絶縁層は半導体基板より融点の高い材料よりなっている。
【００４６】
本発明の一の局面に従う半導体装置の製造方法は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、以下の工程を備えている。
【００４７】
まず半導体基板の表面に第１の絶縁層が、裏面に第２の絶縁層が各々形成される。この第２の絶縁層は半導体基板よりも融点の高い材料で形成される。そして半導体基板の表面側に第１の絶縁層を介在して半導体層が形成される。そして半導体基板の裏面側の第２の絶縁層に、互いに異なる波長を有する第１および第２のレーザの一方を他方に追従させて走査することで、その走査部の第２の絶縁層を除去して半導体基板の裏面が露出される。そして露出した半導体基板の裏面において半導体基板と電気的に接続されるように電極層が形成される。
【００４８】
本発明の一の局面に従う半導体装置の製造方法によれば、走査時に先行するレーザにより半導体基板の融点以下に半導体基板を加熱することができる。そして、追従するレーザにより半導体基板の加熱温度より低い温度に第２の絶縁層を加熱することもできる。このように各部を加熱すれば、追従するレーザにより第２の絶縁層に与えられた熱は、半導体基板側へ拡散せず、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率良く第２の絶縁層を部分的に蒸発させて除去することができる。
【００４９】
また、先行するレーザにより、その融点以下に半導体基板を加熱するため、半導体基板が溶融・再凝固することにより断裂することは最小限に抑えることができる。このため、第２の絶縁層除去時に半導体基板までが必要以上に除去されて、除去部の溝が深くなることが防止できる。したがって、この溝内を覆うように形成される電極層が溝内壁底部において断線することは防止される。
【００５０】
また、レーザを用いて走査することで第２の絶縁層を部分的に除去することができるため、加工制御性が高い。
【００５１】
上記局面において好ましくは、第１および第２のレーザが走査した直後に、その走査部にエアジェットの吹き付けを行なって第２の絶縁層が選択的に除去される。
【００５２】
エアジェットの吹き付けにより、急激に冷却することで、高温に加熱された第２の絶縁層と半導体基板とを微細な粒界状に変形させてしまうと同時に、その風圧でこの粒界物を除去することができる。このため、追従するレーザで第２の絶縁層を蒸発させる温度にまで第２の絶縁層を加熱する必要はない。よって、比較的低出力のレーザで効率的に加工処理を行なうことができる。
【００５３】
上記局面において好ましくは、第１および第２のレーザの走査は交流電場の環境下にて行なわれる。
【００５４】
この交流電場により、レーザによる加熱領域中の溶融分子の一部が分極・イオン化して、電場による電気エネルギも同時に与えられることから、第２の絶縁層の蒸発・除去効果が促進される。
【００５５】
上記局面にて好ましくは、第１および第２のレーザの走査は水素を含む雰囲気内で行なわれる。
【００５６】
これにより、加熱されて高温となった第２の絶縁層と水素との間で還元反応が進行し、第２の絶縁層の除去効果が促進される。
【００５７】
本発明の他の局面に従う半導体装置の製造方法は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、以下の工程を備えている。
【００５８】
まず半導体基板の裏面にマスク層が選択的に形成される。半導体基板に熱酸化処理を施すことで半導体基板の表面全面に第１の絶縁層を形成し、半導体基板の裏面のマスク層が形成されていない領域に選択的に第２の絶縁層が形成される。そして半導体基板の表面側に第１の絶縁層を介在して半導体層が形成される。そして第２の絶縁層が形成されていない半導体基板の裏面において半導体基板と電気的に接続するように電極層が形成される。
【００５９】
本発明の他の局面に従う半導体装置の製造方法では、半導体基板の裏面に形成した第２の絶縁層を除去する工程がないため、この絶縁層除去によるウエハの反りの発生はない。
【００６０】
本発明のさらに他の局面に従う半導体装置の製造方法は、半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、以下の工程を備えている。
【００６１】
まず半導体基板の表面に第１の絶縁層が、裏面に第２の絶縁層が各々形成される。そして半導体基板の表面側に第１の絶縁層を介在して半導体層が形成される。そして半導体基板の裏面側の第２の絶縁層を、レーザを用いて加熱することで選択的に除去して半導体基板の裏面の一部が露出される。この第２の絶縁層は、半導体基板よりも、融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっている。
【００６２】
第２の絶縁層が半導体基板よりも、融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっているため、単一のレーザ光で第２の絶縁層を照射した場合でも、第２の絶縁層に与えられる熱は半導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率よく第２の絶縁層を部分的に蒸発させて除去することができる。
【００６３】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００６４】
実施の形態１
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばシリコンよりなるｎ- 半導体基板１の表面上には、たとえばシリコン酸化膜（ＳｉＯ2 ）よりなる埋込絶縁層７を介在してＳＯＩ層９が形成されている。このＳＯＩ層９には、図１９で説明したようにｎ−ｃｈＩＧＢＴやＣＭＯＳトランジスタが形成されている。
【００６５】
またｎ- 半導体基板１の裏面には、たとえばシリコン酸化膜よりなる裏面絶縁層３が形成されている。この裏面絶縁層３には選択的に孔３ａが形成されており、この孔３ａからｎ- 半導体基板１の裏面の一部が露出している。露出したｎ- 半導体基板１の裏面に接し、かつ裏面絶縁層３上を覆うように裏面電極層５が形成されている。この裏面電極層５は、たとえば半導体基板１の裏面に接する側から多結晶シリコン層（またはアモルファスシリコン層）とチタンシリサイド層とＮｉ−Ａｕ層との積層構造により形成されている。
【００６６】
次に、本実施の形態の半導体装置の製造方法を、ｎ- 半導体基板１の材質がシリコンよりなり、埋込絶縁層７の材質が酸化シリコンよりなる場合について説明する。
【００６７】
図２は、本発明の実施の形態１における半導体装置のデバイスプロセス後の工程を示すフロー図である。また図３は、図２の裏面酸化膜除去の工程を示す概略断面図である。
【００６８】
主に図２を参照して、まず本実施の形態の製造方法では、図２０〜２２に示す従来の工程を経ることで、ＳＯＩ基板が形成されるとともに、ＳＯＩ層にデバイスが形成される（ステップ６１）。この後、図２２における裏面酸化膜３が部分的に除去される（ステップ６３）。
【００６９】
主に図３を参照して、この裏面酸化膜部分除去は、２つの互いに異なる波長を有する熱線レーザを用いることで行なわれる。まず第１のレーザ源７１から、裏面酸化膜３に対して比較的低い反射率を有する波長の第１の熱線レーザ７１ａが裏面酸化膜３の除去したい部分に沿ってスキャン（走査）される。この第１の熱線レーザ７１ａは主にシリコン基板１を加熱することを目的として照射される。これにより加熱されるシリコン基板１の加熱領域１ａは、なるべく溶融しないように制御される。つまり、シリコン基板１の加熱領域１ａは、その融点以下の温度に加熱される。
【００７０】
そして第２のレーザ源７３から、裏面酸化膜３に対して比較的高い反射率を有する波長の第２の熱線レーザ７３ａが、第１の熱線レーザ７１ａに追従するように照射される。この第２の熱線レーザ７３ａは主に裏面酸化膜３を加熱溶融することを目的として照射される。この第２の熱線レーザ７３ａで加熱される裏面酸化膜３の加熱領域３ｄの加熱温度はシリコン基板１の加熱領域１ａの加熱温度より低くなるように設定される。
【００７１】
このように第２の熱線レーザ７３ａによって加熱されることで、裏面酸化膜３はその表面から溶融・蒸発して除去される。この際、裏面酸化膜３の加熱領域３ｄの加熱温度はシリコン基板１の加熱領域１ａの加熱温度よりも低いため、裏面酸化膜３の加熱領域３ｄに与えられた熱がシリコン基板１の加熱領域１ａ側へ拡散せず、裏面酸化膜３の溶融・蒸発に効率よく消費される。
【００７２】
主に図２を参照して、このように裏面酸化膜３を部分的に除去することで、シリコン基板１の裏面の一部を露出させる。そしてこの露出したシリコン基板１の裏面に接しかつ裏面酸化膜３を覆うように裏面電極層５が形成される（ステップ６５）。この後、従来例と同様、インライン評価がされ（ステップ６７）、その後ダイシング工程（ステップ６９）とアセンブリ工程（ステップ７１）を経て図１に示す半導体装置が完成する。
【００７３】
次に、図３において用いられる第１および第２の熱線レーザ７１ａ、７３ａの具体的な波長について説明する。
【００７４】
まず第１のレーザ７１ａは、図３に示すように裏面酸化膜３を透過してシリコン基板１を加熱する必要から、裏面酸化膜３に対して反射率の比較的小さい波長であることが必要である。一方、第２のレーザ７３ａは、裏面酸化膜３を加熱する必要から、裏面酸化膜３に対して反射率の高い波長を有することが必要である。ここで、図４に、シリコン酸化膜にレーザを照射したときの屈折率実部ｎと屈折率虚部ｋとのレーザ波長依存性を示す。
【００７５】
図４を参照して、図中実線は屈折率実部ｎの値を示し、図中破線は屈折率虚部ｋの値を示している。シリコン酸化膜の反射率ｒref は、この屈折率実部ｎと屈折率虚部ｋとにより以下のように表わされる。
【００７６】
【数１】
上式より屈折率実部ｎと屈折率虚部ｋとが近い値をとる場合に、シリコン酸化膜の反射率ｒref は増加する。
【００７８】
このことを踏まえて図４を見ると、０．１μｍ前後と１０μｍ前後の波長の２箇所で反射率ｒref の増加する領域が存在することが認められる。ただし、シリコン酸化膜の溶融に十分なパワーを得るには、０．１μｍ前後の波長を用いることが望ましい。
【００７９】
以上より、第１の熱線レーザ７１ａの波長は０．５μｍ以上２．０μｍ以下であり、第２の熱線レーザ７３ａの波長は０．０６μｍ以上０．１μｍ以下であることが望ましい。
【００８０】
なお、第１および第２の熱線レーザ７１ａ、７３ａは、ともに細束ビーム状に整形され、たとえば平均出力２０Ｗ、ピーク出力４００Ｗ、パルス幅１５０μｓ、スキャン速度６５．７ｍｍ／ｓ、焦点位置＋５ｍｍの条件で空気中にて照射される。なお、この条件は、これに限定されるものではなく、各条件下において適宜選択されるものである。
【００８１】
本実施の形態の半導体装置は、図１に示すように半導体基板１の表面および裏面に各々絶縁層７および３が形成されているため、絶縁層３、７によって半導体基板１にかかる応力はバランスがとれ、ゆえにウエハに反りが生じることが防止される。
【００８２】
また、裏面絶縁層３を部分的に除去して孔３ａを設けることで、裏面電極層５を半導体基板１に電気的に接続させることが可能となる。このため、裏面電極層５の電位（たとえばアース電位）を埋込絶縁層７の直下の半導体基板１に導入することができる。したがって、ＳＯＩ層９に形成された素子（たとえばｎ−ｃｈＩＧＢＴ）の高耐圧を保持することができる。
【００８３】
また本実施の形態の半導体装置の製造方法は、熱効率よく裏面の絶縁層を部分的に除去できるとともに、裏面電極層５の断線を防止でき、かつ加工制御性が高い。以下、そのことについて他の方法と比較して詳細に説明する。
【００８４】
まず裏面絶縁層を部分的に除去する方法として、エッチングによる化学的処理法と、熱線レーザを用いた物理的処理方法とがある。
【００８５】
化学的処理方法によれば、図５に示すように通常の写真製版技術により形成されたレジストパターン５７をマスクとして裏面絶縁層３に等方性エッチングが施される。しかし、等方性エッチングを行なうと、図６に示すように絶縁層３に形成される孔３ａはレジストパターン５７の下側にまで回り込んでしまう。レジストパターン５７の厚みがせいぜい１μｍであるため、裏面絶縁層３の厚みが３μｍ以上の場合には、容易にレジスト変形５７ｂやレジスト剥がれ５７ｃなどが発生し、十分な加工制御性が得られない。
【００８６】
一方、異方性エッチングにより裏面絶縁層３に孔を形成することも考えられるが、レジストパターン５７の厚みがせいぜい１μｍであるため、裏面絶縁層３の厚みが厚い場合には、エッチング時にレジストパターン５７が完全に失われてしまう恐れがある。
【００８７】
また、熱線レーザを用いた物理的処理方法としては、たとえば米国特許５，１７８，７２５号に開示されている方法をＳＯＩ基板の製造方法に適用した以下の方法が考えられる。
【００８８】
図７〜図９は、熱線レーザによる物理的処理方法によって絶縁層を部分的に除去する工程を示す概略断面図である。まず図７を参照して、単一のレーザ源から裏面酸化膜３に熱線レーザ９１が照射される。これにより、裏面酸化膜３は加熱されるが、この加熱領域３ｄから熱がシリコン基板１側へ拡散し、シリコン基板１にも加熱領域１ａが生じる。
【００８９】
図８を参照して、このレーザ照射により、裏面酸化膜３は、溶融・蒸発する表面領域３ａと加熱はするが溶融・蒸発に至らない内部領域３ｄとに分かれる。ここでシリコン基板１の材質であるシリコンは、裏面酸化膜３の材質である酸化シリコンよりも融点が低い。このため、裏面酸化膜３を溶融・蒸発させる熱を加える場合、容易にシリコン基板１の加熱領域１ａが溶融する。この加熱領域１ａの溶融部は、その周囲を取囲まれているため移動することができず、またシリコンの熱伝導率が酸化シリコンのそれと比較して格段に高いことも手伝って、熱はシリコン基板１内に拡散する方向で働き、その溶融部は徐々に拡大しながら温度を低下する。
【００９０】
図９を参照して、この熱拡散による温度低下で溶融部は再凝固する。これら一連の膨張・収縮過程を経る中で、酸化シリコンとシリコンとの熱膨張係数の違いが起因となるストレス応力によって、溶融部の再凝縮領域１ａを境に断裂溝２が形成される。この後、断裂部が除去されて処理が終了する。
【００９１】
このように熱線レーザ９１をスキャン制御することにより任意のパターンをとることが可能なため、化学的処理方法と比較して写真製版工程が不要となるメリットがある。また、レーザパワー、フォーカス、スキャン速度およびレーザ周波数の組合せを選ぶことにより、種々の膜厚、材質の層についても適用範囲を広げることができる。
【００９２】
しかし、単一の熱線レーザ９１で裏面酸化膜３を除去しようとした場合、その下に位置する半導体基板１までもが断裂溝２の形成によって大幅に除去されてしまう。これにより、断裂溝２の深さＤ（図９）が非常に深くなりアスペクト比が高くなるため、この後に形成される裏面電極層５は、断裂溝２の内壁底部において断線などを生じる恐れがある。
【００９３】
これに対して本実施の形態の製造方法では、互いに波長の異なる２つのレーザを用いている。このため、図３に示すように第１の熱線レーザ７１ａをシリコン基板１の加熱用に、第２の熱線レーザ７３ａを裏面酸化膜３の加熱用に各々用いることができ、シリコン基板１と裏面酸化膜３との温度を別々に制御することができる。よって、シリコン基板１の加熱温度をシリコンの融点以下の温度にし、裏面酸化膜３の加熱温度をシリコン基板１の加熱温度より低く制御することができる。
【００９４】
これにより、裏面酸化膜３の加熱領域３ｄの熱が、半導体基板１側へ拡散することは防止され、この加熱領域３ｄの熱は効率よく裏面酸化膜３の加熱・蒸発に消費される。したがって、熱効率よく、裏面酸化膜３を部分的に蒸発させて除去することができる。
【００９５】
また、シリコン基板１の加熱領域１ａは、シリコン基板１が溶融しない温度に加熱されるため、シリコン基板１が溶融し、再凝固することによって断裂することは最小限に抑えられる。このため、裏面酸化膜３の除去時に、シリコン基板１の断裂による溝が深くなることは防止できる。したがって、この溝内壁を覆うように形成される裏面電極層５が溝内壁底部において断線することは防止される。
【００９６】
また、レーザを用いて走査することで裏面酸化膜３を部分的に除去することができるため、エッチングなどの化学処理方法に比べて加工制御性が高い。
【００９７】
実施の形態２
図１０は、本発明の実施の形態２における半導体装置の製造方法を示す概略断面図である。図１０を参照して、本実施の形態の製造方法は、裏面の絶縁層３を部分的に除去する際に、実施の形態１と同様、２つの互いに異なる波長を有する熱線レーザ７１ａ、７３ａを用いるとともに、細束エアジェット７５を用いることを特徴とする。つまり、実施の形態１で説明したように第１および第２の熱線レーザ７１ａ、７３ａで裏面絶縁層３と半導体基板１とを加熱した後、この熱線レーザ７１ａ、７３ａを追従するように細束エアジェット７５をスキャンさせながら移動させる。
【００９８】
これにより、熱線レーザ７１ａ、７３ａによって加熱された微小面積上に強力な噴射速度で空気を送り込むことができる。それにより高温に加熱された裏面絶縁層３および半導体基板１を急激に冷却させて微細な粒界状に変形させると同時に、その風圧でそれらの粒界物２を除去することができる。
【００９９】
それゆえ、熱線レーザ７１ａ、７３ａには、必ずしも裏面絶縁層３および半導体基板１を蒸発させる熱エネルギを与える必要はなく、比較的低出力で効果的な加工処理を行なうことが可能となる。
【０１００】
実施の形態３
図１１は、本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。図１１を参照して、本実施の形態の製造方法は、裏面絶縁層３を部分的に除去する際に、ウエハを交流電場の環境下に置くことを特徴とする。具体的には、実施の形態１で説明したように第１および第２の熱線レーザ７１ａ、７３ａで加熱する際に、ＲＦ電源７７ｃに接続された１対のＲＦ電極７７ａ、７７ｂの対向した面内にウエハが設置される。この１対のＲＦ電極７７ａ、７７ｂの間の空間は、減圧もしくは真空の環境下にされる。
【０１０１】
実施の形態１で説明した熱線レーザ７１ａ、７３ａによる加工が開始される際に、ＲＦ電源７７ｃを稼働させるとウエハ表面に交替電場が感じられるようになる。これにより、裏面絶縁層３の加熱領域３ｄ中の溶融分子の一部が分極・イオン化し、また電場による電気エネルギも同時に与えられることから、裏面絶縁層３の蒸発・除去効果が促進される。
【０１０２】
なお、与える電界強度の大きさについては、その大きさにほぼ比例する形で蒸発・除去効果の促進が期待されるが、ウエハ表面側に形成されたデバイス（特に絶縁ゲート型ＭＯＳトランジスタ）が静電破壊を起こさないよう、ゲート電極層とソース領域（またはエミッタ領域）との間をショートした状態で、１×１０5 Ｖ／ｃｍ以下の電界強度を印加することが望ましい。
【０１０３】
実施の形態４
図１２は、本発明の実施の形態４における半導体装置の製造方法を示す概略断面図である。図１２を参照して、本実施の形態の製造方法は、第１および第２の熱線レーザ７１ａ、７３ａによる裏面絶縁層３の部分的除去を高圧水素（Ｈ2 ）雰囲気中で行なうことを特徴とする。
【０１０４】
これにより、実施の形態１で説明した第１および第２の熱線レーザ７１ａ、７３ａによる加工が開始される際、高温となった裏面絶縁層３と水素（Ｈ2 ）との間で以下の還元反応が進行する。
【０１０５】
ＳｉＯ2 ＋２Ｈ2 →Ｓｉ＋２Ｈ2 Ｏ
この還元反応により生じたＨ2 Ｏは直ちに蒸散するとともに、ＳｉもＳｉＯ2 に比較してその蒸発温度が低いことから、除去効果が全体的に促進されることになる。
なお、本実施の形態では、水素雰囲気中としたが、爆発などの危険がなく、かつＳｉＯ2 を分解できるものであれば、水素以外の雰囲気を用いることも可能である。
【０１０６】
実施の形態５
図１３〜図１６は、本発明の実施の形態５における半導体装置の製造方法を工程順に示す概略断面図である。まず図１３を参照して、シリコン基板１の裏面に、写真製版技術およびエッチング技術により所望の形状を有するシリコン窒化膜パターン４が形成される。
【０１０７】
図１４を参照して、シリコン窒化膜パターン４を形成した状態で、高圧酸化または高温酸化によってシリコン基板１の表面および裏面の各々にシリコン酸化膜３、７が形成される。このとき、シリコン窒化膜パターン４が形成されたシリコン基板１の裏面では、シリコン酸化膜３はＬＯＣＯＳ（Local Oxidation of Silicon）形状となる。
【０１０８】
このシリコン酸化膜３、７形成時には、シリコン酸化膜３の端部がシリコン窒化膜パターン４とシリコン基板１との間に侵入してくるが、シリコン窒化膜パターン４の中央部まで侵入しないようシリコン窒化膜パターン４に十分な幅をもたせる必要がある。
【０１０９】
図１５を参照して、従来例で説明したように張り合わせ法によってＳＯＩ層９がシリコン酸化膜７上に形成される。また裏面全面には、デバイスプロセスでの保護を目的として多結晶シリコン層６が形成される。デバイスプロセスを経た後、多結晶シリコン層６とシリコン窒化膜パターン４とが、順次エッチング除去される。
【０１１０】
図１６を参照して、これにより、シリコン基板１の裏面においてシリコン酸化膜３の表面およびシリコン基板１の裏面の一部とが露出する。この露出したシリコン基板１の裏面に接し、かつシリコン酸化膜３を覆うように裏面電極層５が形成される。
【０１１１】
このようにシリコン基板１の裏面に選択的にシリコン酸化膜３を形成することで裏面電極層５をシリコン基板１に電気的に接続することができ、シリコン基板１にアース電位を与えることが可能となる。これにより、実施の形態１で説明したのと同様、シリコン基板１の埋込絶縁層７の直下までアース電位が達することにより、ＳＯＩ層９に形成されたパワーデバイスの高耐圧を保持するに必要なＲＥＳＵＲＦ効果を発現させることができる。
【０１１２】
なお、本実施の形態の製造方法によれば、デバイスプロセス後に、裏面絶縁層３を部分的にエッチング除去する工程がないため、部分的除去による界面応力不均衡で新たなウエハ変位が生じることはない。
【０１１３】
なお、シリコン窒化膜パターン４はダイサイズごとに、数十〜数百μｍの長さ・幅で１〜数個程度形成されるのでその面積割合は非常に低く、張り合わせに不都合を及ぼすものではない。
【０１１４】
実施の形態６
本実施の形態は、上述した実施の形態１〜５によって得られた裏面絶縁層除去領域の平面レイアウトに関する。
【０１１５】
図１７（ａ）は、本発明の実施の形態６における半導体装置での裏面絶縁層除去領域の平面レイアウトを概略的に示す平面図である。また図１７（ｂ）、（ｃ）は、図１７（ａ）のＡ−Ａ′線とＢ−Ｂ′線とに沿う概略断面図である。
【０１１６】
図１７（ａ）を参照して、ウエハは、素子が形成されたチップとなるべき領域９３ａと、その領域を取囲みダイシング時に切断されるダイシングライン９３ｂ（点線）とを有している。ここで、裏面絶縁層３に設けられる孔３ａは、チップとなるべき領域９３ａを規定する四方のダイシングライン９３ｂのいずれか１本とのみ交差することが望ましい。その理由を以下に説明する。
【０１１７】
主に図１７（ｂ）を参照して、裏面絶縁層３には孔３ａが設けられているため、裏面全面を覆う電極層５には孔３ａの領域上にくぼみが生じる。この孔３ａがダイシングライン９３ｂと交差するように設けられている場合、ダイシングで分割された後には、チップの端面にこの孔３ａによるくぼみが面することになる。
【０１１８】
このため、このチップをハンダ８１でダイパッド８３に取付けるダイボンド工程時には、ハンダ８１のくぼみへの充填と馴染みの方向は図中矢印の方向に沿ってチップ外周方向となる。よって、くぼみにはハンダ８１が十分に埋込まれ、ボイドの発生は防止され、十分なハンダ接着強度が得られる。
【０１１９】
一方、図１７（ｃ）を参照して、孔３ａがダイシングライン９３ｂと交差しない場合、ダイボンド工程時にこの孔３ａによるくぼみにおいては、ハンダ８１に対してお碗を伏せる要領でウエハをダイパッド８３に取付けることになる。このため、くぼみ内にハンダ８１が十分に埋込まれず、ボイド８５の発生する可能性が高くなる。よって、チップとダイパッドとの接着強度が低下するとともに、動作時のデバイス温度変化および周囲の環境温度変化によって膨張収縮時の応力による劣化割れを起こしやすく、信頼性を低下させる要因となってしまう。
【０１２０】
以上より、裏面絶縁層３に設けられる孔３ａは、ダイシングラインと交差するように設けられることが望ましい。
【０１２１】
なお、裏面絶縁層３の孔３ａのパターンが複数のダイシングライン９３ｂを跨ぐほど、また長く形成されるほど、半導体基板１と裏面絶縁層３との界面応力がこの孔３ａのパターンに沿って開放されてしまう。これにより、ウエハ変位量が大きくなる可能性があるため、この孔３ａはダイシングラインを跨ぐとともに極力小さく形成される必要がある。
【０１２２】
なお、実施の形態１〜６では、半導体基板１と裏面絶縁層３との材質について主にシリコンと酸化シリコンとについて説明したが、これに限定されるものではなく、半導体基板１の材質が、裏面絶縁層３より低い融点を有するものであればよい。
【０１２３】
また、実施の形態１において図７〜図９を用いて説明した単一のレーザ光を用いて裏面酸化膜を除去する方法では、裏面絶縁層がシリコン酸化膜で、半導体基板がシリコンの場合、つまり裏面絶縁層が半導体基板よりも融点が高く、熱伝導率が低い材料よりなっている場合について説明した。しかし、この方法は裏面絶縁層に半導体基板１よりも融点が低く、または熱伝導率の高い材料よりなる場合に適用されてもよい。この場合、レーザ光によって裏面絶縁層に与えられる熱は半導体基板側へは拡散せず、裏面絶縁層の加熱・蒸発に効率よく消費されるため、熱効率よく裏面絶縁層を選択的に蒸発させて除去することができる。
【０１２４】
また、実施の形態１の図３で示す製造方法は、裏面絶縁層３が半導体基板１よりも低い融点を有する材料、または熱伝導率の高い材料よりなっている場合に適用されてもよい。
【０１２５】
また第１および第２の熱線レーザ７１ａ、７３ａは、実施の形態１〜４で説明した波長のものに限られず、第１の熱線レーザ７１ａが、第２の熱線レーザ７３ａよりも裏面絶縁層３に対して反射率の低い波長であればよい。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２７】
【発明の効果】
本発明の半導体装置では、半導体基板の裏面に選択的に第２の絶縁層が形成されているため、半導体基板表面の第１の絶縁層による応力とこの第２の絶縁層との応力とがバランスし、ウエハに反りが生じることが防止される。
【０１２８】
また、第２の絶縁層を選択的に設けることとしたため、電極層と半導体基板の裏面との接続が可能となる。このように電極層と半導体基板との電気的接続が可能となるため、電極層の電位を第１の絶縁層直下の半導体基板に導入することができる。したがって、半導体層に形成された素子の高耐圧を保持することができる。
【０１２９】
また上記局面において好ましくは、電極層と半導体基板との接続領域がダイシングライン領域を跨ぐよう配置されているため、チップをダイパッドにハンダで接続する場合に、ハンダと電極層との間にボイドが発生することを防止でき、十分なハンダ接着強度を得ることができる。
【０１３０】
本発明の一の局面に従う半導体装置の製造方法では、走査時に先行するレーザにより半導体基板の融点以下に半導体基板を加熱することができる。そして、追従するレーザにより、半導体基板の加熱温度より低い温度で第２の絶縁層を加熱することもできる。このように各部を加熱すれば、追従するレーザにより第２の絶縁層に与えられた熱は半導体基板側へ拡散し難く、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率よく第２の絶縁層を部分的に蒸発させて除去することができる。
【０１３１】
また、先行するレーザによりその融点以下に半導体基板を加熱するため、半導体基板が溶融・再凝固することにより断裂することは最小限に抑えることができる。このため、第２の絶縁層除去時に半導体基板までが必要以上に除去されて、除去部の溝が深くなることが防止できる。したがって、この溝内を覆うように形成される電極層が溝内壁底部において断線することは防止される。
【０１３２】
また、レーザを用いて走査することで第２の絶縁層を部分的に除去することができるため、加工制御性が高い。
【０１３３】
上記局面において好ましくは第１および第２のレーザが走査した直後にエアジェットの吹き付けが行なわれる。このエアジェットの吹き付けにより急激に冷却することで、高温に加熱された第２の絶縁層と半導体基板とを微細な粒界状に変形させてしまうと同時に、その風圧でその粒界物を除去することができる。このため、追従するレーザで第２の絶縁層を蒸発させる温度にまで第２の絶縁層を加熱する必要はない。よって、比較的低出力のレーザで効果的に加工処理を行なうことができる。
【０１３４】
上記局面において好ましくは第１および第２のレーザの走査は交流電場の環境下にて行なわれる。この交流電場により、レーザによる加熱領域中の溶融分子の一部が分極・イオン化して、電場による電気エネルギも同時に与えられることから、第２の絶縁層の蒸発・除去効果が促進される。
【０１３５】
上記局面にて好ましくは第１および第２のレーザの走査は水素を含む雰囲気内で行なわれる。これにより、加熱されて高温となった第２の絶縁層と水素との間で還元反応が進行し、第２の絶縁層の除去効果が促進される。
【０１３６】
本発明の他の局面に従う半導体装置の製造方法では、裏面絶縁層を除去する工程がないため、この絶縁層除去によるウエハの新たな反りの発生がない。
【０１３７】
本発明のさらに他の局面に従う半導体装置の製造方法では、第２の絶縁層が半導体基板よりも融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっているため、単一のレーザ光で第２の絶縁層を照射した場合でも、第２の絶縁層に与えられる熱は半導体基板側へは拡散せず、第２の絶縁層の加熱・蒸発に効率よく消費される。このため、熱効率よく第２の絶縁層を選択的に蒸発させて除去することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の製造方法のデバイスプロセス後の工程を示すフロー図である。
【図３】 本発明の実施の形態１における半導体装置の製造方法を示す概略断面図である。
【図４】 シリコン酸化膜にレーザを照射したときの屈折率実部ｎと屈折率虚部ｋとのレーザ波長依存性を示すグラフである。
【図５】 裏面絶縁層の部分的除去を化学処理で行なった場合の第１工程図である。
【図６】 裏面絶縁層の部分的除去を化学処理で行なった場合の第２工程図である。
【図７】 裏面絶縁層の部分的除去を単一のレーザ光を用いて行なった場合の第１工程図である。
【図８】 裏面絶縁層の部分的除去を単一のレーザ光を用いて行なった場合の第２工程図である。
【図９】 裏面絶縁層の部分的除去を単一のレーザ光を用いて行なった場合の第３工程図である。
【図１０】 本発明の実施の形態２における半導体装置の製造方法を示す概略断面図である。
【図１１】 本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。
【図１２】 本発明の実施の形態４における半導体装置の製造方法を示す概略断面図である。
【図１３】 本発明の実施の形態５における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１４】 本発明の実施の形態５における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１５】 本発明の実施の形態５における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１６】 本発明の実施の形態５における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１７】 裏面電極層と半導体基板との接続部の平面レイアウトを示す図である。
【図１８】 従来技術に係るパワーＩＣのブロックダイヤグラム図である。
【図１９】 従来の半導体装置の構成を概略的に示す断面図である。
【図２０】 従来の半導体装置の第１の製造方法の第１工程を示す概略断面図である。
【図２１】 従来の半導体装置の第１の製造方法の第２工程を示す概略断面図である。
【図２２】 従来の半導体装置の第１の製造方法の第３工程を示す概略断面図である。
【図２３】 従来の半導体装置の第２の製造方法の第１工程を示す概略断面図である。
【図２４】 従来の半導体装置の第２の製造方法の第２の工程を示す概略断面図である。
【図２５】 従来技術に係るＳＯＩ基板についての埋込酸化膜厚とウエハ変位量との関係を示すグラフである。
【図２６】 従来の製造方法では、ウエハに反りが生じることを説明するための概略断面図である。
【図２７】 従来の半導体装置のデバイスプロセス後の工程を示すフロー図である。
【図２８】 従来技術に関し裏面絶縁層の有無がＲＥＳＵＲＦ効果に与える影響を説明するための概略断面図である。
【図２９】 従来技術に関し裏面絶縁層の有無がＲＥＳＵＲＦ効果に与える影響を説明するための概略断面図である。
【符号の説明】
１ シリコン基板、３ 裏面酸化膜、５ 裏面電極、７ 埋込酸化膜、９ ＳＯＩ層。
Claims (11)
- 半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置であって、
前記半導体基板の裏面側に形成され、前記半導体基板に電気的に接続された電極層と、
前記半導体基板と前記電極層との間に選択的に形成された第２の絶縁層とを備え、
前記半導体基板と前記第１の絶縁層と前記半導体層とがＳＯＩ基板を構成している、半導体装置。 - 前記第２の絶縁層は前記裏面に接して形成されており、かつ前記裏面の一部に達する孔を有しており、
前記電極層は前記孔を通じて前記半導体基板と電気的に接続されている、請求項１に記載の半導体装置。 - 前記第２の絶縁層は、ＬＯＣＯＳ法により形成されるフィールド酸化膜である、請求項１に記載の半導体装置。
- 前記半導体基板は素子形成領域と、その素子形成領域の周囲を取囲むダイシングライン領域とを有し、
前記電極層が前記半導体基板に接続される領域は前記素子形成領域と前記ダイシングライン領域とにまたがるように配置されている、請求項１に記載の半導体装置。 - 前記第２の絶縁層は前記半導体基板より融点の高い材料よりなる、請求項１に記載の半導体装置。
- 半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、
前記半導体基板の表面に前記第１の絶縁層を、裏面に第２の絶縁層を各々形成する工程を備え、
前記第２の絶縁層は、前記半導体基板よりも融点の高い材料より形成されており、さらに、
前記半導体基板の表面側に前記第１の絶縁層を介在して前記半導体層を形成する工程と、
前記半導体基板の裏面側の前記第２の絶縁層に、互いに異なる波長を有する第１および第２のレーザの一方を他方に追従させて走査することで、その走査部の前記第２の絶縁層を除去して前記半導体基板の裏面を露出させる工程と、
前記露出した前記半導体基板の裏面において前記半導体基板と電気的に接続されるように電極層を形成する工程とを備えた、半導体装置の製造方法。 - 前記第１および第２のレーザが走査した直後に、その走査部にエアジェットの吹き付けを行なって前記第２の絶縁層を選択的に除去する、請求項６に記載の半導体装置の製造方法。
- 前記第１および第２のレーザの走査は、交流電場の環境下にて行なわれる、請求項６に記載の半導体装置の製造方法。
- 前記第１および第２のレーザの走査は、水素を含む雰囲気内で行なわれる、請求項６に記載の半導体装置の製造方法。
- 半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、
前記半導体基板の裏面にマスク層を選択的に形成する工程と、
前記半導体基板に熱酸化処理を施すことで前記半導体基板の表面全面に前記第１の絶縁層を形成し、前記半導体基板の裏面の前記マスク層が形成されていない領域に選択的に第２の絶縁層を形成する工程と、
前記半導体基板の表面側に前記第１の絶縁層を介在して前記半導体層を形成する工程と、
前記第２の絶縁層が形成されていない前記半導体基板の裏面において前記半導体基板と電気的に接続するように電極層を形成する工程とを備えた、半導体装置の製造方法。 - 半導体基板の表面側に第１の絶縁層を介在して形成された半導体層を有する半導体装置の製造方法であって、
前記半導体基板の表面に前記第１の絶縁層を、裏面に第２の絶縁層を各々形成する工程と、
前記半導体基板の表面側に前記第１の絶縁層を介在して前記半導体層を形成する工程と、
前記半導体基板の裏面側の前記第２の絶縁層を、レーザを用いて加熱することで選択的に除去して前記半導体基板の裏面を部分的に露出させる工程とを備え、前記第２の絶縁層は、前記半導体基板よりも融点の低い材料および熱伝導率の高い材料の少なくともいずれかよりなっている、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30023796A JP3673040B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30023796A JP3673040B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144894A JPH10144894A (ja) | 1998-05-29 |
| JP3673040B2 true JP3673040B2 (ja) | 2005-07-20 |
Family
ID=17882370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30023796A Expired - Fee Related JP3673040B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3673040B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358820B1 (en) | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP4432470B2 (ja) | 2003-11-25 | 2010-03-17 | 株式会社デンソー | 半導体装置 |
| JP5141545B2 (ja) * | 2008-12-26 | 2013-02-13 | 株式会社デンソー | 力学量センサ装置 |
-
1996
- 1996-11-12 JP JP30023796A patent/JP3673040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10144894A (ja) | 1998-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050421 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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