JP7181962B2 - 炭化ケイ素パワーモジュール - Google Patents

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    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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Description

[0001]本開示は、パワーモジュールに関し、具体的に、丈夫さおよび信頼性の改善をともなう炭化ケイ素スイッチング半導体部品を含むパワーモジュールに関する。
[0002]パワーモジュールは、負荷へ電力を選択的に配電するために使用される。パワーモジュールの基本的な機能は、パワーモジュール内の多数のスイッチング半導体デバイス（例えば、トランジスタおよびダイオード）により与えられる。１つもしくは複数の他のパワーモジュールおよび／または１つもしくは複数の他の部品を有するパワーシステムに与えられると、パワーモジュールのスイッチング半導体デバイスは、ハーフブリッジコンバータ、フルブリッジコンバータ、降圧コンバータ、昇圧コンバータなどのパワーコンバータの一部を形成することがある。パワーシステムは、比較的高電圧および大電流をしばしば扱い、したがってパワーモジュールのスイッチング半導体デバイスは、これらの高電圧および大電流を同じように確実にスイッチングできなければならない。
[0003]従来、高電圧および大電流を確実にスイッチングできるシリコンスイッチング半導体デバイスを製造するため良く知られているプロセスであることを理由に、パワーモジュールのスイッチング半導体デバイスは、シリコンデバイスであり続けている。しかしながら、近年パワーモジュール用の炭化ケイ素半導体スイッチングデバイスが、炭化ケイ素の使用によりもたらされるスイッチング速度および効率の著しい増加のために普及してきている。炭化ケイ素半導体スイッチングデバイスを用いるパワーモジュールが、それらのシリコン対応物を凌ぐいくつかの性能の利点を提供する一方で、パワーモジュールにおいて炭化ケイ素半導体スイッチングデバイスを使用することは、その設計においていくつかの難題を提起する。具体的には、パワー密度の増加および炭化ケイ素半導体スイッチングデバイス内の電場の集中は、炭化ケイ素半導体スイッチングデバイスを組み込んでいるパワーモジュールの長期信頼性にともなう問題をしばしばもたらす。
[0004]パワーモジュールの信頼性を計る１つの方法は、温度、湿度、バイアス（ＴＨＢ:temperature, humidity and bias）試験として知られている試験を用いることである。従来、ＴＨＢ試験は、逆バイアス（すなわち、ブロッキング）状態の試験中のデバイス（ＤＵＴ）をまたいで一定のバイアス電圧（例えば、１００Ｖ）を与えながら一定の温度（例えば、８５℃）および相対湿度（例えば、８５％）の環境に試験中のデバイス（ＤＵＴ:device under test）を設置することにより行われてきている。ＤＵＴは、製造環境におけるＤＵＴの信頼性を保証するために数千時間にわたり破壊する（すなわち、デバイスを通るリーク電流についてのしきい値を超える）ことなくデバイスをまたぐバイアス電圧を維持することができるはずである。最近、大電力デバイスに対するより厳しいＴＨＢ試験が出現しており、そこではＤＵＴの定格電圧の８０％が、上に論じた同じ条件下でデバイスをまたいで与えられる。「ＴＨＢ８０」または「ＨＶ－Ｈ３ＴＲＢ」（高電圧、高温、高い逆バイアス）試験として産業では知られているこれらの信頼性試験は、使用中のデバイスの信頼性をより正確に反映し、屋外パワーシステムのような厳しい環境で動作するパワーモジュールについての信頼性の重要な指標である。
[0005]注目すべきことに、ＴＨＢ試験を、ダイレベルおよびモジュールレベルの両方で実行することができる。ＴＨＢ試験がダイレベルで実行されるときには、半導体ダイが、上に論じた条件に曝され、そしてダイの信頼性が評価される。ＴＨＢ試験がモジュールレベルで実行されるときには、いくつかの半導体ダイを含む組み立てたパワーモジュールが、上に論じた条件に曝され、そしてモジュールの信頼性が全体として評価される。パワーモジュールが単一の半導体ダイのよりも著しく複雑で、したがって半導体ダイと比較してはるかに多くの故障点を示すので、モジュールレベルで実行されるＴＨＢ試験に合格することが極めて困難である。さらに、モジュールレベルで実行されるＴＨＢ試験は、パワーモジュール内に含まれる半導体ダイについて実行したＴＨＢ試験からの信頼性の外挿と比較して、パワーモジュールの実世界の信頼性を示す可能性がはるかに高い。炭化ケイ素スイッチング半導体デバイスを含むパワーモジュールがより一般的になるにつれて、厳しい環境における用途でのこれらのパワーモジュールに対する顧客要求も同様に大きくなっている。しかしながら、炭化ケイ素半導体スイッチング部品を含むパワーモジュールの信頼性は、これらの空間におけるその適用に障害があることをここまでのところ証明している。具体的には、炭化ケイ素半導体スイッチング部品を含むパワーモジュールでは、上に論じたＴＨＢ８０試験の性能を十分に満たすことがこれまでのところ不可能であった。
[0006]上記を照らし合わせると、現在、丈夫さおよび信頼性の向上をともなう炭化ケイ素半導体スイッチング部品を含むパワーモジュールに対する必要性がある。
[0007]１つの実施形態では、パワーモジュールは、第１の端子と、第２の端子と、第１の端子と第２の端子との間に結合された多数の炭化ケイ素（ＳｉＣ）半導体ダイとを含む。半導体ダイは、第１の端子と第２の端子との間の抵抗が動作の順方向伝導モード中に１００ｍΩ未満であるように動作の順方向伝導モード中に第１の端子から第２の端子への電流の流れのための低抵抗経路を形成するように構成される。さらに半導体ダイは、パワーモジュールの定格電圧の少なくとも８０％の電圧が動作の順方向ブロッキングモード中に第１の端子と第２の端子とを横切って与えられるときに第１の端子と第２の端子との間のリーク電流が２０ｍＡ未満であるように、動作の順方向ブロッキングモード中に第１の端子から第２の端子への電流の流れのための高抵抗経路を形成するように構成される。ここでパワーモジュールの定格電圧は少なくとも６００Ｖである。パワーモジュールは、故障せずに少なくとも８５℃の温度で少なくとも８５％の相対湿度で少なくとも１０００時間の期間にわたり第１の端子と第２の端子とを横切る定格電圧の少なくとも８０％の電圧を維持することができる。
[0008]１つの実施形態では、半導体ダイのそれぞれ１つは、基板と、基板の上方のドリフト層と、ドリフト層の上方のパッシベーション層積層体とを含む。パッシベーション層積層体は、パッシベーション層の組成が少なくとも第１の材料と第２の材料との間で交互になるように多数のパッシベーション層を含む。このようにパッシベーション層積層体を配置することは、このように配置しない場合にはパワーモジュールの半導体ダイに損傷を与えることがあり、その故障を引き起こすことがある剥離および腐食をパッシベーション層積層体が防止するので、パワーモジュールの信頼性を実質的に高める。
[0009]１つの実施形態では、半導体ダイのそれぞれ１つのドリフト層の上方のパッシベーション層積層体は、少なくとも４層を含む。さらに、パッシベーション層積層体を、少なくとも１．６μｍの厚さにすることができる。パッシベーション層積層体が少なくとも１．６μｍの厚さであるようにパッシベーション層積層体を設けることは、このように設けない場合にはパワーモジュールの半導体ダイに損傷を与えることや、パワーモジュールの半導体ダイの故障を引き起こすことがある剥離および腐食をさらに防止する。
[0010]１つの実施形態では、半導体ダイのそれぞれ１つは、ドリフト層とは反対の基板上に裏面メタライゼーション層を含む。裏面メタライゼーション層は、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のドレインコンタクトおよび／またはショットキーダイオードのアノードコンタクトを形成することができ、実質的に銀を含まない。
実質的に銀を含まない裏面メタライゼーション層を使用することにより、裏面メタライゼーション層内に通常ある銀のエレクトロマイグレーションを防止することができ、これにより銀のエレクトロマイグレーションによりしばしば引き起こされる短絡を減少させることによってパワーモジュールの信頼性を高めることができる。
[0011]１つの実施形態では、パワーモジュールは、半導体ダイがダイ貼り付け材料を介してマウントされるパワー電子基板をさらに含む。パワー電子基板およびダイ貼り付け材料の両者は、実質的に銀を含まない。したがって、パワー電子基板およびダイ貼り付け材料内に通常ある銀のエレクトロマイグレーションを、防止することができ、これのより銀のエレクトロマイグレーションにより引き起こされる短絡を減少させることによってパワーモジュールの信頼性を高めることができる。
[0012]当業者は、添付の図面とともに好ましい実施形態の下記の詳細な説明を読んだ後で、本開示の範囲を認識し、本開示のさらなる態様を理解するであろう。
[0013]本明細書に組み込まれそして一部を形成する添付の図面は、本開示のいくつかの態様を図説し、そして説明とともに本開示の原理を説明するように働く。
[0014]本開示の１つの実施形態によるパワーモジュールの等角図である。 [0015]図２Ａは本開示の１つの実施形態によるパワーモジュールの機能概略図である。図２Ｂは本開示の１つの実施形態によるパワーモジュールの機能概略図である。 [0016]本開示の１つの実施形態によるパワーモジュールの機能概略図である。 [0017]本開示の１つの実施形態によるパワーモジュールの一部分の断面図である。 [0018]本開示の１つの実施形態による半導体ダイの断面図である。 [0019]図６Ａは、本開示の１つの実施形態にしたがって半導体ダイの上に形成された半導体デバイスの断面図である。図６Ｂは、本開示の１つの実施形態にしたがって半導体ダイの上に形成された半導体デバイスの断面図である。 [0020]本開示の１つの実施形態にしたがってパワーモジュールを製造するためのプロセスを図説する流れ図である。
[0021]下記に述べる実施形態は、当業者が実施形態を実行することを可能にするために必要な情報を表し、そして実施形態を実行する最善の形態を図示する。添付の図面を考慮して下記の説明を読むと、当業者なら本開示の概念を理解し、そして本明細書には特に扱われていないこれらの概念の応用を認識するであろう。これらの概念および応用が本開示および別記の特許請求の範囲の範囲内になることを理解すべきである。
[0022]第１の、第２のなどという用語を、様々な要素を記述するために本明細書では使用する場合があり、これらの要素がこれらの用語によっては限定されるべきではないことが理解されよう。これらの用語は、１つの要素をもう１つとは区別するために使用されるに過ぎない。例えば、本開示の範囲から逸脱せずに、第１の要素を第２の要素と呼ぶことがあり、そして同様に、第２の要素を第１の要素と呼ぶことがある。本明細書において使用するように、「および／または」という用語は、関連して列挙した項目のうちの１つまたは複数のいずれかおよびすべての組み合わせを含む。
[0023]層、領域、または基板などのある要素がもう１つの要素の「上」にあるまたは「上へと」延びると称されるときには、他の要素の直接上にあるまたは直接上へと延びることができる、または介在する要素が存在してもよいことが理解されよう。対照的に、ある要素がもう１つの要素の「直接上」にあるまたは「直接上へと」延びると称されるときは、介在する要素は存在しない。同様に、層、領域、または基板などのある要素がもう１つの要素の「上方」にあるまたは「上方」に延びると称されるときには、他の要素の直接上方であるまたは直接上方に延びることができる、または介在する要素が存在してもよいことが理解されよう。対照的に、ある要素がもう１つの要素の「直接上方」にあるまたは「直接上方」に延びると称されるときは、介在する要素は存在しない。ある要素がもう１つの要素に「接続される」または「結合される」と称されるときには、他の要素に直接接続されるまたは結合されることが可能である、または介在する要素が存在してもよいこともまた理解されよう。対照的に、ある要素がもう１つの要素の「直接接続される」または「直接結合される」と称されるときは、介在する要素が存在しない。
[0024]「下方に（ｂｅｌｏｗ）」もしくは「上方に（ａｂｏｖｅ）」または「上部に（ｕｐｐｅｒ）」もしくは「下部に（ｌｏｗｅｒ）」または「水平に」もしくは「垂直に」などの相対的な用語を、図示したように、１つの要素、層、または領域のもう１つの要素、層、または領域に対する関係を説明するために本明細書において使用することがある。これらの用語および上に論じた用語は、図に描かれた向きに加えてデバイスの異なる向きを含むものであることが理解されよう。
[0025]本明細書において使用する術語は、単に特定の実施形態を説明する目的のために過ぎず、本開示を限定するものではない。本明細書において使用するように、文脈が明らかに別途指示しない限り、単数形「１つ（ａ）」、「１つ（ａｎ）」および「その（ｔｈｅ）」は、同様に複数形を含むものとする。本明細書において使用されるときに「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、記載されている特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、他の１つまたは複数の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらのグループの存在または追加を排除しないことがさらに理解されよう。
[0026]別途規定しない限り、本明細書において使用する（技術用語および科学用語を含め）すべての用語は、この開示が属する技術の当業者により一般的に理解されるものと同じ意味を持つ。本明細書において使用する用語は、この明細書の文脈および関連技術における用語の意味と整合性のある意味を持つと解釈されるべきであり、本明細書において明確に規定されない限り、理想化した感覚または過度に形式的な意味で解釈されないことがさらに理解されよう。
[0027]図１は、本開示の１つの実施形態によるパワーモジュール１０の等角図である。パワーモジュール１０は、ベースプレート（base plate）１２、ベースプレート１２上の多数のサブモジュール１４（個別に１４Ａ～１４Ｄ）、およびサブモジュール１４上の多数の半導体ダイ１６を含む。半導体ダイ１６のそれぞれ１つは、スイッチング半導体デバイスを形成する。例えば、半導体ダイ１６のうちの半数は、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのトランジスタを設けてもよく、一方で半導体ダイ１６のうちの他の半数は、ショットキーダイオードなどのダイオードを設けてもよい。図面がぼんやりすることを避けるために図示しないが、半導体ダイ１６は、インターコネクトにより相互に接続され、インターコネクトは、サブモジュール１４上の金属トレースおよび／またはデバイス同士の間のワイヤボンドとして設けられてもよい。多数の端子は、下記に論じるように、半導体ダイへの接続点を形成してもよい。
[0028]パワーモジュール１０が４個のサブモジュール１４を含んで示され、サブモジュール１４の各々が６個の半導体ダイ１６を含むが、本開示は、そのようには限定されない。本開示の原理から逸脱することなく任意の数のサブモジュール１４をベースプレートの上に設けることができ、サブモジュール１４の各々が任意の数の半導体ダイ１６を含むことを、当業者なら認識するであろう。
[0029]図２Ａおよび図２Ｂは、本開示の１つの実施形態によるパワーモジュール１０の機能概略図を示す。具体的には、図２Ａは、パワーモジュール１０内のサブモジュール１４同士の間のインターコネクション示し、一方で、図２Ｂはパワーモジュール１０により形成して得られた回路を示す。図２Ａに示したように、第１のサブモジュール１４Ａおよび第２のサブモジュール１４Ｂは、第１の端子１８Ａと第２の端子１８Ｂとの間に互いに並列に結合される。第３のサブモジュール１４Ｃおよび第４のサブモジュール１４Ｄは、第２の端子１８Ｂと第３の端子１８Ｃとの間に同様に並列に接続される。第１の制御端子２０Ａは、第１のサブモジュール１４Ａおよび第２のサブモジュール１４Ｂの両方に接続される。第２の制御端子２０Ｂは、第３のサブモジュール１４Ｃおよび第４のサブモジュール１４Ｄの両方に接続される。
[0030]図２Ｂに示したように、第１のサブモジュール１４Ａおよび第２のサブモジュール１４Ｂは、第１のダイオードＤ１と逆並列に結合された第１のＭＯＳＦＥＴ Ｑ１を形成し、一方で、第３のサブモジュール１４Ｃおよび第４のサブモジュール１４Ｄは、第２のダイオードＤ２と逆並列に結合され第２のＭＯＳＦＥＴ Ｑ２を形成する。第１のＭＯＳＦＥＴ Ｑ１および第１のダイオードＤ１は、第１の端子１８Ａと第２の端子１８Ｂとの間に結合される。具体的には、第１の端子１８Ａは、第１のＭＯＳＦＥＴ Ｑ１のドレインコンタクト（Ｄ）および第１のダイオードＤ１のカソードコンタクト（Ｃ）に結合され、そして第２の端子１８Ｂは、第１のＭＯＳＦＥＴ Ｑ１のソースコンタクト（Ｓ）および第１のダイオードＤ１のアノードコンタクト（Ａ）に結合される。第１の制御端子２０Ａは、第１のＭＯＳＦＥＴ Ｑ１のゲートコンタクト（Ｇ）に結合される。第２のＭＯＳＦＥＴ Ｑ２および第２のダイオードＤ２は、第２の端子１８Ｂと第３の端子１８Ｃとの間に結合される。具体的に、第２の端子１８Ｂは、第２のＭＯＳＦＥＴ Ｑ２のドレインコンタクト（Ｄ）および第２のダイオードＤ２のカソードコンタクト（Ｃ）に結合され、そして第３の端子１８Ｃは、第２のＭＯＳＦＥＴ Ｑ２のソースコンタクト（Ｓ）および第２のダイオードＤ２のアノードコンタクト（Ａ）に結合される。第２の制御端子２０Ｂは、第２のＭＯＳＦＥＴ Ｑ２のゲートコンタクト（Ｇ）に結合される。
[0031]第１の制御端子２０Ａを介して第１のＭＯＳＦＥＴ Ｑ１のゲートコンタクト（Ｇ）に与えられた電圧がデバイスのしきい値電圧よりも高く、またドレインコンタクト（Ｄ）に与えられた電圧が第１のＭＯＳＦＥＴ Ｑ１のソースコンタクト（Ｓ）に与えられた電圧に対して正であるときには、第１のＭＯＳＦＥＴ Ｑ１は、動作の順方向伝導モードにあり、したがって第１の端子１８Ａと第２の端子１８Ｂとの間の電流の流れに対する低抵抗経路を形成するように構成される。第１のダイオードＤ１はこの構成では逆バイアスされ、したがって電流は第１のダイオードＤ１を通っては流れない。同様に、第２の制御端子２０Ｂを介して第２のＭＯＳＦＥＴ Ｑ２のゲートコンタクト（Ｇ）に与えられた電圧がデバイスのしきい値電圧よりも高く、そしてドレインコンタクト（Ｄ）に与えられた電圧が第２のＭＯＳＦＥＴ Ｑ２のソースコンタクト（Ｓ）に与えられた電圧に対して正であるときには、第２のＭＯＳＦＥＴ Ｑ２は、動作の順方向伝導モードにあり、したがって第２の端子１８Ｂと第３の端子１８Ｃとの間の電流の流れに対する低抵抗経路を形成するように構成される。第２のダイオードＤ２はこの構成では逆バイアスされ、したがって電流は第２のダイオードＤ２を通っては流れない。本明細書において規定したように、低抵抗経路は、無視できる抵抗を有する経路であり、第１のＭＯＳＦＥＴ Ｑ１または第２のＭＯＳＦＥＴ Ｑ２のオン抵抗に等しい。第１のＭＯＳＦＥＴ Ｑ１および第２のＭＯＳＦＥＴ Ｑ２のオン抵抗は、これらのパワー処理能力に依存して変わることがある。しかしながら、一般に、低抵抗経路は、１００ｍΩよりも小さい抵抗を有するように規定することができる。
[0032]第１の制御端子２０Ａを介して第１のＭＯＳＦＥＴ Ｑ１のゲートコンタクト（Ｇ）に与えられた電圧がデバイスのしきい値電圧よりも低く、そしてドレインコンタクト（Ｄ）に与えられた電圧が第１のＭＯＳＦＥＴ Ｑ１のソースコンタクト（Ｓ）に与えられた電圧に対して正であるときには、第１のＭＯＳＦＥＴ Ｑ１は、順方向ブロッキング構成にあり、したがって第１の端子１８Ａと第２の端子１８Ｂとの間の電流の流れに対する高抵抗経路を形成するように構成される。第１のダイオードＤ１はこの構成では逆バイアスされ、したがって電流は第１のダイオードＤ１を通っては流れない。同様に、第２の制御端子２０Ｂを介して第２のＭＯＳＦＥＴ Ｑ２のゲートコンタクト（Ｇ）に与えられた電圧がデバイスのしきい値電圧よりも低く、そしてドレインコンタクト（Ｄ）に与えられた電圧が第２のＭＯＳＦＥＴ Ｑ２のソースコンタクト（Ｓ）に与えられた電圧に対して正であるときには、第２のＭＯＳＦＥＴ Ｑ２は、順方向ブロッキング構成にあり、したがって第２の端子１８Ｂと第３の端子１８Ｃとの間の電流の流れに対する高抵抗経路を形成するように構成される。第２のダイオードＤ２はこの構成では逆バイアスされ、したがって電流は第２のダイオードＤ２を通っては流れない。本明細書において規定したように、高抵抗経路は、実際的に無限の抵抗を有する経路であり、第１のＭＯＳＦＥＴ Ｑ１および第２のＭＯＳＦＥＴ Ｑ２のオフ抵抗に等しい。第１のＭＯＳＦＥＴ Ｑ１および第２のＭＯＳＦＥＴ Ｑ２のオフ抵抗は、これらのパワー処理能力に依存して変わることがある。一般に、しかしながら、高抵抗経路を、低抵抗経路の抵抗よりも実質的に大きく、しかも１００ｋΩよりも大きい抵抗を有するように規定することができる。
[0033]第１のＭＯＳＦＥＴ Ｑ１のドレインコンタクト（Ｄ）に与えられた電圧が、ソースコンタクト（Ｓ）に与えられた電圧に対して負であるときには、第１のＭＯＳＦＥＴ Ｑ１は逆方向ブロッキング構成にあり、第１の端子１８Ａと第２の端子１８Ｂとの間の電流の流れに対する高抵抗経路を形成し続ける。第１のダイオードＤ１は、この構成では順バイアスされ、したがって第２の端子１８Ｂから第１の端子１８Ａへの電流の流れを可能にする。同様に、第２のＭＯＳＦＥＴ Ｑ２のドレインコンタクト（Ｄ）に与えられた電圧が、第２のＭＯＳＦＥＴ Ｑ２のソースコンタクト（Ｓ）に対して負であるときには、第２のＭＯＳＦＥＴ Ｑ２は逆方向ブロッキング構成にあり、第２の端子１８Ｂと第３の端子１８Ｃとの間の電流の流れに対する高抵抗経路を形成し続ける。第２のダイオードＤ２は、この構成では順バイアスされ、したがって第３の端子１８Ｃから第２の端子１８Ｂへの電流の流れを可能にする。
[0034] したがって、図２Ａおよび図２Ｂに図示したパワーモジュール１０がハーフブ
リッジパワーモジュールであることを、当業者なら認識するであろう。しかしながら、本開示は、そのようには限定されない。本明細書において説明する原理を、任意の数または構成に配置されたより多くのまたはより少ないスイッチング素子を含むパワーモジュールなど、任意の構成のパワーモジュールに適用してもよい。さらに、パワーモジュール１０のトランジスタデバイスがＭＯＳＦＥＴとしてでは説明されるが、任意のタイプのトランジスタデバイスを、本明細書における原理から逸脱せずにパワーモジュール１０で使用する場合がある。例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を、いくつかの実施形態では第１のＭＯＳＦＥＴ Ｑ１および第２のＭＯＳＦＥＴ Ｑ２の代わりに置き換えてもよい。同様に、第１のダイオードＤ１および第２のダイオードＤ２は、本明細書において説明する原理から逸脱せずに任意のタイプのダイオードであってもよい。例えば、第１のダイオードＤ１および第２のダイオードＤ２は、ショットキーダイオード、ショットキーバリアダイオード（ＳＢＤ）であってもよい、またはそれどころか上に説明した第１のＭＯＳＦＥＴ Ｑ１および第２のＭＯＳＦＥＴ Ｑ２の内蔵型ボディダイオードとして設けられる場合がある。その結果、第１のダイオードＤ１が第１のＭＯＳＦＥＴ Ｑ１と統合され、第２のダイオードＤ２が第２のＭＯＳＦＥＴ Ｑ２と統合される。第１のダイオードＤ１が第１のＭＯＳＦＥＴ Ｑ１の内蔵型ボディダイオードにより形成されないときでさえ、第１のダイオードＤ１を、いくつかの実施形態では同じ半導体ダイ上に第１のＭＯＳＦＥＴ Ｑ１とともにモノリシックに集積してもよい。同様に、第２のダイオードＤ２が第２のＭＯＳＦＥＴ Ｑ２の内蔵型ボディダイオードにより形成されないときでさえ、第２のダイオードＤ２を、いくつかの実施形態では同じ半導体ダイ上に第２のＭＯＳＦＥＴ Ｑ２とともにモノリシックに集積してもよい。
[0035]図３は、サブモジュール１４のそれぞれ１つの詳細を図示する機能概略図である。図３に図示したように、サブモジュール１４のそれぞれ１つは、第１のサブモジュールダイオードＤＳ１と逆並列に結合された第１のサブモジュールＭＯＳＦＥＴ ＱＳ１を含む第１のトランジスタ－ダイオード対２２Ａ、第２のサブモジュールダイオードＤＳ２と逆並列に結合された第２のサブモジュールＭＯＳＦＥＴ ＱＳ２を含む第２のトランジスタ－ダイオード対２２Ｂ、および第３のサブモジュールダイオードＤＳ３と逆並列に結合された第３のサブモジュールＭＯＳＦＥＴ ＱＳ３を含む第３のトランジスタ－ダイオード対２２Ｃを含む。第１のトランジスタ－ダイオード対２２Ａ、第２のトランジスタ－ダイオード対２２Ｂ、および第３のトランジスタ－ダイオード対２２Ｃは、第１のサブモジュール端子２４Ａと第２のサブモジュール端子２４Ｂとの間に並列に結合される。具体的には、第１のサブモジュール端子２４Ａは、第１のサブモジュールＭＯＳＦＥＴ ＱＳ１、第２のサブモジュールＭＯＳＦＥＴ ＱＳ２および第３のサブモジュールＭＯＳＦＥＴ ＱＳ３のそれぞれ１つのドレインコンタクト（Ｄ）ならびに第１のサブモジュールダイオードＤＳ１、第２のサブモジュールダイオードＤＳ２、および第３のサブモジュールダイオードＤＳ３のそれぞれ１つのカソードコンタクト（Ｃ）に結合される。第２のサブモジュール端子２４Ｂは、第１のサブモジュールＭＯＳＦＥＴ ＱＳ１、第２のサブモジュールＭＯＳＦＥＴ ＱＳ２および第３のサブモジュールＭＯＳＦＥＴ ＱＳ３のそれぞれ１つのソースコンタクト（Ｓ）ならびに第１のサブモジュールダイオードＤＳ１、第２のサブモジュールダイオードＤＳ２、および第３のサブモジュールダイオードＤＳ３のそれぞれ１つのアノードコンタクト（Ａ）に結合される。サブモジュール制御端子２６は、別々のゲート抵抗ＲＧを介して第１のサブモジュールＭＯＳＦＥＴ ＱＳ１、第２のサブモジュールＭＯＳＦＥＴ ＱＳ２および第３のサブモジュールＭＯＳＦＥＴ ＱＳ３のそれぞれ１つのゲートコンタクト（Ｇ）に結合される。
[0036]図３に図示したサブモジュール１４が第１のサブモジュール１４Ａまたは第２のサブモジュール１４Ｂであるケースでは、第１のサブモジュール端子２４Ａが第１の端子１８Ａ（図２Ａ参照）に結合され、第２のサブモジュール端子２４Ｂが第２の端子１８Ｂに結合され、そしてサブモジュール制御端子２６が第１の制御端子２０Ａに結合される。図３に図示したサブモジュール１４が第３のサブモジュール１４Ｃまたは第４のサブモジュール１４Ｄであるケースでは、第１のサブモジュール端子２４Ａが第２の端子１８Ｂに結合され、第２のサブモジュール端子２４Ｂが第３の端子１８Ｃに結合され、そしてサブモジュール制御端子２６が第２の制御端子２０Ｂに結合される。
[0037]第１のサブモジュールＭＯＳＦＥＴ ＱＳ１、第２のサブモジュールＭＯＳＦＥＴ ＱＳ２、および第３のサブモジュールＭＯＳＦＥＴ ＱＳ３は、第１のサブモジュール端子２４Ａと第２のサブモジュール端子２４Ｂとの間に単一のＭＯＳＦＥＴを実効的に形成する。同様に、第１のサブモジュールダイオードＤＳ１、第２のサブモジュールダイオードＤＳ２、および第３のサブモジュールダイオードＤＳ３は、第１のサブモジュール端子２４Ａと第２のサブモジュール端子２４Ｂとの間に単一のダイオードを実効的に形成する。第１のサブモジュール１４Ａおよび第２のサブモジュール１４Ｂが第１の端子１８Ａと第２の端子１８Ｂとの間に並列に結合されるときには、これらのサブモジュールは、第１のＭＯＳＦＥＴ Ｑ１および第１のダイオードＤ１（図２Ｂ参照）を実効的に形成する。第３のサブモジュール１４Ｃおよび第４のサブモジュール１４Ｄが第２の端子１８Ｂ
と第３の端子１８Ｃとの間に並列に結合されるときには、これらのサブモジュールは、第２のＭＯＳＦＥＴ Ｑ２および第２のダイオードＤ２を実効的に形成する。
[0038]第１のサブモジュールＭＯＳＦＥＴ ＱＳ１、第２のサブモジュールＭＯＳＦＥＴ ＱＳ２、および第３のサブモジュールＭＯＳＦＥＴ ＱＳ３を、１．２ｋＶの最大ドレイン－ソース電圧ＶＤＳｍａｘおよび約２５．２ｍΩのオン抵抗を定格として決めることができる。６個の並列ＭＯＳＦＥＴを設けるために上に論じたように、パワーモジュール１０内のもう１つのサブモジュール１４のＭＯＳＦＥＴと並列に設けると、第１のＭＯＳＦＥＴ Ｑ１および第２のＭＯＳＦＥＴ Ｑ２のそれぞれ１つのオン抵抗は、したがって４．２ｍΩ付近である。パワーモジュール１０において使用されるＭＯＳＦＥＴおよびダイオードは、ＮＣ州、ＤｕｒｈａｍのＣｒｅｅ Ｉｎｃ．により製造された部品番号ＣＡＳ３００Ｍ１２ＢＭ２と同じものであってもよく、そのデータシートはその全体が引用により本明細書に組み込まれている。したがって、パワーモジュール１０は、ブロッキング電圧、オン抵抗、リーク電流などを含め、この部分と同じ性能を共有してもよい。パワーモジュール１０の上に述べた性能特性は単に例示であり、本開示の原理は任意の用途のために定格を定めたパワーモジュールに適用してもよく、したがって、異なるブロッキング電圧、電流処理能力、オン抵抗などを有することを当業者なら認識するであろう。例えば、本開示の原理は、下は６００Ｖから１５ｋＶまで定格を定められたパワーモジュールに適用できる。これらの実施形態では、追加のＭＯＳＦＥＴおよびダイオードを、異なる性能特性を実現するために使用することができ、そしてＭＯＳＦＥＴおよびダイオードそれ自体の性能特性が異なる場合がある（例えば、ＭＯＳＦＥＴおよびダイオードは６００Ｖと１５ｋＶとの間の最大ドレイン－ソース電圧に対して個別に定格を定めることがある）。
[0039]第１のサブモジュールＭＯＳＦＥＴ ＱＳ１、第２のサブモジュールＭＯＳＦＥＴ ＱＳ２、第３のサブモジュールＭＯＳＦＥＴ ＱＳ３、第１のサブモジュールダイオードＤＳ１、第２のサブモジュールダイオードＤＳ２、および第３のサブモジュールダイオードＤＳ３を、図１に図示したように個別の半導体ダイ１６によりそれぞれ用意することができる。しかしながら、上に論じたように、ダイオードを、ある種の実施形態では、同じ半導体ダイ上のＭＯＳＦＥＴと一緒にすることができる。半導体ダイ１６は、いくつかの実施形態では炭化ケイ素（ＳｉＣ）半導体ダイであってもよい。上に論じたように、パワーモジュールにおいてＳｉＣ半導体ダイを使用することは、スイッチング速度および効率などの性能におけるいくつかの改善を提供することがある。しかしながら、ＳｉＣ半導体ダイを含むパワーモジュールの丈夫さ、したがって信頼性は、このように全く満足できるものではない。
[0040]したがって、パワーモジュールの丈夫さ、したがって信頼性を向上させるために、いくつかの改善がパワーモジュール１０に行われ、その改善のすべてがここに導入されそして下記に詳細に検討される。第１に、パッシベーション層積層体が、腐食および剥離を減少させるために半導体ダイ１６のそれぞれ１つの上方に設けられる。パッシベーション層積層体は、いくつかのパッシベーション層を含み、その組成は、層毎に交互になる。いくつかの実施形態では、少なくとも５層の交互のパッシベーション層がパッシベーション層積層体に含まれる。パッシベーション層積層体の厚さは、ある種の実施形態では１．６μｍよりも大きくてもよく、そしてパッシベーション層を、層の品質を高めるためにプラズマエンハンス型化学気相堆積（ＰＥＣＶＤ）プロセスにより形成してもよい。第２に、半導体ダイ１６のそれぞれ１つの裏面メタライゼーション層を、ダイ上に配置した１つまたは複数のコンタクトに向かう銀のエレクトロマイグレーションを減少させるために実質的に銀を含まないように形成することができる。第３に、半導体ダイのダイシングストリートがダイ上に位置する１つまたは複数のコンタクトに向かうニッケルのエレクトロマイグレーションを減少させるために実質的にニッケル（接地リングを形成するためにニッケルを通常設けられることがある）がないように、半導体ダイ１６のそれぞれ１つを形成することができる。第４に、半導体ダイ１６のそれぞれ１つを、実質的に銀を含まないダイ貼り付け材料を使用してサブモジュール１４のパワー電子基板に貼り付けてもよく、もう一度ダイ上に位置する１つまたは複数のコンタクトに向かう銀のエレクトロマイグレーションを減少させる。同様に、サブモジュール１４のそれぞれ１つを、実質的に銀を含まない基板貼り付け材料を使用してベースプレート１２に貼り付けてもよく、サブモジュール１４内のパワー電子基板は、実質的に銀を含まなくてもよい。第５に、パワーモジュールの動作中に腐食をもたらすことがあり、パワーモジュール１０の上にある汚染物を減少させるために、パワーモジュール１０に、パワーモジュールの組み立ての後で厳しい洗浄プロセスを受けさせてもよい。最後に、パワーモジュール１０用に選択する材料を、イオンクロマトグラフィ試験に基づいて選んでもよく、汚染物がパワーモジュール１０の動作中に腐食をもたらすことがあるので、パワーモジュールは極めて低レベルの材料中の汚染を必要とする。
[0041]このようにパワーモジュール１０を形成することは、パワーモジュール１０が１０００時間、１５００時間、それどころか２０００時間を超えてパワーモジュールの定格ブロッキング電圧の８０％で動作する温度、湿度、およびバイアス（ＴＨＢ）試験（すなわち、ＴＨＢ８０試験）を合格することを可能にすることがある。本明細書において論じたように、ＴＨＢ試験に「合格すること」は、少なくとも２つの端子間のリーク電流をしきい値よりも低く維持しながらこれらの端子を横切る電圧を維持することを必然的にともなう。１つの実施形態では、リーク電流についてのしきい値は、２０ｍＡよりも低い。注目すべきことに、パワーモジュール１０はその全体で、この試験に合格することができ、単にパワーモジュール１０内の半導体ダイ１６だけではない。ＴＨＢ試験を、様々な実施形態では第１のＭＯＳＦＥＴ Ｑ１および第１のダイオードＤ１または第２のＭＯＳＦＥＴ Ｑ２および第２のダイオードＤ２のうちの一方だけに実行することができる。パワーモジュール１０が上に論じたように１．２ｋＶパワーモジュールである実施形態では、１．２ｋＶの８０％すなわち９６０Ｖを、第２の端子１８Ｂと第３の端子１８Ｃとの間に与えることができる。第１の端子１８Ａを、試験中に第２の端子１８Ｂに結合することができ、その結果第１のＭＯＳＦＥＴ Ｑ１および第１のダイオードＤ１が短絡される。さらに、第１の制御端子２０Ａを、第２の端子１８Ｂに結合することができ、第２の制御端子２０Ｂを第３の端子１８Ｃに結合することができる。その結果、第１のＭＯＳＦＥＴ Ｑ１および第１のダイオードＤ１が短絡され、一方で第２のＭＯＳＦＥＴ Ｑ２が順方向ブロッキング構成であり、第２のダイオードＤ２が逆バイアス構成となる。パワーモジュール１０を、低くとも８５℃および少なくとも８５％の相対湿度を有する環境に設けることができる。パワーモジュール１０の丈夫さを高める上に論じたさらなる特徴のために、パワーモジュール１０は、様々な実施形態では１０００時間を超えて、１５００時間を超えて、それどころか２０００時間を超えて上に論じた状態を維持することができる。
[0042]図４は、図１の線Ａ－Ａ’を通るパワーモジュール１０の断面を示す。図４に示したように、パワーモジュール１０は、ベースプレート１２、サブモジュール１４のうちの１つ、およびサブモジュール１４のうちのこの１つの上の多数の半導体ダイ１６を含む。サブモジュール１４は、パワー電子基板３０を含み、この基板の上に半導体ダイ１６が設けられる。このパワー電子基板３０は、順にベースプレート１２の上にある。パワー電子基板３０は、第１の伝導層３２Ａ、この第１の伝導層３２Ａの上方の絶縁層３２Ｂ、およびこの絶縁層３２Ｂの上方の第２の伝導層３２Ｃなどの多数の層を含んでもよい。上に論じたように、半導体ダイ１６の１つまたは複数のコンタクトへ向かうパワー電子基板からのエレクトロマイグレーションの可能性を減少させるために、パワー電子基板が実質的に銀を含まないように、パワー電子基板３０を選択してもよい。このエレクトロマイグレーションが短絡を、したがって半導体ダイ１６の悲劇的な故障を引き起こすことがある。したがって、パワー電子基板３０を、いくつかの実施形態では直接接合銅（ＤＢＣ）基板とすることができ、ＤＢＣ基板では、第１の伝導層３２Ａおよび第２の伝導層３２Ｃが銅であり、絶縁層３２Ｂが、アルミナ（Ａｉ２Ｏ３）、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）、および窒化ケイ素（ＳｉＮ）などのセラミック材料である。パワー電子基板３０は、基板貼り付け材料３４を介してベースプレート１２に貼り付けられる。上に論じたように、この基板貼り付け材料もまた、様々な実施形態では実質的に銀を含まないことがある。具体的に、基板貼り付け材料３４を、スズおよびアンチモンを含むはんだ材料とすることができる。半導体ダイ１６は、ダイ貼り付け材料３６を介してパワー電子基板３０に貼り付けられる。ダイ貼り付け材料もまた、上に論じたように、様々な実施形態では実質的に銀を含まなくてもよい。具体的に、ダイ貼り付け材料３６を、スズおよびアンチモンを含むはんだ材料とすることができる。注目すべきことに、スズおよび鉛を含むはんだ材料、スズ、銅、および金を含むはんだ材料などの、実質的に銀を含まない多くの他のはんだ材料が存在し、これらのはんだ材料のすべてが本明細書では想定される。
[0043]上に論じたようにパワーモジュール１０から銀を除去することにより、そうでない場合には生じることがあるエレクトロマイグレーションが排除される。したがって、前記エレクトロマイグレーションに関係する短絡および他の故障が同様に排除され、したがって、上に論じたようにパワーモジュール１０の丈夫さを著しく高める。銀およびニッケルなどの他の金属のエレクトロマイグレーションが、パッケージング技術では良く知られている現象である一方で、ＳｉＣ半導体ダイを含むパワーモジュールの丈夫さを著しく低下させることがあることが、パワーモジュール１０を作る過程で発明者により発見された。このことは、パワー密度、したがってＳｉＣ半導体ダイにより形成される高い電場に起因し、この高い電場が、エレクトロマイグレーションの観点から（例えば、μｍの規模で）極めて安全である以前には考えられた距離を超えてエレクトロマイグレーションを生じさせる。言い換えると、このような問題は、シリコン（Ｓｉ）半導体ダイを含むパワーモジュールでは、Ｓｉ半導体ダイにより形成される比較的低い電場のために観測されていず、したがってこのような解決策を必要としなかった。
[0044]上に論じたモジュールレベルの改善に加えて、改善は、半導体ダイ１６のそれぞれ１つにおいても行われる。したがって、図５は、本開示の１つの実施形態による半導体ダイ１６のうちの１つの断面図を示す。半導体ダイ１６は、基板４０およびこの基板４０の上方のドリフト層４２を含む。裏面メタライゼーション層４４は、ドリフト層４２とは反対の基板４０上に位置する。表面メタライゼーション層４６は、基板４０とは反対のドリフト層４２上に位置する。パッシベーション層積層体４８は、表面メタライゼーション層４６およびドリフト層４２の上方にある。カプセル化層５０は、パッシベーション層積層体４８の上方にある。図面を不明確にすることを避けるために図示しないが、多数のデバイスが、ドリフト層４２の能動領域５６内に形成される。これらのデバイスは、当業者には認識され、そして下記に詳細に論じられるように、多数のＭＯＳＦＥＴセルまたは多数のダイオートセルを含んでもよい。電場終端化のための多数のガードリング注入部５４を、半導体ダイ１６の端部領域５８に形成してもよい。ダイシングストリート６０もまた、半導体ダイ１６がウェハから個片化された端部領域５８の最外部分のところに設けられてもよい。
[0045]基板４０およびドリフト層４２を、ＳｉＣ層とすることができる。カプセル化層５０は、ポリイミドまたはいずれかの他の適切なカプセル化材を含むことができる。ガードリング注入部５４を、イオン注入プロセスによりドリフト層４２内に形成することができ、したがってドリフト層４２の反対の伝導型のものとすることができる。
[0046]半導体ダイ１６に対する注目すべき改善は、パッシベーション層積層体４８、裏面メタライゼーション層４４のために選択した材料、および半導体ダイ１６の表側からの
ニッケルの除去を含む。パッシベーション層積層体４８は、図面の展開部に示したように多数のパッシベーション層５２を含む。注目すべきことに、多数のパッシベーション層５２は交互の層である。すなわち、パッシベーション層５２のうちの第１の層が第１の組成を有し、パッシベーション層５２のうちの第２の層が第１の組成とは異なる第２の組成を有し、そしてこれらの層が示したように交互である。１つの実施形態では、パッシベーション層５２は、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）の間で交替させる。さらに、パッシベーション層５２を、交替する様式というよりはパターンで設けてもよく、その結果、３層毎に、４層毎になどが異なる組成となる、または材料組成が繰り返しの様式で３つ以上の材料の間で変化する。このようにしてパッシベーション層５２を交替させるまたはパターン化することは、これらの層の堆積において生じる何らかの欠陥が異なる組成を有する引き続く層により分断されることを確実にする。したがって、ピンホールおよびクラックが、パッシベーション層積層体４８の全体を貫通して形成するはずがなく、これにより腐食および剥離から半導体ダイ１６の下にある部分を保護する。さらに、いくつかのパッシベーション層５２を形成することは、パッシベーション層積層体４８の全体の厚さを大きくし、これがさらなる環境の保護を与え、そしてパッシベーション層５２のうちの複数のものが半導体ダイ１６に故障を生じさせずに剥離するようになるまたはそうでなければ損傷するようになることを可能にする。１つの実施形態では、パッシベーション層積層体４８は、少なくとも１．６μｍの厚さである。様々な実施形態では、パッシベーション層積層体４８は、１．６μｍと１０μｍとの間の厚さであってもよい。具体的に、パッシベーション層積層体４８は、少なくとも２．０μｍの厚さ、少なくとも２．５μｍの厚さ、そして少なくとも３．０μｍの厚さであってもよい。さらに、パッシベーション層積層体４８は、少なくとも５層のパッシベーション層５２、少なくとも７層のパッシベーション層５２、少なくとも９層のパッシベーション層５２、少なくとも１５層のパッシベーション層５２、少なくとも２０層のパッシベーション層５２、そして本開示の原理から逸脱せずに数百層に至るまでのパッシベーション層５２を含んでもよい。パッシベーション層積層体４８内のパッシベーション層５２の厚さは、同じであってもよいし、任意の所望のパターンで変わってもよい。上に論じたようなパッシベーション層積層体４８を形成することは、パワーモジュール１０の丈夫さを著しく高めることができる。
[0047]パワーモジュール１０を作成する際に、発明者は、ＰＥＣＶＤプロセスを使用してパッシベーション層５２を形成することが、パッシベーション層５２の密度および保護品質を高めることがあることを発見した。しかしながら、他の製造プロセス（例えば、スパッタリング）もまた、本開示の原理から逸脱せずにパッシベーション層５２に対して使用してもよい。
[0048]裏面メタライゼーション層が実質的に銀を含まないように、裏面メタライゼーション層４４が選択される。通常、パワーデバイス用の半導体ダイでは裏面メタライゼーション層は、スズ、ニッケル、および銀を含む。しかしながら、上に論じたように、パワーモジュール１０を作成する際に、銀のエレクトロマイグレーションが、ＳｉＣ半導体デバイスを使用するときに、このような現象から安全であると以前には考えられていた比較的大きな距離を超えてさえ大きなリスクを持つことを発見した。したがって、パワーモジュール１０における半導体ダイ１６用の裏面メタライゼーション層４４は、１つの実施形態ではスズ、ニッケル、および金であるように選択される。裏面メタライゼーション層４４から銀を除去することは、上に論じたようにパワーモジュール１０の丈夫さを実質的に高めることがある。表面メタライゼーション層４６が一般にそもそも銀を含まないので、表面メタライゼーション層の材料は、パワーモジュール用の従来の半導体ダイと比較しても変わらない。しかしながら、銀はデバイスの表面の上でもまた避けるべきであることに留意すべきである。１つの実施形態では、表面メタライゼーション層は、アルミニウムを含み、そしてチタン接着層を含むことがある。もう１つの実施形態では、表面メタライゼーション層は、チタンの第１の層およびアルミニウム、ニッケルと金を含む第２の層を有する金属積層体を含む。
[0049]ある種の状況で性能を改善するために、接地リングがダイシングストリート６０にこれまで設けられてきている。これらのケースでは、発明者は、このような用途には好ましい金属であるニッケルもまた、デバイスの表面にあるときに、半導体ダイ１６の１つまたは複数のコンタクトに向かうエレクトロマイグレーションを生じやすいことを発見した。したがって、接地リングが半導体ダイ１６に使用される場合（図示せず）、半導体ダイ１６の１つまたは複数のコンタクトに向かう銀およびニッケルのエレクトロマイグレーションそしてしたがってダイの故障を防止するために銀およびニッケルの両者をなくすべきである。
[0050]図６Ａは、本開示の１つの実施形態によるＭＯＳＦＥＴセル６２の断面図を示す。上に論じたように、このようなＭＯＳＦＥＴセル６２を半導体ダイ１６のうちの１つに多くの同一のセルと並べて形成してもよい。ＭＯＳＦＥＴセル６２は、基板４０、ドリフト層４２、裏面メタライゼーション層４４、表面メタライゼーション層４６、パッシベーション層積層体４８、およびカプセル化層５０を含む。さらに、ＭＯＳＦＥＴセル６２は、ドリフト層４２内に多数の注入部６４および表面メタライゼーション層４６の一部とドリフト層４２との間に酸化物層６６を含む。示したように、裏面メタライゼーション層４４は、ＭＯＳＦＥＴセル６２のドレインコンタクト６８を形成し、一方で表面メタライゼーション層４６は、ＭＯＳＦＥＴセル６２のソースコンタクト７０およびゲートコンタクト７２を形成する。
[0051]図６Ｂは、本開示の１つの実施形態によるダイオートセル７４の断面図を示す。上に論じたように、このようなダイオートセル７４を、半導体ダイ１６のうちの１つに多くの同一のセルと並べて形成してもよい。ダイオートセル７４は、基板４０、ドリフト層４２、裏面メタライゼーション層４４、表面メタライゼーション層４６、パッシベーション層積層体４８、およびカプセル化層５０を含む。さらに、ダイオートセル７４は、ドリフト層４２内に多数の注入部７６を含む。示したように、裏面メタライゼーション層４４は、ダイオートセル７４のカソードコンタクト７８を形成し、表面メタライゼーション層４６は、ダイオートセル７４のアノードコンタクト８０を形成する。
[0052]図７は、本開示の１つの実施形態によるパワーモジュール１０を製造するための方法を図示する流れ図である。最初に、半導体ダイは、半導体基板を用意すること（ステップ１００）および半導体基板の上にデバイス（例えば、ＭＯＳＦＥＴおよび／またはダイオート）を製造すること（ステップ１０２）により製造される。半導体基板の上にＭＯＳＦＥＴおよびダイオードなどのデバイスを製造するためのプロセスは、良く知られており、したがって本明細書では議論しない。しかしながら、上に論じた半導体ダイに対する注目すべき改善（すなわち、裏面メタライゼーション層および接地リングに対する改善）は、半導体ダイの製造中に行われる。次に、パッシベーション層積層体が半導体基板の上に製造された半導体デバイスの上方に設けられる（ステップ１０４）。上に論じたように、パッシベーション層積層体は、半導体ダイおよびしたがって得られるパワーモジュールの丈夫さを著しく高める。半導体基板は、次いでパワーモジュールに設けることができる個別の半導体ダイへと個片化される（ステップ１０６）。半導体ダイは、サブモジュールを形成するためにパワー電子基板の上にマウントされる（ステップ１０８）。上に論じたように、半導体ダイは、実質的に銀を含まないダイ貼り付け材料を使用してパワー電子基板の上にマウントされる。さらに、パワー電子基板は、それ自体実質的に銀を含まない。
[0053]次に、サブモジュールが、ベースプレートにマウントされる（ステップ１１０）。上に論じたように、サブモジュールは、実質的に銀を含まない基板貼り付け材料を使用してベースプレートにマウントされる。製造されたパワーモジュールは、次いで洗浄される（ステップ１１２）。具体的に、パワーモジュールは、フッ素、酢酸塩、ギ酸塩、塩化物、亜硝酸塩、硝酸塩、リン酸塩、硫酸塩、弱有機酸、リチウム、ナトリウム、アンモニア、カリウム、カルシウム、マグネシウム、臭化物などの汚染物がパワーモジュールのすべての表面から除去される厳格な洗浄を受ける。１つの実施形態では、洗浄は、０．０７８μｇ／ｃｍ２（０．５μｇ／ｉｎ２）未満のレベルでの汚染物を与える。様々な実施形態では、洗浄は、これらの汚染物のうちの１つまたは複数のレベルが、０．０６２μｇ／ｃｍ２（０．４μｇ／ｉｎ２）未満、０．０４７μｇ／ｃｍ２（０．３μｇ／ｉｎ２）未満、０．０３１μｇ／ｃｍ２（０．２μｇ／ｉｎ２）未満、それどころか０．０１６μｇ／ｃｍ２（０．１μｇ／ｉｎ２）未満であることを保証するために十分である。パワーモジュール１０を作成する際に、発明者は、これらの低い汚染レベルが上に論じたＴＨＢ８０試験中にパワーモジュール１０に故障を生じさせる腐食および他の問題を回避するために必要であったことを発見した。パワーモジュールは、次いで、ハウジング内に設置され、そしていくつかの実施形態では、ハウジングがシリコーンジェルなどのポッティング材料で満たされる（ステップ１１４）。
[0054]様々な実施形態では、ベースプレート１２、パワー電子基板３０、基板貼り付け材料３４、ダイ貼り付け材料３６、および半導体ダイの近くのまたは接触するいずれかの他の材料（例えば、パワーモジュールがハウジング内に設置されるときにパワーモジュール１０の周りに与えられる上に論じたシリコーンジェル）を含めパワーモジュール１０用に選択された材料のすべては、イオンクロマトグラフィに基づいて選択され、その結果、その中のある種の汚染物は、産業において規格として現在受け入れられているものよりも著しく低い。工業規格にしたがって選択した材料を使用するときに、発明者は、これらの規格により許容される推奨の低レベルの汚染物でさえ、上に論じたＴＨＢ８０試験中に腐食および他の欠陥を生じさせるのに十分であったことを見出した。したがって、発明者は、パワーモジュール１０内の有効な電流経路と接触するすべての材料が０．０７８μｇ／ｃｍ２（０．５μｇ／ｉｎ２）よりも低いフッ素、酢酸塩、ギ酸塩、塩化物、亜硝酸塩、硝酸塩、リン酸塩、硫酸塩、弱有機酸、リチウム、ナトリウム、アンモニア、カリウム、カルシウム、マグネシウム、および臭化物などの汚染物のレベルを有するべきであることを発見した。様々な実施形態では、これらの汚染物のうちの１つまたは複数のレベルが、０．０６２μｇ／ｃｍ２（０．４μｇ／ｉｎ２）よりも低い、０．０４７μｇ／ｃｍ２（０．３μｇ／ｉｎ２）よりも低い、０．０３１μｇ／ｃｍ２（０．２μｇ／ｉｎ２）よりも低い、それどころか０．０１６μｇ／ｃｍ２（０．１μｇ／ｉｎ２）よりも低くなるように選択される。工業規格がいくつかのケースでは、０．９３μｇ／ｃｍ２（６μｇ／ｉｎ２）に至るまでの同じ汚染物レベルを許容する場合、もう一度発明者は、これらの値がパワーモジュール１０の望まれる丈夫さを与えるためにはるかに高過ぎることを発見した。
[0055]当業者なら、本開示の好ましい実施形態に対する改善および変更を認識するであろう。すべてのこのような改善および変更は、本明細書において開示した概念および別記の特許請求の範囲の範囲内であると考えられる。

Claims (20)

  1. 基板と、
    前記基板の上方のドリフト層と、
    前記ドリフト層の上方のパッシベーション層積層体であり、前記パッシベーション層積層体は、少なくとも４層のパッシベーション層の組成が少なくとも第１の材料と第２の材料との間で交互になるように少なくとも４層のパッシベーション層を含む、パッシベーション層積層体と、
    前記パッシベーション層積層体上のカプセル化層であって、前記パッシベーション層積層体は、前記カプセル化層と前記ドリフト層との間にある、カプセル化層と、
    を備える、半導体ダイ。
  2. 請求項１に記載の半導体ダイであって、前記第１の材料および前記第２の材料が窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、および酸窒化ケイ素（ＳｉＯＮ）のうちの異なるものである、半導体ダイ。
  3. 請求項１に記載の半導体ダイであって、前記パッシベーション層積層体が少なくとも１．６μｍの厚さを有する、半導体ダイ。
  4. 請求項１に記載の半導体ダイであって、前記ドリフト層とは反対の前記基板上の裏面メタライゼーション層であり、前記裏面メタライゼーション層が銀を含まない、裏面メタライゼーション層をさらに備える、半導体ダイ。
  5. 請求項１に記載の半導体ダイであって、前記パッシベーション層積層体が、少なくとも５層のパッシベーション層を含む、半導体ダイ。
  6. 請求項１に記載の半導体ダイであって、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、前記ドリフト層内に形成される、半導体ダイ。
  7. 請求項１に記載の半導体ダイであって、

    前記ドリフト層とは反対の前記基板上の裏面メタライゼーション層であって、前記裏面メタライゼーション層が銀を含まない、裏面メタライゼーション層と
    をさらに備える、半導体ダイ。
  8. 請求項７に記載の半導体ダイであって、
    金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、前記ドリフト層内に形成され、
    前記裏面メタライゼーション層が前記ＭＯＳＦＥＴのドレインコンタクトを形成する、半導体ダイ。
  9. 請求項８に記載の半導体ダイであって、
    ショットキーダイオードが、前記ドリフト層内に形成され、
    前記裏面メタライゼーション層が、前記ショットキーダイオードのアノードコンタクトを形成する、半導体ダイ。
  10. 請求項７に記載の半導体ダイであって、
    ショットキーダイオードが、前記ドリフト層内に形成され、
    前記裏面メタライゼーション層が、前記ショットキーダイオードのカソードコンタクトを形成する、半導体ダイ。
  11. 請求項７に記載の半導体ダイであって、前記裏面メタライゼーション層が、スズ、ニッケル、および金を含む、半導体ダイ。
  12. 請求項７に記載の半導体ダイであって、前記基板とは反対の前記ドリフト層上に表面メタライゼーション層をさらに備え、前記表面メタライゼーション層が、チタンの第１の層および前記第１の層の上方にアルミニウム、ニッケル、および金を含む第２の層を備える、半導体ダイ。
  13. 基板と、
    前記基板の上方のドリフト層と、
    前記ドリフト層の上方のパッシベーション層積層体であって、前記パッシベーション層積層体が、少なくとも４層のパッシベーション層を含む、パッシベーション層積層体と、
    前記パッシベーション層積層体上のカプセル化層であって、前記パッシベーション層積層体が、前記カプセル化層と前記ドリフト層との間にある、カプセル化層と
    を備える、半導体ダイ。
  14. 請求項１３に記載の半導体ダイであって、前記パッシベーション層積層体が少なくとも１．６μｍの厚さである、半導体ダイ。
  15. 請求項１３に記載の半導体ダイであって、前記パッシベーション層積層体が、少なくとも５層のパッシベーション層を含む、半導体ダイ。
  16. 請求項１３に記載の半導体ダイであって、前記ドリフト層とは反対の前記基板上の裏面メタライゼーション層をさらに備え、前記裏面メタライゼーション層が銀を含まない、半導体ダイ。
  17. 請求項１６に記載の半導体ダイであって、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、前記ドリフト層内に形成される、半導体ダイ。
  18. 請求項１７に記載の半導体ダイであって、前記裏面メタライゼーション層が前記ＭＯＳＦＥＴのドレインコンタクトを形成する、半導体ダイ。
  19. 請求項１６に記載の半導体ダイであって、ショットキーダイオードが、前記ドリフト層内に形成される、半導体ダイ。
  20. 請求項１９に記載の半導体ダイであって、前記裏面メタライゼーション層が前記ショットキーダイオードのカソードコンタクトを形成する、半導体ダイ。
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