DE102016216521A1 - Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleiteranordnung, aufweisend: Ausbilden einer ersten Hauptelektrode an einer ersten Hauptseite eines Halbleitersubstrats; Ausbilden einer zweiten Hauptelektrode an einer der ersten Hauptseite gegenüberliegenden zweiten Hauptseite des Halbleitersubstrats; Durchführen einer Oberflächenaktivierungsbehandlung, um Oberflächen der ersten und der zweiten Hauptelektrode zu aktivieren; Durchführen einer Oberflächenreinigungsbehandlung, um die Oberflächen der ersten und der zweiten Hauptelektrode zu reinigen; und, nach der Oberflächenaktivierungsbehandlung und der Oberflächenreinigungsbehandlung, gleichzeitiges Ausbilden einer ersten und einer zweiten Ni-Schicht jeweils an der ersten und der zweiten Hauptelektrode durch ein nasses Schichtbildungsverfahren, wobei ein Anteil von kristallinem Ni, das in der ersten und der zweiten Ni-Schicht enthalten ist, 2 % oder mehr beträgt.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung.
  • Hintergrund
  • Eine Leistungshalbleiteranordnung (Leistungsgerät), wie beispielsweise ein IGBT (Bipolartransistor mit isolierter Gate-Elektrode) und ein MOSFET (Feldeffekttransistor vom MOS-Typ), ist weitverbreitet beispielsweise als eine Inverterschaltung für einen Industriemotor, einen Motor für Automobile und dergleichen, eine Energieversorgung für Server mit großer Kapazität und einem Halbleiterschalter einer unterbrechungsfreien Energieversorgung.
  • Bei einer vorderseitig und rückseitig leitfähigen Leistungshalbleiteranordnung wird ein Halbleitersubstrat dünn gemacht, um eine Erregungsleistung zu verbessern, die durch die on-Eigenschaft verkörpert ist. Um die Kostenleistung und Eigenschaften zu verbessern, wird eine Halbleiteranordnung in letzter Zeit mittels eines Ultradünn-Wafer-Prozesses hergestellt, der einen Wafer aus eine Wafer-Werkstoff, das durch ein Zonenschmelzverfahren (FZ; Floating Zone) hergestellt ist, bis zu der Größenordnung von 50 µm dünn macht.
  • Wenn solche eine vorderseitig und rückseitig leitfähige Leistungshalbleiteranordnung an Grundplatine angebracht wird, ist andererseits die Leistungshalbleiteranordnung durch Löten der Rückseite davon an die Grundplatine und Drahtbonden der Vorderseite davon mit einem Al-Draht elektrisch mit der Grundplatine verbunden. Dank der Verbesserung der Erregungsleistung einer Leistungshalbleiteranordnung ist in letzter Zeit die Bauform aufgekommen, welche die Erregungsleistung und eine Wärmeabstrahlungsfähigkeit eines Leistungshalbleitermoduls verbessert, in das eine Leistungshalbleiteranordnung durch Löten beider Seiten eingebaut ist. Daher ist eine Ni(Nickel)-Schicht bei einem mehreren µm(Mikrometer)-Level zum Löten an einer Elektrodenschicht erforderlich, die an der Vorderseite der Leistungshalbleiteranordnung ausgebildet ist. Ein Verfahren zur Ausbildung einer Schicht unter Vakuum, wie beispielsweise Abscheiden oder Spritzen, hat eine geringe Schichtausbildungsrate und hat daher weiterhin ein Problem bezüglich der Produktivität und Herstellungskosten. Daher zieht Plattieren Aufmerksamkeit auf sich, was ein nasses Schichtausbildungsverfahren ist, das zur Ausbildung einer Schicht mit einer hohen Geschwindigkeit geeignet ist.
  • Jedoch tritt aufgrund des Trends der Verdünnung eines Wafers und einer Verdickung der Schichtdicke einer oben beschriebenen Elektrode das Problem auf, dass ein Verziehen eines Wafers während eines Wafer-Prozesses auftritt. Insbesondere tritt ein Abplatzen oder Brechen des Wafers auf, wenn eine Wafer-Kante in einen Kontakt mit einem unerwarteten Ort während einer Wafer-Handhabung kommt. Dies verursacht ein Problem einer Verschlechterung des Gewinns, was in einem Anwachsen von Herstellungskosten resultiert.
  • Um das Verziehen eines Wafers zu verhindern, ist die folgende Technik angeboten worden (vgl. beispielsweise japanische Patentoffenlegungsschrift Nr. 2011-222898 ). Wenn eine rückseitige Elektrode an der Rückseite des Halbleiter-Wafers mittels Schichtausbildung unter Vakuum ausgebildet wird, befindet sich der Halbleiter-Wafer in einem solchen verformten Zustand, dass er von der Vorderseite aufgrund der Belastung hervorsteht, die auf der Temperaturdifferenz zur Zeit der Ausbildung einer Schicht der rückseitigen Elektrode basiert. Als Nächstes wird die Rückseite des Halbleiter-Wafers einer Plasmabehandlung unterzogen, um Ablagerungen zu entfernen, die an der Rückseite des Halbleiter-Wafers abgelagert worden sind. Um eine Verunreinigung der rückseitigen Elektrode zu verhindern und ein Verziehen des Wafers zur Zeit einer Plattierungsbehandlung zu unterdrücken, wird dann ein Abziehband an die Rückseite des Halbleiter-Wafers entlang des Verzugs des Halbleiter-Wafers geklebt. Der Halbleiter-Wafer wird in einem Zustand gehalten, in dem er verformt ist, um von der Vorderseite hervorzustehen, selbst nachdem das Abziehband angeklebt wurde. Als Nächstes wird eine Plattierschicht an der Vorderseite des Halbleiter-Wafers mittels einer stromlosen Plattierbehandlung ausgebildet. Dann wird das Abziehband von dem Halbleiter-Wafer abgezogen. Danach wird ein Halbleiter-Chip aus dem Halbleiter-Wafer herausgeschnitten.
  • Jedoch ist es bei der in der japanischen Patentoffenlegungsschrift Nr. 2011-222898 offenbarten Technik schwierig, Herstellungsbedingungen zum dauerhaften Erhalten der Qualität, wie beispielsweise eine Bedingung zur Ausbildung einer Schicht, einer Bedingung zum Ankleben eines Bands, etc., zu regeln. Um die rückseitige Elektrode zu schützen, wird zudem die Anzahl von Prozessen durch Hinzufügen der Phasen des Anklebens und des Abziehens eines Bands an und von einem Wafer erhöht. Dies erhöht zwangsläufig die Anzahl von Handhabungen des Wafers, wodurch die Wahrscheinlichkeit eines Bruchs eines daraus resultierenden Wafers erhöht wird. Wenn Bandmaterial nach Abziehen des Bands an der rückseitigen Elektrode zurückbleibt, erhöht sich zudem auch die Fehlerrate zur Zeit der Montage. Aus diesen Gründen existiert das Problem, dass es schwierig ist, Herstellungskosten zu reduzieren.
  • Zusammenfassung
  • Die vorliegende Erfindung wurde gemacht, um die oben beschriebenen Probleme zu lösen, und die Aufgabe davon ist, ein Verfahren zum Herstellen einer Halbleiteranordnung zu schaffen, das ein Verziehen eines Wafers unterdrücken kann, Herstellungskosten reduzieren kann und somit eine hochleitfähige Ni-Schicht zu erhalten.
  • Gemäß der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleiteranordnung: Ausbilden einer ersten Hauptelektrode an einer ersten Hauptseite eines Halbleitersubstrats; Ausbilden einer zweiten Hauptelektrode an einer der ersten Hauptseite gegenüberliegenden zweiten Hauptseite des Halbleitersubstrats; Durchführen einer Oberflächenaktivierungsbehandlung, um Oberflächen an der ersten und der zweiten Hauptelektrode zu aktivieren; Durchführen einer Oberflächenreinigungsbehandlung, um die Oberflächen der ersten und der zweiten Hauptelektrode zu reinigen; und, nach der Oberflächenaktivierungsbehandlung und der Oberflächenreinigungsbehandlung, gleichzeitiges Ausbilden einer ersten und einer zweiten Ni-Schicht jeweils an der ersten und der zweiten Hauptelektrode durch ein nasses Verfahren zum Ausbilden einer Schicht, wobei ein Anteil von kristallinem Ni, das in der ersten und der zweiten Ni-Schicht enthalten ist, 2 % oder mehr beträgt.
  • Bei der vorliegenden Erfindung werden die Ni-Schichten gleichzeitig jeweils an der ersten und der zweiten Hauptelektrode ausgebildet. Daher ist es möglich, ein Verziehen eines Wafers zu unterdrücken und Herstellungskosten zu reduzieren. Zudem ist der Anteil von kristallinem Ni, das in den Ni-Schichten enthalten ist, 2 % oder mehr, so dass eine Ni-Schicht erhalten werden kann, die eine hohe Leitfähigkeit aufweist.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlicher aus der folgenden Beschreibung.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Ablaufschema eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung.
  • 2 bis 6 sind Querschnittsansichten, die Phasen zur Herstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung zeigen.
  • 7 ist ein Ablaufschema einer Plattiervorbehandlung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung.
  • 8 ist eine Figur, welche die Beziehung zwischen dem Anteil des kristallinen Ni in der plattierten Ni-Schicht und dem Widerstandswert der plattierten Ni-Schicht zeigt.
  • 9 ist eine Figur, in der ein Teil der horizontalen Achsen aus 8 vergrößert ist.
  • 10 ist ein Ablaufschema eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung.
  • 11 ist eine Querschnittsansicht, die Herstellungsphasen einer Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung zeigt.
  • 12 ist eine Querschnittsansicht, die den Zustand zeigt, bei dem die Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung an eine Grundplatine gelötet wird.
  • 13 ist eine Draufsicht, die eine Lötverbindungsgrenzschicht aus 12 zeigt.
  • 14 ist eine Figur, die das Verhältnis zwischen der Dicke der plattierten Au-Schicht der Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung und dem Anteil von Lotfehlstellen mit Bezug auf den Bereich der Halbleiteranordnung zeigt.
  • 15 ist eine Figur, in der ein Teil der horizontalen Achse aus 14 vergrößert ist.
  • 16 ist ein Ablaufschema eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung.
  • 17 ist eine Querschnittsansicht, die Phasen der Herstellung der Halbleiteranordnung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung zeigt.
  • Beschreibung von Ausführungsbeispielen
  • Ein Verfahren zum Herstellen einer Halbleiteranordnung gemäß den Ausführungsbeispielen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Dieselben Komponenten werden mit denselben Symbolen gekennzeichnet und eine wiederholte Beschreibung davon wird ausgelassen.
  • Ausführungsbeispiel 1
  • 1 ist ein Ablaufschema eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung. 2 bis 6 sind Querschnittsansichten, die Phasen zur Herstellung einer Halbleiteranordnung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung zeigen. Bei diesem Ausführungsbeispiel werden, als ein Beispiel einer vorderseitig und rückseitig leitfähigen Halbleiteranordnung, Elektroden zum Löten an der Vorderseite und der Rückseite eines IGBTs (Bipolartransistor mit isolierter Gate-Elektrode) vom Grabentyp ausgebildet.
  • Wie in 2 gezeigt, wird zuerst die Struktur an der Vorderseite der Halbleiteranordnung 1 ausgebildet (Schritt S1). Insbesondere wird ein Ion, wie beispielsweise Phosphor oder Arsen, von der Vorderseite (die obere Seite in der Figur) eines Halbleitersubstrats 1 vom n-Typ aus implementiert, und eine Ladungsspeicherschicht 2 vom n-Typ wird durch Ausführen einer Wärmebehandlung mittels eines Aktivierungsofens ausgebildet. Ebenso wird eine Basisschicht 3 vom p-Typ durch Implementieren von Bor oder Bordifluorid (BF2) ausgebildet. Ebenso wird eine Emitterschicht 4 vom n-Typ in einem Teil der Basisschicht 3 vom p-Typ durch Implementieren von Phosphor oder Arsen ausgebildet.
  • Als Nächstes werden Fotolithografie und Trockenätzen auf die Vorderseite des Halbleitersubstrats 1 angewendet, um einen Graben 5 auszubilden, der die Emitterschicht 4 vom n-Typ, die Basisschicht 3 vom p-Typ und die Ladungsspeicherschicht 2 vom n-Typ durchläuft. Der Graben 5 hat eine Querschnittsform, die sich gleicherweise in die Tiefenrichtung der Figur fortsetzt. Als Nächstes wird eine Gate-Isolationsschicht 6 von beispielsweise etwa 100 nm entlang der Innenwand des Grabens 5 durch thermische Oxidation, etc. ausgebildet. Dann wird ein Polysilicium in den Graben 5 eingebettet, um ein Graben-Gate 7 zu bilden. Als Nächstes wird eine Zwischenschicht-Isolationsschicht 8 an dem Graben-Gate 7 durch CVD (Chemische Gasphasenabscheidung), etc. ausgebildet. Um einen Kontakt mit der Elektrode herzustellen, wird die überflüssige Zwischenschicht-Isolationsschicht 8 durch Fotolithografie, Trockenätzen oder Nassätzen, etc. entfernt. Auf diese Weise wird die Vorderseitenstruktur des Halbleitersubstrats 1 gebildet.
  • Wie in 3 gezeigt, wird als nächstes eine Emitterelektrode 9 von etwa 5 µm an der Vorderseite des Halbleitersubstrats 1 durch ein Vakuumabscheidungsverfahren oder Spritzverfahren, etc. ausgebildet (Schritt S2). Die Emitterelektrode 9 ist elektrisch mit der Basisschicht 3 vom p-Typ und der Emitterschicht 4 vom n-Typ verbunden. Pures Al, eine AlSi-Legierung, eine AlCu-Legierung oder eine AlSiCu-Legierung kann als Werkstoff der Emitterelektrode 9 verwendet werden. Jedoch beträgt die Dichte von Si oder Cu in Al der Emitterelektrode 9 5 Gew.-% oder weniger. Zudem kann ein Phänomen des sogenannten Al-Spike auftreten, bei dem eine wechselseitige Diffusion von Atomen zwischen Al in der Emitterelektrode 9 und Si oder SiC des Halbleitersubstrats 1 erzeugt wird, was dazu führt, dass Al an der Substratseite hervorsteht. Dann kann die Emitterelektrode 9 die Form einer beschichteten Struktur annehmen, die eine Metallschicht aus Ti, Mo, W, V und Cr, etc. als Barrieremetall einsetzt, das zwischen Halbleitersubstrat 1 und der Al-Legierung vorgesehen ist.
  • Des Weiteren wird eine Schutzschicht 10 zum Abdecken der Peripherie der Emitterelektrode 9 ausgebildet. Die Schutzschicht 10 ist zum Schutz der Oberfläche der Halbleiteranordnung und zum Sicherstellen des Isolationsabstands von der Außenseite vorgesehen. Ein anorganischer Stoff, wie beispielsweise SiO2 (Siliciumoxidschicht) oder SiN (Siliciumnitridschicht), oder ein organischer Stoff, wie beispielsweise Polyimid, kann als Werkstoff der Schutzschicht 10 verwendet werden. Die Dicke davon liegt im Wesentlichen zwischen 1 µm und 10 µm und kann etwa 50 µm betragen, um die Isolation von der Außenseite sicherzustellen.
  • Wie in 4 gezeigt, wird als nächstes die Rückseite des Halbleitersubstrats 1 durch spanendes Bearbeiten mittels eines Schleifsteins und Nassätzen, umfassend Fluorwasserstoffsäure oder Salpetersäure, auf eine geeignete Dicke verdünnt (Schritt S3). Dann werden eine Pufferschicht 11 vom n-Typ und eine Kollektorschicht 12 vom p-Typ nacheinander durch Ionenimplementation von der Rückseite des Halbleitersubstrats 1 (die untere Seite in der Figur) aus und eine Wärmebehandlung ausgebildet (Schritt S4). Zusätzlich hat die Emitterelektrode 9, die an der Vorderseite des Halbleitersubstrats 1 ausgebildet ist, einen niedrigen Schmelzpunkt, so dass eine Erwärmung auf die Temperatur von etwa 1000 °C unter Verwendung eines Diffusionsofens den Schmelzpunkt der Emitterelektrode 9 übersteigt. Daher kann bei der Wärmebehandlung zur Ausbildung der Pufferschicht 11 vom n-Typ und der Kollektorschicht 12 vom p-Typ ein Laserglühen verwendet werden, durch das allein die Rückseite effizient erwärmt werden kann.
  • Wie in 5 gezeigt, wird als nächstes eine Kollektorelektrode 13 an der Rückseite des Halbleitersubstrats 1 ausgebildet (Schritt S5). Die Kollektorelektrode 13 ist elektrisch mit der Kollektorschicht 12 vom p-Typ verbunden. Pures Al, eine AlSi-Legierung, eine AlCu-Legierung oder eine AlSiCu-Legierung kann als Werkstoff der Kollektorelektrode 13 verwendet werden.
  • Hierbei werden große organische Rückstände und eine Oxidschicht an den Vorderseiten der Emitterelektrode 9 und der Kollektorelektrode 13 gebildet. Demzufolge tritt eine Metalldiffusion zwischen der Al-Legierung und dem plattierten Metall dieser Elektroden selbst dann nicht auf, wenn das Plattieren nach einem üblichen Entfetten und Säurebeizen angewendet wird, so dass eine plattierte Schicht, die eine starke Haftfähigkeit hat, nicht gebildet werden kann. Dann wird, wie oben beschrieben, eine Plattierungsvorbehandlung durchgeführt (Schritt S6).
  • 7 ist ein Ablaufschema einer Plattiervorbehandlung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung. Zuerst wird beispielsweise eine Plasmareinigung unter Verwendung eines Plasmas als eine Oberflächenaktivierungsbehandlung durchgeführt (Schritt S6-1). Die Plasmareinigung ist ein Behandlungsverfahren, bei dem in die Al-Legierung eingebrannte, organische Rückstände, die nicht durch eine übliche Plattiervorbehandlung entfernt werden können, oxidativ durch das Plasma zersetzt oder herausgetrieben werden, um die Vorderseite zu reinigen.
  • Als Nächstes wird eine Entfettungsbehandlung zum Entfernen von organischen Verunreinigungen, die sanft an der Vorderseite der Al-Legierung verbleiben, und der Oxidschicht durchgeführt (Schritt S6-2). Als Nächstes wird die Vorderseite der Al-Legierung neutralisiert, und die Vorderseite wird geätzt, um die Oberfläche aufzurauen, dann wird das Säurebeizen durchgeführt, so dass die Reaktivität der Behandlungslösung bei der nachfolgenden Phase die Haftfestigkeit der Plattierung verbessert (Schritt S6-3).
  • Als Nächstes werden Vorderseiten der Al-Legierung der Emitterelektrode 9 und der Kollektorelektrode 13 einer ersten Zinkatbehandlung unterworfen, die eine Zn(Zink)-Beschichtung bildet, während die Oxidschicht von Al entfernt wird (Schritt S6-4). Insbesondere wird, wenn die Al-Legierung in eine Wasserlösung, in der Zn als Ionen gelöst ist, eingetaucht wird, Al als Ionen gelöst, da Zn ein großzügigeres, einheitliches Oxidation-Reduktion-Potenzial als Al aufweist. Aufgrund von Elektronen, die zu dieser Zeit erzeugt werden, erhalten Zn-Ionen die Elektronen an der Vorderseite der Al-Legierung, so dass die Zn-Beschichtung an der Vorderseite der Al-Legierung gebildet wird. Die Al-Oxidschicht wird hier ebenso entfernt.
  • Als Nächstes wird ein Zinkatablösen durchgeführt, bei dem die Al-Legierung, die mit Zn beschichtet ist, in eine konzentrierte Salpetersäure eingetaucht wird, um Zn zu lösen, und auch eine dünne und gleichmäßige Al-Oxidbeschichtung wird an der Vorderseite von Al gebildet (Schritt S6-5). Als Nächstes wird eine zweite Zinkatbehandlung durchgeführt, bei der die Al-Legierung erneut in die Zn-Behandlungslösung eingetaucht wird, so dass eine Zn(Zink)-Beschichtung an der Vorderseite der Al-Legierung gebildet wird, während die Al-Oxidschicht entfernt wird (Schritt S6-6). Diese Behandlungen machen die Al-Legierung dünn und glatt. Je höher die Anzahl von Behandlungen wird, desto glatter wird die Vorderseite der Al-Legierung, woraus eine Verbesserung der Qualität der plattierten Schicht resultiert. Trotzdem ist zweimalig oder dreimalig unter Berücksichtigung der Produktivität bevorzugt.
  • Auf diese Weise wird die Plattiervorbehandlung durchgeführt. Der Unterschied zu der üblichen Plattiervorbehandlung ist, dass die Plasmareinigung, die Zinkatbehandlung und das Zinkatablösen als Phasen einbezogen sind. Zudem wird eine ausreichende Wasserwaschzeit zwischen den jeweiligen Phasen gewährleistet, um nicht die Behandlungslösung und Rückstände in der vorhergehenden Phase in die nächste Phase zu bringen.
  • Wie in 6 gezeigt, werden als nächstes stromlos plattierte Ni-Schichten 14 und 15 gleichzeitig jeweils an der Emitterelektrode 9 an der Vorderseite des Substrats und der Kollektorelektrode 13 an der Rückseite des Substrats durch Durchführen von stromlosen Ni-Plattieren ausgebildet (Schritt S7). Insbesondere wird, wenn die Zn-beschichtete Al-Legierungen der Emitterelektrode 9 und der Kollektorelektrode 13 in eine Lösung zum stromlosen Ni-Plattieren eingetaucht werden, erstens Ni an der Al-Legierung abgeschieden, da Zn ein niedrigeres einheitliches Oxidation-Reduktion-Potenzial als Ni hat. Nachfolgend wird, wenn die Vorderseite mit Ni beschichtet ist, Ni auf eine automatische katalytische Weise durch die Wirkung eines Reduktionsmittels, das in der Plattierlösung enthalten ist, abgeschieden. Da Inhaltsstoffe des Reduktionsmittels in die plattierte Schicht zu der Zeit einer solchen automatischen katalytischen Abscheidung eingebracht werden, werden jedoch die stromlos plattierten Ni-Schichten 14 und 15 Legierungen und werden amorph, wenn die Dichte des Reduktionsmittels hoch ist. Da eine unterphosphorige Säure üblicherweise als Reduktionsmittel verwendet wird, enthalten die stromlos plattierten Ni-Schichten 14 und 15 P. Unter der oben beschriebenen Bedingung werden die stromlos plattierte Ni-Schicht 14 von 5,0 µm an der Emitterelektrode 9 und die stromlos plattierte Ni-Schicht 15 von 4.8 µm an der Kollektorelektrode 13 ausgebildet. Zudem beträgt die Dichte von P in den stromlos plattierten Ni-Schichten 14 und 15 5,5 Gew.-%, und das Vorhandensein von kristallinem Ni wurde durch Röntgenbeugung bestätigt.
  • 8 ist eine Figur, welche die Beziehung zwischen dem Anteil des kristallinen Ni in der Ni-Plattierschicht und dem Widerstandswert der Ni-Plattierschicht zeigt. 9 ist eine Figur, in der Teil der horizontalen Achse aus 8 vergrößert ist. Der Widerstandswert, in dem Fall, bei dem allein die Ni-Plattierschicht durch den Vergleich mit einem Muster, bei dem die Ni-Plattierschicht nicht unter Verwendung des Graben-IGBT ausgebildet ist, untersucht worden ist, wie er in 6 gezeigt ist. Als ein Ergebnis wurde bestätigt, dass der Widerstandswert der Ni-Plattierschicht abgenommen hat und die Leitfähigkeit davon verbessert worden ist, wenn der Anteil von kristallinem Ni, das in der Ni-Plattierschicht enthalten ist, auf 2 % oder mehr festgelegt wird. In diesem Experiment wurde zudem die Dichte von P, das in der stromlos plattierten Ni-Schicht enthalten ist, geändert, so dass der Anteil von kristallinem Ni, das in der stromlos plattierten Ni-Schicht enthalten ist, geändert wurde. Der Anteil von kristallinem Ni kann durch Erwärmung mittels der Wärmebehandlung des gesamten Wafers, an dem die Halbleiteranordnung nach Ausbildung der stromlos plattierten Ni-Schicht angeordnet wird, geeignet eingestellt werden.
  • Wie oben beschrieben, werden in diesem Ausführungsbeispiel die stromlos plattierten Ni-Schichten 14 und 15 gleichzeitig jeweils an der Emitterelektrode 9 an der Vorderseite des Substrats und der Kollektorelektrode 13 an der Rückseite des Substrats ausgebildet. Dies macht es möglich, ein Verziehen eines Wafers zur Zeit der Ausbildung der Plattierschicht zu unterdrücken. Zudem macht eine nasse Schichtausbildung durch gleichzeitiges Plattieren beider Oberflächen die Phasen der Anwendung und des Abziehens eines Tapes überflüssig. Daher kann die Wahrscheinlichkeit eines Brechens eines Wafers zu der Zeit einer Handhabung eines Wafers reduziert werden. Zudem ist es möglich, die Anzahl von Prozessen zusammen mit der Anwendung eines Tapes zu reduzieren und ebenso die Höhe eines Energieverbrauchs zu der Zeit der Herstellung zu reduzieren. Daher ist es möglich, das Verziehen eines Wafers zu unterdrücken und zudem Herstellungskosten zu reduzieren. Zudem ist der Anteil von kristallinem Ni, das in den stromlos plattierten Ni-Schichten 14 und 15 enthalten ist, auf 2 % oder mehr festgelegt, so dass die Ni-Schicht erhalten werden kann, die eine hohe Leitfähigkeit ausweist.
  • Zudem wird das Plasmareinigen als die Oberflächenaktivierungsbehandlung durchgeführt, so dass es möglich ist, sowohl die Vorderseite, als auch die Rückseite des Halbleitersubstrats 1 gleichzeitig auf eine kontaktfreie Weise zu aktivieren. Zudem wird die Zinkatbehandlung als Oberflächenreinigungsbehandlung durchgeführt, so dass es möglich ist, die stromlos plattierten Ni-Schichten 14 und 15 glatt auszubilden. Zudem wird die Zinkatbehandlung wenigstens zweimal durchgeführt, so dass es möglich ist, die Dicke der stromlos plattierten Ni-Schichten 14 und 15 gleichmäßig zu machen. Zudem können die stromlos plattierten Ni-Schichten 14 und 15 mit einer einfachen Vorrichtungsgestaltung unter Verwendung von stromlosen Ni-Plattieren ausgebildet werden.
  • Zudem wird vor der Ausbildung der stromlos plattierten Ni-Schichten 14 und 15 die Peripherie der Emitterelektrode 9 durch die Schutzschicht 10 an der Vorderseite des Halbleitersubstrats 1 umschlossen. Dies macht es möglich, die stromlos plattierten Ni-Schichten 14 und 15 allein an dem Abschnitt, der für die Montage erforderlich ist, auszubilden und somit die Variation von Eigenschaften aufgrund einer Dispersion eines Lotwerkstoffs an der Peripherie des Chips zu unterdrücken.
  • Wenn die Emitterelektrode 9 und die Kollektorelektrode 13 Al-Legierungselektroden sind, ist es zudem möglich, eine zuverlässige Verbindung mit dem Halbleitersubstrat 1 herzustellen. Zudem ist es bevorzugt, dass jede dieser Elektroden ein Barrieremetall und eine an dem Barrieremetall vorhandene Al-Legierungselektrode aufweist. Dies macht es möglich, eine zuverlässige elektrische Verbindung herzustellen, während ein Aluminium-Spike aufgrund der wechselseitigen Diffusion der Al-Legierung und Si unterdrückt wird, selbst wenn diese Elektroden mit dem Halbleitersubstrat 1 verbunden sind, das einer Wärmebehandlung unterzogen werden soll. Anderenfalls kann die Struktur eingesetzt werden, bei der jede dieser Elektroden eine Al-Legierungselektrode und ein an der Al-Legierungselektrode vorgesehenes Barrieremetall aufweist. Dies macht es möglich, die Erosion von Al aufgrund der Zinkatbehandlung zu unterdrücken.
  • Ausführungsbeispiel 2
  • 10 ist ein Ablaufschema eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung. 11 ist eine Querschnittsansicht, die Herstellungsphasen einer Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung zeigt. Zuerst werden die Schritte S1 bis S7 ähnlich zu Ausführungsbeispiel 1 durchgeführt. Dann werden, wie in 11 gezeigt, stromlos plattierte Au-Schichten 16 und 17 jeweils an den stromlos plattierten Ni-Schichten 14 und 15 mittels eines stromlosen Au-Plattierens vom Ersetzungstyp ausgebildet (Schritt S8). Die stromlose Au-Plattierung vom Ersetzungstyp ist auf die stromlos plattierten Ni-Schichten 14 und 15 anzuwenden und nutzt die Wirkung der Ersetzung von Ni und Au durch die Wirkung eines in der Plattierlösung enthaltenen Komplexbildners. Wenn die Ni-Vorderseite mit Au beschichtet wird, wird die Reaktion wegen des Ersetzungstyps gestoppt. Daher ist es schwierig, eine dicke Schicht auszubilden; die Dicke der Schicht kann maximal 0,1 µm betragen und im Allgemeinen häufig bei etwa 0,05 µm liegen. Jedoch sind die Dickenwerte der oben beschriebenen Au-Plattierung nicht zu klein, wenn sie zum Löten benutzt werden.
  • Auf diese Weise werden die stromlos plattierte Ni-Schicht 14 von 5,0 µm und die stromlos plattierte Au-Schicht 16 von 0,05 µm an der Emitterelektrode 9 ausgebildet und die stromlos plattierte Ni-Schicht 15 von 4,8 µm und die stromlos plattierte Au-Schicht 17 von 0,05 µm werden an der Kollektorelektrode 13 ausgebildet. Zudem beträgt die Dichte von P in den stromlos plattierten Ni-Schichten 14 und 15 5,5 Gew.-%, und das Vorhandensein von kristallinem Ni ist durch Röntgenbeugung bestätigt worden.
  • 12 ist eine Querschnittsansicht, die die Phase zeigt, in der die Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung an eine Grundplatine gelötet wird. 13 ist eine Draufsicht, die eine Lötverbindungsgrenzschicht aus 12 zeigt. Wenn eine Halbleiteranordnung 20 unter Verwendung eines Lots 19 an eine Grundplatine 18 gelötet wird, wird eine Lotfehlstelle 21 abhängig von der Lotbenetzbarkeit an der Rückseite der Halbleiteranordnung 20 erzeugt.
  • Im Gegensatz dazu werden bei diesem Ausführungsbeispiel die stromlos plattierten Au-Schichten 16 und 17 jeweils an den stromlos plattierten Ni-Schichten 14 und 15 ausgebildet, so dass es möglich ist, eine Oxidation der stromlos plattierten Ni-Schichten 14 und 15 zu unterdrücken, wodurch die Erzeugung von Fehlstellen zur Zeit des Lötens verhindert wird.
  • Zudem können die stromlos plattierten Au-Schichten 16 und 17 mit einer einfachen Vorrichtungsgestaltung unter Verwendung des stromlosen Au-Plattierens ausgebildet werden.
  • 14 ist eine Figur, welche die Beziehung zwischen der Dicke der Au-Plattierschicht der Halbleiteranordnung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung und dem Anteil von Lotfehlstellen mit Bezug auf den Bereich der Halbleiteranordnung zeigt. 15 ist eine Figur, in der ein Teil der horizontalen Achse aus 14 vergrößert ist. 14 und 15 zeigen, dass die Dicke der Au-Plattierschicht auf 10 nm oder mehr festgelegt ist, so dass es möglich ist, den Anteil von Lotfehlstellen nach dem Löten deutlich zu reduzieren. In diesem Fall wurde Sn-3,0 %Ag-0,5 %Cu als Werkstoff des Lots 19 verwendet. Die stromlos plattierten Au-Schichten 16 und 17 sind an den stromlos plattierten Ni-Schichten 14 und 15 ausgebildet, so dass es möglich ist, die Verschlechterung der Lotbenetzbarkeit aufgrund von Ni, das zu der vordersten Oberfläche diffundiert ist, was zu einer Oxidation von Ni führt, zu unterdrücken. Daher kann eine hohe Lotbenetzbarkeit zu der Zeit des Lötens erhalten werden und der Lötarbeitsgang wird unterstützt, so dass der Effekt der Reduzierung von Herstellungskosten und der Verbesserung der Zuverlässigkeit ebenso erwartet werden kann.
  • Außerdem ist der Lotwerkstoff nicht auf einen oben beschriebenen Sn-Ag-Cu-basierten Werkstoff eingeschränkt, sondern kann ein Sn-Cu-basierter, Sn-Zn-Bi-basierter, Sn-Bi-Cu-basierter, Sn-Bi-Cu-Ni-basierter, Sn-Sb-basierter, Sn-Cu-Ni-basierter oder Sn-Ag-Cu-Ni-basierter Werkstoff sein. Dieses Ausführungsbeispiel kann den Anteil von Fehlstellen mit Bezug auf diese Lotwerkstoffe reduzieren.
  • Ausführungsbeispiel 3
  • 16 ist ein Ablaufschema eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung. 17 ist eine Querschnittsansicht, die Phasen der Herstellung der Halbleiteranordnung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung zeigt. Zuerst werden die Schritte S1 bis S7 ähnlich zu den Ausführungsbeispielen 1 und 2 durchgeführt. Als Nächstes werden, wie in 17 gezeigt, stromlos plattierte Pd-Schichten 21 und 22 jeweils an den stromlos plattierten Ni-Schichten 14 und 15 durch stromloses Pd-Plattieren ausgebildet (Schritt S9). Als Nächstes werden die stromlos plattierten Au-Schichten 16 und 17 jeweils an den stromlos plattierten Pd-Schichten 21 und 22 durch stromloses Au-Plattieren ausgebildet (Schritt S10).
  • Die stromlos plattierten Pd-Schichten 21 und 22 decken die Vorderseiten der stromlos plattierten Ni-Schichten 14 und 15 ab, um eine Oxidation von Ni zu unterdrücken, und können ebenso Au in den stromlos plattierten Au-Schichten 16 und 17 davor schützen, in die stromlos plattierten Ni-Schichten 14 und 15 zu diffundieren. Daher kann zur Zeit des Lötens eine hohe Benetzbarkeit erhalten werden, so dass es möglich ist, die Erzeugung von Fehlstellen zur Zeit des Lötens zu unterdrücken. Als ein Ergebnis wird der Lötarbeitsgang unterstützt und die Herstellungskosten werden reduziert, wodurch die Zuverlässigkeit verbessert wird. Zudem können die stromlos plattierten Pd-Schichten 21 und 22 mit einer einfachen Vorrichtungsgestaltung unter Verwendung des stromlosen Pd-Plattierens ausgebildet werden. Zusätzlich können dieselben Effekte wie bei den Ausführungsbeispielen 1 und 2 erhalten werden.
  • Zudem ist das Halbleitersubstrat 1 nicht auf das aus Si (Silicium) gebildete eingeschränkt, sondern kann aus einem Halbleiter mit einer breiten Bandlücke hergestellt sein, der eine breitere Bandlücke als Silicium hat. Der Halbleiter mit der breiten Bandlücke ist beispielsweise SiC (Siliciumcarbid), ein Galliumnitridwerkstoff oder Diamant. Die Halbleiteranordnung, die aus solch einem Halbleiter mit breiter Bandlücke hergestellt ist, kann verkleinert werden, da sie einen hohen Spannungswiderstand und eine hohe zulässige Stromdichte hat. Wenn solch eine verkleinerte Halbleiteranordnung verwendet wird, kann ein Halbleitermodul, in das solch eine Halbleiteranordnung eingebaut ist, ebenfalls verkleinert werden. Da die Halbleiteranordnung eine hohe Wärmewiderstandseigenschaft hat, kann eine Abstrahlungsrippe einer Wärmesenke verkleinert werden, und eine Luftkühlung kann statt eines Wasserkühlungsabschnitts eingesetzt werden, wodurch das Halbleitermodul noch kleiner sein kann. Zudem hat die Halbleiteranordnung einen geringen Energieverlust und eine hohe Effizienz, wodurch die Effizienz des Halbleitermoduls verbessert werden kann.
  • Offensichtlich sind viele Modifikationen und Variationen der vorliegenden Erfindung im Lichte der obigen Lehren möglich. Es sei daher verstanden, dass die Erfindung im Rahmen der anhängenden Ansprüche auf eine andere Art und Weise als speziell beschrieben ausgeführt werden kann.
  • Die vollständige Offenbarung der japanischen Patentanmeldung Nr. 2015-182083 , eingereicht am 15. September 2015, aufweisend eine Beschreibung, Ansprüche, Zeichnungen und eine Zusammenfassung, auf der die Übereinkunftspriorität der vorliegenden Anmeldung basiert, wird durch Bezugnahme in ihrer Gesamtheit hierin eingeschlossen.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    2
    Ladungsspeicherschicht
    3
    Basisschicht
    4
    Emitterschicht
    5
    Graben
    6
    Gate-Isolationsschicht
    7
    Graben-Gate
    8
    Zwischenschicht-Isolationsschicht
    9
    Emitterelektrode
    10
    Schutzschicht
    11
    Pufferschicht
    12
    Kollektorschicht
    13
    Kollektorelektrode
    14
    Ni-Schicht
    15
    Ni-Schicht
    16
    Au-Schicht
    17
    Au-Schicht
    18
    Grundplatine
    19
    Lot
    20
    Halbleiteranordnung
    21
    Pd-Schicht
    22
    Pd-Schicht
    S
    Schritt
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2011-222898 [0006, 0007]
    • JP 2015-182083 [0056]

Claims (14)

  1. Verfahren zum Herstellen einer Halbleiteranordnung, aufweisend: • Ausbilden einer ersten Hauptelektrode (9) an einer ersten Hauptseite eines Halbleitersubstrats (1); • Ausbilden einer zweiten Hauptelektrode (13) an einer der ersten Hauptseite gegenüberliegenden zweiten Hauptseite des Halbleitersubstrats (1); • Durchführen einer Oberflächenaktivierungsbehandlung, um Oberflächen der ersten und der zweiten Hauptelektrode (9, 13) zu aktivieren; • Durchführen einer Oberflächenreinigungsbehandlung, um die Oberflächen der ersten und der zweiten Hauptelektrode (9, 13) zu reinigen; und • nach der Oberflächenaktivierungsbehandlung und der Oberflächenreinigungsbehandlung, gleichzeitiges Ausbilden einer ersten und einer zweiten Ni-Schicht (14, 15) jeweils an der ersten und der zweiten Hauptelektrode (9, 13) durch ein nasses Schichtbildungsverfahren, • wobei ein Anteil von kristallinem Ni, das in der ersten und der zweiten Ni-Schicht (14, 15) vorhanden ist, 2 % oder mehr beträgt.
  2. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, weiter aufweisend ein Ausbilden einer ersten und einer zweiten Au-Schicht (16, 17) jeweils an der ersten und der zweiten Ni-Schicht (14, 15) durch ein nasses Schichtbildungsverfahren.
  3. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 1, weiter aufweisend: Ausbilden einer ersten und einer zweiten Pd-Schicht (21, 22) jeweils an der ersten und der zweiten Ni-Schicht (14, 15) durch ein nasses Schichtbildungsverfahren; und Ausbilden einer ersten und einer zweiten Au-Schicht (16, 17) jeweils an der ersten und der zweiten Pd-Schicht (21, 22) durch ein nasses Schichtbildungsverfahren.
  4. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 3, wobei eine Plasmareinigung als die Oberflächenaktivierungsbehandlung durchgeführt wird.
  5. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 4, wobei eine Zinkatbehandlung als die Oberflächenreinigungsbehandlung durchgeführt wird.
  6. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 5, wobei die Zinkatbehandlung wenigstens zweimal durchgeführt wird.
  7. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 6, wobei das nasse Schichtbildungsverfahren zum Ausbilden der ersten und der zweiten Ni-Schicht (14, 15) ein stromloses Ni-Plattieren ist.
  8. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 2 oder 3, wobei das nasse Schichtbildungsverfahren zum Ausbilden der ersten und der zweiten Au-Schicht (16, 17) ein stromloses Au-Plattieren ist.
  9. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 3, wobei das nasse Schichtbildungsverfahren zum Ausbilden der ersten und der zweiten Pd-Schicht (21, 22) ein stromloses Pd-Plattieren ist.
  10. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 9, weiter aufweisend, bevor die erste und die zweite Ni-Schicht (14, 15) ausgebildet werden, Umschließen einer Peripherie der ersten Hauptelektrode (9) mit einer Schutzschicht (10) an der ersten Hauptseite des Halbleitersubstrats (1).
  11. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 10, wobei wenigstens eine der ersten und der zweiten Hauptelektrode (9, 13) eine Al-Legierungselektrode ist.
  12. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 10, wobei wenigstens eine der ersten und der zweiten Hauptelektrode (9, 13) ein Barrieremetall und eine Al-Legierungselektrode an dem Barrieremetall aufweist.
  13. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 5 oder 6, wobei wenigstens eine der ersten und der zweiten Hauptelektroden (9, 13) eine Al-Legierungselektrode und ein Barrieremetall an der Al-Legierungselektrode aufweist.
  14. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 1 bis 13, wobei das Halbleitersubstrat (1) Si oder SiC ist.
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