JP2011222898A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】裏面電極の外観異常を防止し、かつ半導体装置の信頼性を向上させ、歩留まりの高い半導体装置の製造方法を提供すること。
【解決手段】半導体ウェハ２０の裏面に、裏面電極を形成する。半導体ウェハ２０は、裏面電極によって、おもて面側に凸に反った状態となる。ついで、半導体ウェハ２０の裏面をプラズマ処理し、半導体ウェハ２０の裏面に付着する付着物を除去する。ついで、半導体ウェハ２０の裏面に、半導体ウェハ２０の反りに沿って剥離テープ２３を貼り付ける。剥離テープ２３の貼り付け後も、半導体ウェハ２０は、おもて面側に凸に反った状態を維持する。ついで、無電解めっき処理を行い、半導体ウェハ２０のおもて面にめっき膜２６を形成する。ついで、半導体ウェハ２０から剥離テープ２３を剥離する。その後、半導体ウェハ２０から半導体チップを切り出し、この半導体チップをはんだ接合によって実装することで半導体装置を作製する。
【選択図】図１３

Description

この発明は、半導体装置の製造方法に関する。
電力用パワー半導体素子の一つであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を有する。その応用範囲は、従来の汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）およびスイッチング電源等からハイブリッド車向け昇圧ＤＣ−ＤＣコンバータへと拡大してきている。
上述したような半導体素子を製造する方法として、次のような方法が提案されている。シリコン（Ｓｉ）基板の第１の主面側に素子の表面構造を形成し、第２の主面を研削加工して基板を薄くした後、第２の主面側にバッファ層およびコレクタ層を形成する。その後、コレクタ層の表面に、厚さが０．３μｍ以上１．０μｍ以下で、Ｓｉ濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下のアルミニウムシリコン（ＡｌＳｉ）膜を形成する。そして、ＡｌＳｉ膜の形成に続いて、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）などの複数の金属を蒸着またはスパッタにより形成し、コレクタ電極を形成する。Ｔｉ膜、Ｎｉ膜およびＡｕ膜は、それぞれバッファ金属膜、はんだ接合金属膜および保護金属膜である（例えば、下記特許文献１参照。）。
また、おもて面および裏面に電極を有する半導体素子の実装において、コレクタ電極などの裏面電極は、ヒートシンクとなる金属板にはんだを用いて接合される。一方、エミッタ電極などの表面電極はアルミワイヤーを用いたワイヤボンディング技術を用いて接合されるのが主流である。しかし、最近では、表面電極においても、はんだ接合が用いられることがある。表面電極の接合にはんだ接合を用いることで、高密度実装化、電流密度向上、スイッチング速度の高速化のための配線容量低減、半導体装置の冷却効率向上などを大幅に改善することができる。
半導体素子をはんだ接合により実装した半導体装置として、次のような装置が提案されている。半導体素子が形成された各半導体チップの表面にヒートシンクとなる金属板がはんだにより接合され、裏面に第２の導体部材がはんだにより接合され、ヒートシンクの表面に第３の導体部材がはんだにより接合されている。ヒートシンクには段差部が設けられて薄肉部が形成されており、ヒートシンクと各半導体チップとの接合面積よりヒートシンクと第３の導体部材との接合面積が小さくなっている。第２の導体部材の裏面と第３の導体部材の表面とが露出した状態で、各部材が樹脂封止されている（例えば、下記特許文献２参照。）。
また、別の装置として、半導体素子と、この半導体素子の裏面に接合され電極と放熱を兼ねる第１の金属体と、前記半導体素子の表面側に接合され電極と放熱を兼ねる第２の金属体と、前記半導体素子の表面と前記第２の金属体との間に接合された第３の金属体とを備え、装置のほぼ全体を樹脂でモールドした半導体装置において、前記半導体素子表面のせん断応力、または、前記半導体素子と前記金属体とを接合する接合層における歪み成分等を低減させるように、前記半導体素子の厚さを薄くすると共に、前記モールド樹脂により装置全体を拘束保持するように構成したことを特徴とし、前記接合層をＳｎ系はんだで構成する半導体装置が提案されている（例えば、下記特許文献３参照。）。
また、別の装置として、半導体素子の両側を一対の金属板で挟んでなり、装置のほぼ全体が樹脂でモールドされてなる半導体装置において、最終的な接合時に半導体チップ上に接合される金属板が動くことに起因する半導体素子の動作不良の発生と、半導体装置の寿命の低下を抑制することができる装置が提案されている（例えば、下記特許文献４参照。）。
実際に、半導体素子の表面電極をはんだ接合する場合、表面電極の表面にＮｉ等のめっきを施す必要がある。めっき処理法としては、電気めっき法や無電解めっき法などが一般的である。電気めっき法は、外部電流を供給することにより溶液中の金属イオンを還元析出させる方法である。一方、無電解めっき法は、電気を使用することなく、溶液中の金属イオンを化学的に還元析出する方法である（例えば、下記非特許文献１参照。）。無電解めっき法を用いためっき処理は、対極や直流電源などの電気回路を必要とする電気めっき法よりも、製造装置や製造工程を簡略化することができる。
上述したような半導体素子が形成され、かつ表面電極の表面に無電解めっきが施された半導体チップとして、裏面電極が絶縁基板上に構成された回路パターンに接合され、表面電極が接続導体に接合される半導体チップにおいて、前記表面電極を形成するＡｌ層の上に、Ｎｉ層と前記Ｎｉ層の上に積層されるＡｕ層の２層をジンケート法による無電解めっき法で成膜して熱伝導率を均一にした電極膜と、前記電極膜上に形成され、放熱経路を構成する接続導体と電極膜とを接合する鉛フリーはんだ層とを有する半導体チップが提案される（例えば、下記特許文献５参照。）。
図２４は、従来の半導体チップの製造方法について示すフローチャートである。まず、半導体ウェハのおもて面の表面層に、例えばベース領域やエミッタ領域など、ＩＧＢＴのおもて面表面構造を形成する（ステップＳ１０１）。ついで、おもて面電極として、ベース領域およびエミッタ領域に接するエミッタ電極を形成する（ステップＳ１０２）。ついで、半導体ウェハのおもて面に、ポリイミドからなる保護膜を形成し、エミッタ電極が露出するように開口する（ステップＳ１０３）。保護膜は、おもて面に露出する半導体ウェハ表面を覆う。
ついで、半導体ウェハの裏面側からバックグラインドやエッチングを行い、半導体ウェハを薄化する（ステップＳ１０４）。ついで、半導体ウェハの裏面の表面層に、コレクタ領域などの裏面半導体領域を形成する（ステップＳ１０５）。ついで、半導体ウェハの裏面に、コレクタ領域に接し、複数の金属電極層が積層されてなる裏面電極を形成する（ステップＳ１０６）。
ついで、半導体ウェハの裏面に支持基板を貼り付ける（ステップＳ１０７）。ついで、無電解めっき処理によって、半導体ウェハのおもて面に、おもて面電極として、無電解Ｎｉ−リン（Ｐ）めっき層および無電解Ａｕめっき層が積層されてなる無電解Ｎｉ−Ｐ／Ａｕめっき膜を形成する（ステップＳ１０８）。その後、半導体ウェハをダイシングすることにより、おもて面電極の表面が無電解めっき処理された半導体チップが完成する。
このような半導体チップの製造方法として、シリコンから成るウェハの一面側に形成された電極端子の端子面に無電解めっきを施す際に、該ウェハの他面側の全面に電気絶縁材料としてのダイシングテープを貼着して絶縁した後、前記端子面に無電解めっきを施す方法が提案されている（例えば、下記特許文献６参照。）。
また、別の方法として、主表面および主裏面にそれぞれ電極を有する半導体チップの主表面側と主裏面側とに、それぞれ電極と放熱体とを兼ねる金属体を配置し、装置のほぼ全体が樹脂でモールドされてなる半導体装置に実装される半導体チップにおいて、半導体ウェハを支持基板に固定した状態で、半導体ウェハに表面電極を形成する方法が提案されている（例えば、下記特許文献７参照。）。
また、別の方法として、半導体ウェハの表面側にめっきによりめっき膜を形成して表面電極を形成するとともに、前記半導体ウェハを前記表面とは反対側の裏面側から薄肉化し、薄肉化した前記裏面にＮｉ膜を含む裏面電極を形成するようにした半導体装置の製造方法であって、前記半導体ウェハを薄肉化する工程を行った後に、前記裏面電極を形成する工程を行い、この後、前記めっき膜を形成して前記表面電極のみを形成する工程を行う方法が提案されている（例えば、下記特許文献８参照。）。
また、別の方法として、次の方法が提案されている。裏面金属電極膜が形成されたウェハの裏面に対して、カバー粘着テープを貼付する。そして、めっき槽内の無電解Ｎｉめっき液に、カバー粘着テープが貼付されたウェハを浸漬し、ウェハの主面に形成された配線膜上にＮｉめっき膜を成膜する。続いて、このＮｉめっき膜の成膜と同様の方法にて、Ｎｉめっき膜上にＡｕめっき膜を成膜し、これらＮｉめっき膜およびＡｕめっき膜の積層膜からなるＵＢＭめっき膜を形成する。ここで、ウェハに主面が凹型形状となる反りが生じている場合には、カバー粘着テープが貼付されたウェハに加熱処理を施す（例えば、下記特許文献９参照。）。
また、別の方法として、次の方法が提案されている。枠付きのダイシングテープで半導体ウェハを支持しながら半導体ウェハのめっき処理とダイシングを行う方法が開示されている(例えば，下記特許文献１０参照。）。
また、別の方法として、位置決め供給された半導体ウェハを載置テーブル上に吸着固定し、保護テープ切断部で半導体ウェハの外形に見合う大きさと形状に切断された保護テープの非粘着面を、上下動と揺動及び保護テープ切断部から載置テーブル上に移動可能となる吸着テーブルで吸着保持し、この吸着テーブルを傾斜状態で載置テーブル上に移動させて保護テープを半導体ウェハの直上に臨ませ、該吸着テーブルの下降により保護テープの傾斜下がり側の部分を半導体ウェハ上に重ね、真空の雰囲気内で吸着テーブルを傾斜下がり側を基点にして水平に揺動させることで、保護テープの粘着面全面を半導体ウェハ上に圧着させ、半導体ウェハ上に保護テープを貼り付ける方法が提案されている(例えば、下記特許文献１１参照。）。
また、半導体チップに例えば他の部材が接着されるときに、接着面に行う前処理として、少なくとも１つの接着表面を前処理した後に接着することによって少なくとも２つの基板を接続する方法において、前記前処理として大気圧下でプラズマを前記接着表面に作用させる方法が提案されている（例えば、下記特許文献１２参照。）。
また、別の方法として、次の方法が提案されている。半導体ウェハに貼付される表面保護テープにおいて、基材層と、基材層に接して設けられる粘着剤層とを含み、基材層は、粘着剤層と接する側の面と反対側の面に切込部を有する。基材層は、後に塗布される粘着剤層との密着性を高めるために、物理的または化学的な処理が施されてもよい。化学的処理としては、たとえば、プラズマ処理などが挙げられる（例えば、下記特許文献１３参照。）。
また、別の方法として、次の方法が提案されている。プラズマ洗浄機を用いて半導体ウェハの表面および裏面を洗浄することにより、半導体ウェハに付着した有機性の付着物を除去する。次に、フィルム接着剤を介して半導体ウェハをダイシングシートに貼り付け、フィルム接着剤も含めて個々の半導体素子にダイシングによる分割する（例えば、下記特許文献１４参照。）。
特開２００７−０３６２１１号公報 特開２００２−１１０８９３号公報 特開２００３−１１００６４号公報 特許３８２３９７４号公報 特許４３４４５６０号公報 特開２００５−３５３９６０号公報 特許３８２９８６０号公報 特許４０４９０３５号公報 特開２００９−０５４９６５号公報 特許４３４４５６０号公報 特許３６０７１４３号公報 特表２００６−５２００８８号公報 特開２００６−１５６５６７号公報 特開２００４−２４１４４３号公報
電気鍍金研究会、「無電解めっき 基礎と応用」、日刊工業新聞社、１９９４年５月、ｐ．１〜ｐ．２３８
しかしながら、本発明者らが鋭意研究を重ねた結果、例えば上述した特許文献７や特許文献９に示す技術のように半導体チップを作製した場合、次のような問題が生じることが新たに判明した。図１９〜図２２は、従来の半導体チップの製造方法について順に示す説明図である。図１９〜図２２において、図２４のステップＳ１０６以降の処理を詳細に示す。図１９〜図２２では、半導体ウェハのおもて面表面構造は図示省略する（以下、図１，５〜１４，２３においても同様）。また、半導体ウェハの表面に形成されているエミッタ電極および裏面電極は図示省略する（以下、図１１〜１４，２３においても同様）。図１９に示すように、裏面電極形成後（図２４のステップＳ１０６参照）の半導体ウェハ１２０は、裏面電極による引っ張り応力によって、おもて面側に凸に反った状態となってしまう。
その理由は、裏面電極として形成される金属電極層の積層膜は、おもて面電極として形成されるエミッタ電極（図２４のステップＳ１０２参照）よりも大きな引っ張り応力を半導体ウェハに生じさせるからである。さらに、裏面電極を成膜した後に、裏面電極のコンタクト抵抗を低減するために例えば３５０℃の熱処理を行うと、半導体ウェハ１２０の裏面側に生じている引っ張り応力はさらに大きくなってしまう。半導体ウェハ１２０が例えば８０〜１４０μｍ程度に薄化されている場合（図２４のステップＳ１０４参照）、半導体ウェハ１２０の反りｔwは、例えば１〜８ｍｍ程度になる（例えば、特許文献８の図６参照）。
上述した特許文献７や特許文献９に示す技術では、このような半導体ウェハ１２０の反りｔwを解消する。例えば、図２０に示すように、半導体ウェハ１２０の裏面に、支持基板１２１を貼り付けることで、半導体ウェハ１２０の反りｔwが解消される（図２４のステップＳ１０７、特許文献７参照）。半導体ウェハ１２０が、支持基板１２１から平坦に保たれるような応力を受けている状態となるからである。
その後、図２１に示すように、半導体ウェハ１２０のおもて面にめっき膜１２２が形成された場合（図２４のステップＳ１０８参照）、半導体ウェハ１２０のおもて面側にめっき膜１２２による引っ張り応力が生じたとしても、半導体ウェハ１２０は、支持基板１２１によって支持されているため、平坦な状態が維持される。また、図示省略するが、おもて面に形成されためっき膜によって、半導体ウェハがおもて面側に凹に反った状態となったとしても、上述した特許文献９に示す技術のように、半導体ウェハの裏面に貼り付けたテープを加熱してテープに張力を加えることで、半導体ウェハに生じた反りは解消される。
しかしながら、上述した特許文献７や特許文献９に示す技術によって半導体ウェハの反りを解消したとしても、その後、半導体ウェハの裏面に貼り付けた支持基板やテープなどを除去した場合、半導体ウェハは再び反ってしまうことが判明した。例えば、図２２に示すように、半導体ウェハ１２０の裏面に貼り付けた支持基板を除去すると、半導体ウェハ１２０は、支持基板を貼り付ける前の状態（図１９参照）とは反対に、おもて面側に凹に反った状態となってしまう。その理由は、次に示すように推測される。
半導体ウェハ１２０は、支持基板１２１による応力によって強制的に平坦な状態で保たれる。半導体ウェハ１２０の裏面側では、この平坦な状態が支持基板１２１の除去後も維持される。一方、半導体ウェハ１２０のおもて面側では、めっき膜１２２が形成されたことによる引っ張り応力が生じてしまう。このため、半導体ウェハ１２０は、上述した特許文献７に示す技術に記載された内容とは異なり、平坦な状態からおもて面側に凹に反った状態になってしまうと推測される。したがって、半導体ウェハを平坦に保った状態からさらに応力が加えられるか、半導体ウェハを平坦に保つための応力が除去されるなどによって、半導体ウェハは再び反ってしまうと推測される。
図２３は、半導体チップに反りが生じている状態を示す断面図である。図２３は、おもて面側に凹に反った状態の半導体ウェハ（図２２参照）をチップ状にダイシング（切断）して作製された半導体チップ１０１である。図２３に示すように、おもて面側に凹に反った状態の半導体ウェハから半導体チップ１０１を切断した場合、半導体チップ１０１は、おもて面側に凹に反った状態となることが判明した。つまり、半導体チップ１０１には、おもて面側に凹に反った状態の半導体ウェハと同様の方向に、反りｔcが生じてしまうことがわかった。
半導体チップ１０１が３０μｍ近く反っている場合、次のような問題が発生する。例えば、出荷検査や特性不良チップのスクリーニングなど、半導体チップ１０１の電気的特性を測定する際に、搬送ハンドや測定ステージに半導体チップ１０１が吸着されなかったり、測定ステージ上への半導体チップ１０１の吸着位置がずれてしまうなどによって、半導体チップ１０１に形成された半導体素子の電気的特性を正確に測定できなかったりする虞が生じる。
あるいは、半導体チップ１０１に金属板をはんだ接合する際、半導体チップ１０１と各金属板の間に形成されるはんだ層の厚みは、７０〜１３０μｍ程度になるように設計されている。このため、半導体チップ１０１が３０μｍ近く反っていると、半導体チップ１０１をはんだ接合によって実装する際に、半導体チップ１０１の反りｔcによりはんだ層にボイドが発生してしまい、半導体チップ１０１の実装位置がずれてしまったり、半導体チップ１０１を実装できなかったりする虞が生じる。これにより、半導体装置の歩留まりが低下してしまう。また、はんだ層にボイドが発生することによって、半導体装置の信頼性が低下してしまう。また、半導体チップ１０１の反りｔcによって、はんだ層の全体または一部が所定の厚さより薄くなってしまう。これにより、半導体装置の寿命が短くなり、半導体装置の信頼性が低下してしまう。また、半導体チップ１０１の反りｔcによって、半導体チップ１０１や金属板の接合位置がずれたり、短絡不良が生じたりする虞が発生し、半導体装置の歩留まりが低下してしまうなどの可能性が高くなる。
また、特許文献９に示す技術では、裏面電極表面とテープとの密着性が低い場合、半導体ウェハからテープが剥がれてしまい、半導体ウェハとテープとの間にめっき液が侵入してしまう虞がある。裏面電極がめっき液に曝された場合、裏面電極の表面にめっきが異常析出したり、裏面電極の外周端部の表面が変色したりする（以下、外観異常とする）など、新たな問題が発生してしまう。裏面電極に外観異常が生じた場合、裏面電極のはんだ濡れ性が悪くなってしまう。裏面電極のはんだ濡れ性が悪いと、半導体素子をはんだ接合によって実装する際に、裏面電極とはんだ層との界面にボイド（空孔）が発生してしまう。ボイドの発生は、半導体装置の信頼性が低下させる原因となってしまう。
この発明は、上述した従来技術による問題点を解消するため、半導体装置の信頼性を向上することができる半導体装置の製造方法を提供することを目的とする。また、歩留まりの高い半導体装置の製造方法を提供することを目的とする。また、表面電極の外観異常を防止することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体ウェハの裏面に、裏面電極を形成する裏面電極形成工程を行う。ついで、前記裏面電極が形成されることによって反った状態となっている前記半導体ウェハの裏面に、当該半導体ウェハの反りを維持するフィルムまたはテープを貼り付ける貼付工程を行う。ついで、前記貼付工程の後、前記反った状態の前記半導体ウェハのおもて面に、おもて面電極としてめっき膜を形成するめっき工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、請求項２の発明にかかる半導体装置の製造方法は、次の特徴を有する。前記半導体ウェハの裏面に、裏面電極を形成する裏面電極形成工程を行う。ついで、前記裏面電極形成工程の後、前記半導体ウェハがおもて面側に凸に反った状態となるように、当該半導体ウェハの裏面に、フィルムまたはテープを貼り付ける貼付工程を行う。ついで、前記反った状態の前記半導体ウェハのおもて面に、おもて面電極としてめっき膜を形成するめっき工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、請求項３の発明にかかる半導体装置の製造方法は、次の特徴を有する。裏面に形成された裏面電極によって、おもて面側に凸に反った状態となっている半導体ウェハの裏面に、当該半導体ウェハの反りを維持するフィルムまたはテープを貼り付ける貼付工程を行う。ついで、前記貼付工程の後、前記反った状態の前記半導体ウェハのおもて面に、おもて面電極としてめっき膜を形成するめっき工程を行う。
また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、さらに次の特徴を有する。前記めっき工程の後、前記半導体ウェハをチップ状に切断する切断工程を行う。
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、さらに次の特徴を有する。前記めっき工程の後、前記切断工程の前に、前記フィルムまたは前記テープを半導体ウェハから剥離する剥離工程を行う。
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、さらに次の特徴を有する。前記切断工程によって切断された半導体チップのおもて面側および裏面側に、放熱体となり、かつおもて面電極および裏面電極にそれぞれ電気的に接続された金属体を接合する接合工程を行う。ついで、前記金属体が接合された前記半導体チップのうち、少なくとも当該半導体チップ全体を封止する封止工程を行う。
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜６のいずれか一つに記載の発明において、前記貼付工程では、前記半導体ウェハのおもて面をステージに吸着させ、当該半導体ウェハを平坦にした状態で、前記フィルムまたは前記テープを貼り付けることを特徴とする。
また、請求項８の発明にかかる半導体装置の製造方法は、請求項１〜７のいずれか一つに記載の発明において、前記貼付工程では、少なくとも前記半導体ウェハの前記裏面電極を覆うように、前記フィルムまたは前記テープを貼り付けることを特徴とする。
また、請求項９の発明にかかる半導体装置の製造方法は、請求項１〜８のいずれか一つに記載の発明において、前記貼付工程では、前記半導体ウェハの裏面全体を覆うように、前記フィルムまたは前記テープを貼り付けることを特徴とする。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項１〜９のいずれか一つに記載の発明において、前記貼付工程では、前記フィルムまたは前記テープが前記半導体ウェハの裏面端部から外側にはみ出すように、当該フィルムまたは当該テープを貼り付けることを特徴とする。
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記半導体ウェハの裏面端部から外側にはみ出させる前記フィルムまたは前記テープの幅は、１ｍｍ以下であることを特徴とする。
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１〜１１のいずれか一つに記載の発明において、前記貼付工程では、前記フィルムまたは前記テープの端部を外側に引っ張り、当該フィルムまたは当該テープに張力をかけた状態で貼り付けることを特徴とする。
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１〜１２のいずれか一つに記載の発明において、前記貼付工程では、前記フィルムまたは前記テープを４０℃以上６０℃以下の温度で加熱することを特徴とする。
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項１〜１３のいずれか一つに記載の発明において、前記貼付工程では、前記半導体ウェハよりも剛性が低い前記フィルムまたは前記テープを用いることを特徴とする。
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１〜１４のいずれか一つに記載の発明において、前記貼付工程では、４０μｍ以上８０μｍ以下の厚さを有する前記フィルムまたは前記テープを用いることを特徴とする。
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１〜１５のいずれか一つに記載の発明において、前記貼付工程では、ポリイミド、ポリフェニレンサルファイド、ポリエチレンテレフタレートおよび芳香族ポリアミドのいずれか一つを主成分とする前記フィルムまたは前記テープを用いることを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１〜１６のいずれか一つに記載の発明において、前記貼付工程では、熱または紫外線によって粘着力が低下する前記フィルムまたは前記テープを用いることを特徴とする。
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１７に記載の発明において、前記貼付工程では、前記フィルムまたは前記テープに備えられた粘着層が、前記半導体ウェハの裏面に接するように貼り付けられる。ここで、前記粘着層は、熱または紫外線によって硬化して粘着力が低下することを特徴とする。
また、請求項１９の発明にかかる半導体装置の製造方法は、請求項１７に記載の発明において、前記貼付工程では、前記フィルムまたは前記テープに備えられた粘着層が、前記半導体ウェハの裏面に接するように貼り付けられる。ここで、前記粘着層は、アクリル酸エステルを主原料としたポリマーを主成分とすることを特徴とする。
また、請求項２０の発明にかかる半導体装置の製造方法は、請求項１７に記載の発明において、前記貼付工程では、前記フィルムまたは前記テープに備えられた粘着層が、前記半導体ウェハの裏面に接するように貼り付けられる。ここで、前記粘着層は、熱または紫外線によって当該粘着層から気体が発生して粘着力が低下することを特徴とする。
また、請求項２１の発明にかかる半導体装置の製造方法は、請求項１〜２０のいずれか一つに記載の発明において、前記裏面電極は、少なくとも最表面に金からなる電極層が積層されてなる積層膜であることを特徴とする。
また、請求項２２の発明にかかる半導体装置の製造方法は、請求項１〜２１のいずれか一つに記載の発明において、前記めっき膜は、無電解めっき法により形成されることを特徴とする。
また、請求項２３の発明にかかる半導体装置の製造方法は、請求項１〜２２のいずれか一つに記載の発明において、前記めっき膜は、ニッケルからなる第１めっき層および金からなる第２めっき層が順次積層されてなる積層膜であることを特徴とする。
また、請求項２４の発明にかかる半導体装置の製造方法は、請求項２３に記載の発明において、前記第１めっき層は、７５℃以上８５℃以下に保たれた無電解めっき浴でめっき処理されることで形成されることを特徴とする。
また、請求項２５の発明にかかる半導体装置の製造方法は、請求項２３または２４に記載の発明において、前記第２めっき層は、７０℃以上８０℃以下に保たれた無電解めっき浴でめっき処理されることで形成されること特徴とする。
また、請求項２６の発明にかかる半導体装置の製造方法は、請求項２３〜２５のいずれか一つに記載の発明において、前記第１めっき層は、ニッケルおよびリンからなる合金であり、当該第１めっき層に含まれるリンの濃度は、２ｗｔ％以上８ｗｔ％以下であることを特徴とする。
また、請求項２７の発明にかかる半導体装置の製造方法は、請求項２３〜２６のいずれか一つに記載の発明において、前記めっき膜の厚さは、３μｍ以上６μｍ以下であることを特徴とする。
また、請求項２８の発明にかかる半導体装置の製造方法は、請求項１〜２７のいずれか一つに記載の発明において、さらに、次の特徴を有する。前記半導体ウェハの裏面に前記裏面電極を形成する前に、当該半導体ウェハのおもて面に、アルミニウムを主成分とする電極を形成する工程を行う。その後の前記めっき工程では、前記アルミニウムを主成分とする電極の上に、前記めっき膜が形成される。
また、請求項２９の発明にかかる半導体装置の製造方法は、請求項１〜２８のいずれか一つに記載の発明において、さらに、次の特徴を有する。前記半導体ウェハの裏面に前記裏面電極を形成する前に、当該半導体ウェハを裏面側から薄化する薄化工程を行う。その後、前記裏面電極は、前記薄化工程によって薄くされた前記半導体ウェハの裏面に形成される。
また、請求項３０の発明にかかる半導体装置の製造方法は、請求項２９に記載の発明において、前記薄化工程では、前記半導体ウェハの厚さを８０μｍ以上１４０μｍ以下にすることを特徴とする。
また、請求項３１の発明にかかる半導体装置の製造方法は、請求項１〜３０のいずれか一つに記載の発明において、さらに、次の特徴を有する。前記半導体ウェハの裏面に前記裏面電極を形成した後、前記貼付工程の前に、前記半導体ウェハの裏面をプラズマ処理し、当該半導体ウェハの裏面に付着した付着物を除去するプラズマ処理工程を行う。
また、請求項３２の発明にかかる半導体装置の製造方法は、請求項３１に記載の発明において、前記プラズマ処理工程では、前記半導体ウェハのおもて面および裏面を同時にプラズマ処理し、当該半導体ウェハのおもて面および裏面に付着した付着物を除去することを特徴とする。
また、請求項３３の発明にかかる半導体装置の製造方法は、請求項３１または３２に記載の発明において、前記プラズマ処理工程では、酸素を原料ガスとすることを特徴とする。
また、請求項３４の発明にかかる半導体装置の製造方法は、請求項３１〜３３のいずれか一つに記載の発明において、前記プラズマ処理工程では、容量結合型のプラズマ発生機構を用いることを特徴とする。
また、請求項３５の発明にかかる半導体装置の製造方法は、請求項３１〜３４のいずれか一つに記載の発明において、前記プラズマ処理工程では、複数枚の前記半導体ウェハをまとめて同時に処理するバッチ式のプラズマ処理装置を用いることを特徴とする。
また、請求項３６の発明にかかる半導体装置の製造方法は、請求項３５に記載の発明において、前記プラズマ処理工程では、前記半導体ウェハのおもて面および裏面を同時に処理する前記プラズマ処理装置を用いることを特徴とする。
上述した発明によれば、貼付工程において、半導体ウェハがおもて面側に凸に反った状態を維持するように、半導体ウェハの裏面にテープを貼り付ける。この状態の半導体ウェハにめっき工程を行うため、半導体ウェハのおもて面側と裏面側における引っ張り応力の釣り合いが取れる。このため、テープを剥離した後、半導体ウェハをほぼ平坦な状態とすることができる。これにより、半導体ウェハからチップ状に切断された半導体チップが反ってしまうことを軽減することができる。したがって、半導体チップの電気的特性を測定するときに、半導体チップをステージの正確な位置に吸着させることができ、半導体チップの電気的特性を確実に測定することができる。
また、半導体チップの反りを軽減することができるため、半導体チップの実装時、半導体チップの反りが原因ではんだ層にボイドが発生することを防止することができる。これにより、はんだ層に発生するボイドが原因で、半導体チップの実装位置がずれることや、短絡不良が発生することを防止することができる。また、半導体装置の寿命が短くなることを防止することができる。また、半導体チップの反りを軽減することができるため、半導体チップの実装時、はんだ層の全部または一部が所定の厚さより薄くなることを防止することができる。これにより、半導体チップの実装位置がずれることや、短絡不良が発生することなどを防止することができる。また、半導体装置の寿命が短くなることを防止することができる。
また、貼付工程において、裏面電極全体がフィルムまたはテープ（以下、単にテープとする）によって覆われる。また、貼付工程の前に、プラズマ処理工程を行うことで、裏面電極とテープとの密着力を向上させることができる。このため、裏面電極をテープによって確実に保護することができる。これにより、めっき工程中に、裏面電極とテープとの間にめっき液が浸入することはない。また、裏面電極表面がめっき液に曝されることがないため、裏面電極のはんだ濡れ性が悪くなることを防止することができる。これにより、この半導体ウェハをチップ状に切断することで作製された半導体チップをはんだ接合によって実装する際に、裏面電極とはんだ層との界面にボイドが発生することを防止することができる。
本発明にかかる半導体装置の製造方法によれば、半導体装置の信頼性を向上することができるという効果を奏する。また、歩留まりの高い半導体装置を製造することができるという効果を奏する。また、裏面電極の外観異常を防止することができるという効果を奏する。
実施の形態１にかかる半導体装置を示す断面図である。 実施の形態１にかかる半導体ウェハを示す平面図である。 実施の形態１にかかる半導体チップのおもて面電極を示す平面図である。 実施の形態１にかかる半導体チップの製造方法について示すフローチャートである。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。 裏面電極に外観異常が生じている半導体ウェハを示す平面図である。 実施の形態３にかかるプラズマ処理装置を模式的に示す説明図である。 半導体チップの反り量を示す特性図である。 裏面電極表面の炭素量を示す特性図である。 従来の半導体チップの製造方法について順に示す説明図である。 従来の半導体チップの製造方法について順に示す説明図である。 従来の半導体チップの製造方法について順に示す説明図である。 従来の半導体チップの製造方法について順に示す説明図である。 半導体チップに反りが生じている状態を示す断面図である。 従来の半導体チップの製造方法について示すフローチャートである。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置では、半導体チップ１のおもて面に、エミッタ電極となる第１おもて面電極２およびゲート電極となる第２おもて面電極３が設けられている。半導体チップ１には、例えばＩＧＢＴなどの半導体素子（不図示）が形成されている。第１おもて面電極２は、例えばエミッタ電極と、エミッタ電極を覆うめっき膜などで構成されてなる。半導体チップ１の裏面には、裏面電極４が設けられている。裏面電極４は、例えばコレクタ電極である。
第１おもて面電極２は、はんだ層１１を介して金属板５に接合されている。金属板５の第１おもて面電極２が接合された面に対して反対側の面には、はんだ層１２を介して金属板６が接合されている。第２おもて面電極３は、ボンディングワイヤ１３を介して、例えば外部装置（不図示）に接続するための金属板７に電気的に接続されている。裏面電極４は、はんだ層１４を介して金属板８が接合されている。金属板６と金属板８の間に挟まれた各部材は、樹脂９で封止されている。これにより、少なくとも半導体チップ１全体は、樹脂９で包まれている。
金属板（金属体）５，６，８は、半導体チップ１に発生した熱を放熱する放熱体としても機能を有する。金属板５，６，８は、熱伝導性に優れた材料で形成されているのがよい。金属板５，６，８は、例えば無電解Ｎｉ−Ｐめっきおよび無電解Ａｕめっきがこの順で施された順次積層されたＣｕ板であってもよい。金属板５，６，８の表面に上述したようなめっき処理を施すことによって、Ｃｕ板表面のはんだ付け性とボンディング性が向上するため、安定したはんだ接合が可能になる。はんだ層１１，１２，１４は、スズ（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系はんだやＳｎ−Ｎｉ−Ｃｕ系はんだ等の鉛（Ｐｂ）フリーはんだで形成されてもよい。ボンディングワイヤ１３は、ＡｌやＡｕ等からなるワイヤであってもよい。
図２は、実施の形態１にかかる半導体ウェハを示す平面図である。図２に示すように、半導体ウェハ２０には、ダイシング後に半導体チップ１となる領域に、それぞれ例えばＩＧＢＴなどの半導体素子（不図示）が形成されている。半導体ウェハ２０には、ダイシング後に半導体チップ１となる領域が、例えば格子状に設けられている。また、半導体ウェハ２０には、隣り合う半導体素子との間にダイシングラインが設けられている。
図３は、実施の形態１にかかる半導体チップのおもて面電極を示す平面図である。図３に示すように、半導体チップ１の表面には、第１おもて面電極２および第２おもて面電極３がそれぞれ複数設けられている。第１おもて面電極２および第２おもて面電極３は、例えば略矩形の平面形状を有していてもよい。第１おもて面電極２は、例えば第２おもて面電極３に比べて広い表面積を有するように設けられてもよい。第２おもて面電極３は、例えば半導体チップ１の端部に複数並列して設けられてもよい。図３に示すおもて面電極の配置は一例であり、その配置は、半導体チップ１上に形成される半導体素子に合わせて種々変更可能である。
図４は、実施の形態１にかかる半導体チップの製造方法について示すフローチャートである。また、図５〜図１０は、実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。まず、イオン注入および熱拡散によって、半導体ウェハ２０のおもて面の表面層に、例えばベース領域やエミッタ領域などのおもて面表面構造（不図示）を形成する（ステップＳ１）。半導体ウェハ２０の径および厚さは、例えばそれぞれ１５０ｍｍおよび６００μｍであってもよい。
ついで、おもて面電極として、Ａｌを主成分とするエミッタ電極２１を成膜する（ステップＳ２、図５）。このとき、エミッタ電極２１は、ベース領域およびエミッタ領域に接するように形成される。エミッタ電極２１は、例えば第１おもて面電極（図１，３参照）を構成する。つまり、エミッタ電極２１は、第１おもて面電極の最下層となる。ついで、半導体ウェハ２０のおもて面に、ポリイミドからなる保護膜２２を形成し、エミッタ電極２１が露出するように開口する（ステップＳ３、図６）。保護膜２２は、おもて面に露出する半導体ウェハ２０の表面を覆う。
ついで、半導体ウェハ２０の裏面側からバックグラインドやエッチングを行い、半導体ウェハ２０を薄化する（ステップＳ４、図７：薄化工程）。薄化後の半導体ウェハ２０の厚さは、例えば６０μｍ以上２５０μｍ以下であるのがよい。好ましくは、薄化後の半導体ウェハ２０の厚さは、８０μｍ以上１４０μｍ以下であるのがよい。何となれば、半導体ウェハ２０の厚さを８０μｍ以上１４０μｍ以下とすることで、ＩＧＢＴのドリフト領域の抵抗を減らすことができるので、飽和電圧Ｖｃｅ（ｓａｔ）とターンオフ損失Ｅｏｆｆのトレードオフが改善する効果と、素子の放熱性が高まることで耐熱性が向上する効果が期待できるからである。
ついで、イオン注入および熱拡散によって、半導体ウェハ２０の裏面の表面層に、コレクタ領域などの裏面半導体領域（不図示）を形成する（ステップＳ５）。ついで、半導体ウェハ２０の裏面に、複数の金属電極層が積層されてなる裏面電極４を形成する（ステップＳ６、図８：裏面電極形成工程）。このとき、裏面電極４は、コレクタ領域に接するように形成される。その後、例えば３５０℃の熱処理を行い、裏面電極４と半導体ウェハ２０からなるシリコン基板と界面においてオーミックコンタクトを形成し、裏面電極４のコンタクト抵抗を低減する。
ステップＳ６において、裏面電極４は、例えばスパッタ法によって、複数の電極層が積層されてなる積層膜として形成されてもよい。例えば、裏面電極４は、ＡｌＳｉ電極層、Ｔｉ電極層、Ｎｉ電極層およびＡｕ電極層がこの順で積層されてなる積層膜であってもよい。ＡｌＳｉ電極層、Ｔｉ電極層、Ｎｉ電極層およびＡｕ電極層の膜厚は、それぞれ例えば０．５μｍ、０．２μｍ、０．７μｍおよび０．１μｍであってもよい。裏面電極４の最表面層をＡｕ電極層とすることで、Ｎｉ電極層の酸化を防止することができるので、裏面電極４表面のはんだ濡れ性を良好にすることができる。このため、半導体チップの実装時、半導体チップとはんだ層（図１参照）との界面にボイドが発生することを防止することができる。これにより、半導体チップを良好にはんだ接合することができる。
ついで、半導体ウェハ２０の裏面をプラズマ処理し、半導体ウェハ２０の裏面に付着した付着物を除去する（ステップＳ７：プラズマ処理工程）。このとき、半導体ウェハ２０のおもて面にも同時にプラズマ処理を行い、半導体ウェハ２０のおもて面に付着した付着物を除去してもよい。プラズマ処理工程についての詳細な説明は、後述する。ついで、半導体ウェハ２０の裏面に、例えば熱または紫外線によって粘着力が低下するフィルムまたはテープ（以下、剥離テープとする）２３を貼り付ける（ステップＳ８、図９：貼付工程）。貼付工程についての詳細な説明は、後述する。
ついで、無電解めっき処理によって、半導体ウェハ２０のおもて面に、おもて面電極としてめっき膜２６を形成する（ステップＳ９、図１０：めっき工程）。めっき膜２６は、例えばＮｉからなる第１めっき層２４およびＡｕからなる第２めっき層２５がこの順で積層されてなる積層膜（無電解Ｎｉ／Ａｕめっき膜）であってもよい。めっき工程についての詳細な説明は、後述する。そして、例えば剥離テープ２３に紫外線を照射し、剥離テープ２３の粘着力を低下させた後、半導体ウェハ２０から剥離テープ２３を剥離する（不図示：剥離工程）。ついで、半導体ウェハ２０をチップ状にダイシングし、半導体チップ１を切り出す（不図示：切断工程）。
ついで、図１に示すように、半導体チップ１のおもて面および裏面に、第１おもて面電極２（めっき膜２６）および裏面電極４にそれぞれ電気的に接続された金属板５，６，８をはんだ接合する（接合工程）。また、第２おもて面電極３に、ボンディングワイヤ１３を介して金属板７を接続する。ついで、半導体チップ１全体を、例えば樹脂９で封止する（封止工程）。ここでは、樹脂９で半導体チップ１を封止しているが、半導体チップ１に形成される半導体素子によって種々変更可能であり、例えばセラミックや低融点ガラスで封止してもよい。これにより、図１に示すような半導体装置が完成する。
図１１〜図１４は、実施の形態１にかかる半導体チップの製造方法について順に示す説明図である。図１１〜図１４では、図４のステップＳ６以降の処理を詳細に示している。裏面電極形成工程（図４のステップＳ６参照）の後、図１１に示すように、半導体ウェハ２０は、裏面電極（不図示）による引っ張り応力によって、おもて面側に凸に反った状態となる。
ついで、プラズマ処理工程（図４のステップＳ７参照）を行った後、図１２に示すように貼付工程を行い、半導体ウェハ２０がおもて面側に凸に反った状態を維持するように、半導体ウェハ２０の裏面に剥離テープ２３を貼り付ける（図４のステップＳ８参照）。このとき、半導体ウェハ２０のおもて面をステージ（不図示）に吸着させ、半導体ウェハ２０を平坦にした状態で、剥離テープ２３を貼り付ける。剥離テープ２３の剛性は半導体ウェハ２０の剛性よりも低いため、ステージへの吸着を解除した後も、半導体ウェハ２０は、おもて面側に凸に反った状態を維持する。
ついで、図１３に示すようにめっき工程を行い、おもて面側に凸に反った状態の半導体ウェハ２０のおもて面に、無電解めっき法によりめっき膜２６を形成する（図４のステップＳ９参照）。ここで、めっき膜２６は、半導体ウェハ２０のおもて面側に凸に反った形状で形成される。
ついで、図１４に示すように剥離工程を行い、半導体ウェハ２０から剥離テープ２３を剥離する。これにより、半導体ウェハ２０は、剥離テープ２３による応力から開放される。このとき、半導体ウェハ２０のおもて面では、めっき膜２６によっておもて面側に凹に変形するような引っ張り応力が加えられている。一方、半導体ウェハ２０の裏面では、裏面電極（不図示）によっておもて面側に凸に変形するような引っ張り応力が加えられている。つまり、めっき工程が行われた時点で（図１３参照）、半導体ウェハ２０内部では、おもて面側と裏面側にそれぞれかかる引っ張り応力の釣り合いが取れた状態となっている。これにより、図１４に示すように、剥離テープ２３を剥離したときに、半導体ウェハ２０をほぼ平坦な状態とすることができる。
次に、プラズマ処理工程について詳細に説明する。裏面電極表面に有機系の付着物が付着していると、剥離テープ２３の密着性が低下して、裏面電極と剥離テープ２３の間にめっき液が侵入して外観不良が生じやすくなることが、本発明の発明者らによって明らかになっている。半導体ウェハ２０の裏面への付着物の付着は、例えば、大気中の炭化水素（ＣｘＨｙ）が電極表面に自然吸着したり、ハンドリング時にピンセットや自動搬送機構のロボットハンドがウェハ裏面に接触したり、自動搬送機構のステージにウェハを置いたりするなど、一般的な工程の中で生じると推測される。また、他の工程と共用しているウェハカセットから付着したり、裏面電極を形成するスパッタ装置や蒸着装置の油回転ポンプ（ロータリーポンプ）から油が真空槽側に逆拡散してウェハを汚染したりするなどの原因も挙げられる。
そこで、プラズマ処理工程を行い、半導体ウェハ２０の裏面に付着した有機物などの付着物を除去する。これにより、後の貼付工程において、半導体ウェハ２０の裏面と剥離テープ２３との密着性を向上させることができる。したがって、後のめっき工程において、半導体ウェハ２０のおもて面にめっき膜２６を形成する際に、半導体ウェハ２０の裏面と剥離テープ２３との間にめっき液の浸入することを防止することができる。これにより、例えば次のような問題を解消することができる。
図１５は、裏面電極に外観異常が生じている半導体ウェハを示す平面図である。半導体ウェハ２０と剥離テープ２３との密着性が悪い場合、半導体ウェハ２０と剥離テープ２３との間に、半導体ウェハ２０の外周端部側からめっき液が侵入してしまう。そして、図１５に示すように、裏面電極４０の外周端部の表面にめっきが異常析出したり、裏面電極４０の外周端部の表面が変色したりするなどの外観異常４１が発生してしまう。このような問題は、半導体ウェハ２０の裏面をプラズマ処理することで防止することができる。
また、プラズマ処理工程では、半導体ウェハ２０のおもて面および裏面を同時にプラズマ処理し、半導体ウェハ２０のおもて面に付着する例えばポリイミドからなる保護膜の残渣などの付着物を除去してもよい。半導体ウェハ２０のおもて面および裏面を同時にプラズマ処理することで、半導体ウェハ２０のおもて面に付着する付着物を除去すると同時に、半導体ウェハ２０の裏面に付着する付着物を除去することができる。また、半導体ウェハ２０のおもて面にめっき処理を行う直前に、半導体ウェハ２０のおもて面に付着する付着物を除去することができる。これにより、次に示すようなおもて面電極に生じる問題を解消すると同時に、半導体ウェハ２０と剥離テープ２３との密着性を向上することができ、めっき工程において裏面電極４０に外観異常４１が発生することを防止することができる。また、半導体ウェハ２０のおもて面と裏面とを別々にプラズマ処理する場合に比べて、工程数を低減することができる。
半導体ウェハ２０のおもて面には、例えば保護膜２２を形成する際に（図４のステップＳ３）、保護膜２２の開口部に露出するエミッタ電極２１表面にポリイミドの残渣が残ってしまうことがある。エミッタ電極２１の表面にポリイミドの残渣がある場合、めっき工程において、エミッタ電極２１の表面に正常なＮｉめっき層（第１めっき層２４）を成長させることができない。ポリイミドの残渣は、耐薬品性が高いため、めっき工程の前処理として行われるエミッタ電極２１表面を脱脂する工程や、アルミニウムからなるエミッタ電極２１表面の不働態膜を強アルカリのエッチング液で除去する工程では除去することができない。このため、半導体ウェハ２０のおもて面をプラズマ処理し、ポリイミドの残渣を除去するのが望ましい。
次に、貼付工程について詳細に説明する。貼付工程では、少なくとも裏面電極４を覆うように、半導体ウェハ２０の裏面に剥離テープ２３を貼り付ける。好ましくは、半導体ウェハ２０の裏面全体を覆うように、半導体ウェハ２０の裏面に剥離テープ２３を貼り付けるのがよい。これにより、めっき工程において、めっき液から裏面電極４を保護することができる。また、半導体ウェハ２０は剥離テープ２３によって補強されるため、半導体ウェハ２０の強度を向上させることができる。
さらに、望ましくは、剥離テープ２３が半導体ウェハ２０の裏面端部から外側にはみ出すように、半導体ウェハ２０の裏面に剥離テープ２３を貼り付けるのがよい。剥離テープ２３を半導体ウェハ２０の裏面端部から外側にはみ出させることで、半導体ウェハ２０をウェハカセットに収納したり，半導体ウェハ２０が治具に接触してしまったりした時などに、半導体ウェハ２０が破損することを防止することができる。但し、半導体ウェハの２０裏面端部から外側にはみ出させる剥離テープ２３の幅（以下、剥離テープ２３のはみ出し幅とする）を広くしすぎると、ウェハカセットへの収納が困難となってしまう。このため、剥離テープ２３のはみ出し幅は、１ｍｍ以下であるのが望ましい。
また、貼付工程では、剥離テープ２３の端部を外側に引っ張り、剥離テープ２３に張力をかけた状態で、半導体ウェハ２０の裏面に剥離テープ２３を貼り付けてもよい。例えば、ロール状に巻き取られた剥離テープ２３を引き出す際に、長さ方向に引っ張ることで張力をかけてもよいし、剥離テープ２３を例えば略矩形状に切断して、四隅を引っ張ることで均等に張力をかけてもよい。このように剥離テープ２３に張力をかけることで、半導体ウェハ２０の裏面側には、剥離テープ２３が収縮する方向に応力が加えられる。これにより、剥離テープ２３を貼り付けた半導体ウェハ２０を、おもて面側に凸に反った状態で維持することができる。
また、貼付工程では、剥離テープ２３の貼り付け時に、半導体ウェハ２０を４０℃以上６０℃以下に加熱してもよい。これにより、剥離テープ２３は、４０℃以上６０℃以下の温度で加熱された状態で、半導体ウェハ２０の裏面に貼り付けられる。このように剥離テープ２３を貼り付けることで、半導体ウェハ２０の裏面側には、剥離テープ２３が熱収縮する方向に応力が加えられる。これにより、剥離テープ２３を貼り付けた半導体ウェハ２０を、おもて面側に凸に反った状態で維持することができる。
また、貼付工程では、芦田隆博らが上述した特許文献１１の中で報告するように、真空容器内で剥離テープ２３を貼り付けてもよい。これにより、剥離テープ２３は、気泡がない状態で半導体ウェハ２０の裏面に貼り付けられる。このように剥離テープ２３を貼り付けることで、半導体ウェハ２０と剥離テープ２３の界面でめっき液の浸透を抑えることができる。
また、剥離テープ２３は、半導体ウェハ２０よりも剛性が低いのがよい。また、剥離テープ２３の厚さは、５μｍ以上５００μｍ以下であるのがよい。好ましくは、剥離テープ２３の厚さは、４０μｍ以上８０μｍ以下であるのがよい。その理由は、剥離テープ２３を貼り付けた半導体ウェハ２０を、おもて面側に凸に反った状態で維持しやすくするためである。
また、剥離テープ２３は、無電解めっき液に対して耐性があるものがよい。例えば、剥離テープ２３は、ポリイミドフィルム（ＰＩ）、ポリフェニレンサルファイド（ＰＰＳ：Ｐｏｌｙｐｈｅｎｙｌｅｎｅｓｕｌｆｉｄｅ）、ポリエチレンテレフタレート（ＰＥＴ：Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）および芳香族ポリアミド（アラミド、ＰＡ：Ｐｏｌｙａｍｉｄｅ）のいずれか一つを主成分としてもよい。
また、剥離テープ２３は、半導体ウェハ２０の裏面に接する面に粘着層を備えていてもよい。粘着層は、熱または紫外線によって硬化して粘着力が低下するものであるのがよい。例えば、粘着層は、アクリル酸エステル（Ａｃｒｙｌａｔｅ Ｅｓｔｅｒ：ＣＨ2＝ＣＨＣＯＯＲ）を主原料としたポリマーを主成分としてもよい。また、粘着層は、熱または紫外線によって粘着層から気体が発生して粘着力が低下するものであってもよい。
次に、めっき工程について詳細に説明する。めっき工程では、半導体ウェハ２０は、裏面に剥離テープ２３が貼り付けられた状態で無電解めっき浴に浸される。そして、上述したように、無電解めっき処理によって、めっき膜２６として、例えばＮｉからなる第１めっき層２４およびＡｕからなる第２めっき層２５がこの順で積層される（図１０参照）。第１めっき層２４および第２めっき層２５の膜厚は、それぞれ例えば５μｍおよび０．０３μｍであってもよい。
また、第１めっき層２４は、それぞれ７５℃以上８５℃以下に保たれた無電解めっき浴でめっき処理されることで形成されるのが好ましい。第２めっき層２５は、７０℃以上８０℃以下に保たれた無電解めっき浴でめっき処理されることで形成されるのが好ましい。第１めっき層２４および第２めっき層２５を形成する際の無電解めっき浴の浴温度をそれぞれ７５℃以上８５℃以下および７０℃以上８０℃以下とすることで、めっき層の析出速度を高めることができる。また、無電解めっき液が自然分解することを防止することができる。
また、第１めっき層２４は、ＮｉおよびＰからなる合金（無電解Ｎｉ−Ｐめっき層）であってもよい。ここで、第１めっき層２４に含まれるＰの濃度は、２ｗｔ％以上８ｗｔ％以下であるのがよい。このようなＰ濃度を有する第１めっき層２４は、一般的な室温下において、半導体ウェハ２０に引っ張り応力を生じさせる。つまり、半導体ウェハ２０には、第１めっき層２４によって、おもて面側に凹に変形させるような引っ張り応力が加えられる。これにより、おもて面側に凸に反った状態の半導体ウェハ２０の反りを平坦な状態にするように引っ張り応力が加わる。したがって、剥離テープ２３を剥がした後、半導体ウェハ２０の反りが軽減される（例えば、非特許文献１のｐ．３６参照）。
また、第１めっき層２４の膜厚を適宜増減させることで、半導体ウェハ２０の反り量を間接的に制御することができる。このとき、第１めっき層２４の厚さを含めためっき膜２６の厚さを、例えば３μｍ以上６μｍ以下とするのがよい。特に、第１めっき層２４を無電解Ｎｉ−Ｐめっき層としためっき膜２６（無電解Ｎｉ−Ｐ／Ａｕめっき層）において、おもて面側に凸に反った状態の半導体ウェハ２０を平坦にする効果を最も発揮させることができる。
以上、説明したように、実施の形態１によれば、貼付工程において、裏面電極４全体が剥離テープ２３によって覆われる。また、貼付工程の前に、プラズマ処理工程を行うことで、裏面電極４と剥離テープ２３との密着力を向上させることができる。このため、裏面電極４を剥離テープ２３によって確実に保護することができる。これにより、めっき工程中に、裏面電極４と剥離テープ２３との間にめっき液が浸入することはない。したがって、裏面電極４表面に外観異常４１が発生することを防止することができる。また、裏面電極４表面に外観異常４１が発生することを防止することができるため、裏面電極４のはんだ濡れ性が悪くなることを防止することができる。これにより、この半導体ウェハ２０をダイシングすることで作製された半導体チップ１をはんだ接合によって実装する際に、裏面電極４とはんだ層１４との界面にボイドが発生することを防止することができる。したがって、半導体チップ１と金属板８とをボイドを発生させることなくはんだ接合することができ、半導体装置の信頼性を向上することができる。
また、上述したように、貼付工程およびめっき工程を順次行い、ほぼ平坦な状態となった半導体ウェハ２０をダイシングし、半導体チップ１を作製する。このため、半導体チップ１の反りを軽減することができる。これにより、半導体チップ１の電気的特性を測定するときに、半導体チップ１をステージの正確な位置に吸着させることができる。したがって、半導体チップ１の電気的特性を確実に測定することができる。また、半導体チップ１の反りを軽減することができるため、半導体チップ１の実装時、半導体チップ１の反りが原因ではんだ層１１，１２，１４にボイドが発生することを防止することができる。これにより、はんだ層１１，１２，１４に発生するボイドが原因で、半導体チップ１の実装位置がずれることや、短絡不良が発生することを防止することができる。したがって、歩留まりの高い半導体装置を製造することができる。また、はんだ層１１，１２，１４にボイドが発生することを防止することができるため、半導体装置の寿命が短くなることを防止することができる。これにより、半導体装置の信頼性を向上することができる。また、半導体チップ１の反りを軽減することができるため、半導体チップ１の実装時、はんだ層１１，１２，１４の全部または一部が所定の厚さより薄くなることを防止することができる。これにより、半導体チップ１の実装位置がずれることや、短絡不良が発生することなどを防止することができる。したがって、歩留まりの高い半導体装置を製造することができる。また、はんだ層１１，１２，１４の全部または一部が所定の厚さより薄くなることを防止することができるため、半導体装置の寿命が短くなることを防止することができる。これにより、半導体装置の信頼性を向上することができる。
（実施の形態２）
貼付工程において、半導体ウェハ２０をおもて面側に凸に積極的に反らせるように、半導体ウェハ２０の裏面に剥離テープ２３を貼り付けてもよい。
実施の形態２では、貼付工程において、裏面電極形成工程時の半導体ウェハ２０の反りの状態よりも、半導体ウェハ２０がおもて面側に凸に反るように剥離テープ２３を貼り付ける。例えば、実施の形態１と同様に、剥離テープ２３を加熱してもよいし、剥離テープ２３に張力をかけてもよい。
実施の形態２では、上述したように半導体ウェハ２０をおもて面側にさらに凸に反らせてからめっき工程を行うことで、実施の形態１のように裏面電極４によって生じる反りの状態のみを維持しただけでは、半導体ウェハ２０のおもて面側に生じる引っ張り応力が裏面側に生じる引っ張り応力よりも大きくなってしまう場合において、半導体ウェハ２０のおもて面側および裏面側に生じる引っ張り応力の釣り合いを取ることができる。したがって、実施の形態１と同様に、半導体ウェハ２０をほぼ平坦な状態とすることができる。それ以外の工程および条件は、実施の形態１と同様である。
また、裏面電極形成工程後に、半導体ウェハ２０がおもて面側に凸に反った状態となっていない場合でも、貼付工程において、半導体ウェハ２０をおもて面側に凸に積極的に反らせてよい。つまり、裏面電極形成工程後に、半導体ウェハ２０が平坦な状態や、おもて面側に凹に反った状態であったとしても、貼付工程において、半導体ウェハ２０をおもて面側に凸に積極的に反らせることで同様の効果を得ることができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図１６は、実施の形態３にかかるプラズマ処理装置を模式的に示す説明図である。図１６に示すように、プラズマ処理装置３０には、半導体ウェハ２０を挟むように２枚の平らな極板３１，３２で構成される容量結合型（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）のプラズマ発生機構を備えている。極板３１は、グランドに設置されている。一方、極板３２は、高周波電源３３に接続されている。極板３１および極板３２は、コンデンサと同様の機能を有する。また、極板３１と極板３２との間には、複数の半導体ウェハ２０を支える石英ボート３４が備えられている。
石英ボート３４は、半導体ウェハ２０の極板３１側の端部を支える例えば４本の棒状の支持部と、支持部の端部に連結された例えば板状の連結部（不図示）とからなる。各支持部は、極板３１，３２の表面に平行に備えられている。また、各支持部は、半導体ウェハ２０の端部がちょうど収まる程度の複数の溝を有する。半導体ウェハ２０は、半導体ウェハ２０の極板３１側の異なる４箇所の端部が各支持部の溝にそれぞれ収められることで、石英ボート３４に垂直に支えられる。つまり、半導体ウェハ２０は、半導体ウェハ２０のおもて面が極板３１の表面に垂直になるように、石英ボート３４に設置される。
また、石英ボート３４は、半導体ウェハ２０を支える部分（支持部および連結部）以外が原料ガスの通気口として開いた形状となっている。このため、各半導体ウェハ２０間には半導体ウェハ２０の表面に平行な方向に原料ガスが流れる。これにより、各半導体ウェハ２０のおもて面および裏面を同時に原料ガスに曝すことができ、半導体ウェハ２０のおもて面および裏面を同時にプラズマ処理することができる。また、プラズマ処理装置３０は、複数枚の半導体ウェハ２０をまとめて同時に処理することができるバッチ（ｂａｔｃｈ）式を採用したものであってもよい。このようなプラズマ処理装置３０は、例えば実施の形態１〜３に示すプラズマ処理工程で用いられる。
また、プラズマ処理工程では、酸素（Ｏ2）を原料ガスとするプラズマを用いてもよい。また、四フッ化メタン（ＣＦ4）およびＯ2を原料ガスとするプラズマを用いてもよい。このようなプラズマを用いることで、半導体ウェハのおもて面および裏面に付着した有機物を除去する能力を向上することができる。また、プラズマ処理工程では、高周波電源３３の高周波電力を、９００Ｗ（１３．５６ＭＨｚ）としてもよい。プラズマ処理装置３０内部に導入する酸素流量を、８０ｓｃｃｍとしてもよい。プラズマ処理装置３０内部の圧力を、１８Ｐａとしてもよい。
このようなプラズマ処理装置３０を用いてプラズマ処理工程を行うことで、次のような問題を解消することができる。めっき工程の前処理では、ｐＨ１以下の強酸とｐＨ１２以上の強アルカリを含む前処理液に半導体ウェハ２０が浸される。また、めっき工程では、例えば７０℃以上８５℃以下の比較的高温なめっき液に半導体ウェハ２０が浸される。剥離テープ２３（図９，１２等参照）は、このような前処理液やめっき液から裏面電極４を保護する機能を有する。しかし、裏面電極４の最表面層であるＡｕ電極層に対する剥離テープ２３の密着力は、シリコン（Ｓｉ）やＡｌ、ステンレス（ＳＵＳ）等に比べて低い。このため、裏面電極４と剥離テープ２３との密着性を確保するのは難しい。さらに、裏面電極４表面に有機系の付着物が存在する場合、裏面電極４と剥離テープ２３との密着性は、さらに低下してしまう。上述したようにプラズマ処理を行うことで、裏面電極４表面に付着した有機系を除去することができ、実施の形態１と同様に、裏面電極４と剥離テープ２３の密着性を向上することができる。
また、プラズマ処理装置３０として、バレル式の誘導結合型プラズマ処理装置を用いても同様の効果を得ることができる。それ以外の工程および条件は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施例１）
図１７は、チップサイズが１２ｍｍ角の半導体チップの反り量を示す特性図である。まず、ウェハサイズが６インチで裏面電極が形成された半導体ウェハを準備した。このときの半導体ウェハの反りは、２〜５ｍｍ程度であった。ついで、この半導体ウェハに対して、実施の形態１に従い、貼付工程およびめっき工程を順次行った（図１２，１３参照）。つまり、貼付工程では、半導体ウェハの裏面に剥離テープを貼り付けている。ついで、半導体ウェハ２０をダイシングして半導体チップ１を作製した（以下、第１実施例とする）。比較として、半導体ウェハの裏面に支持基板を貼り付けてめっき処理を行い（図２０，２１参照）、この半導体ウェハをダイシングして半導体チップを作製した（以下、従来例とする）。従来例のそれ以外の条件は、第１実施例と同様である。その後、第１実施例および従来例において、半導体チップの反りｔc（図２３参照）を測定した。
図１７に示す結果より、第１実施例では、半導体チップの反り量は４μｍ程度となった。図示省略するが、第１実施例では、ダイシング前の半導体ウェハ２０はほぼ平坦となった。実施の形態１に従って貼付工程およびめっき工程を行うことで、半導体ウェハの反りが解消されるため、半導体チップの反りを軽減することができると推測される。これにより、本発明にかかる半導体チップの製造方法を用いることで、半導体チップの反りを軽減することができることがわかった。一方、従来例では、半導体チップの反り量は、２９μｍ程度であった。これにより、従来の半導体チップの製造方法では、半導体チップの反り量は、半導体ウェハの反り量よりも増大してしまうことがわかった。
本発明者らの検討によると、出荷検査、あるいは特性不良チップのスクリーニングとして半導体チップの電気的特性を測定する際に、半導体チップの反り量を５〜１０μｍ程度に抑えることで、上述したような後工程において半導体チップの電気的特性を評価する際に生じる問題を解消することができることがわかっている。このため、本発明にかかる半導体チップの製造方法を用いることで、半導体チップの電気的特性を評価する際の問題を解消することができることがわかった。
また、半導体チップの実装時においても、上述したように、半導体チップの反り量を５〜１０μｍ程度に抑えることで、上述したような半導体チップの実装時に生じる問題を解消することができることがわかっている。このため、本発明にかかる半導体チップの製造方法を用いることで、上述したような半導体チップの実装時に生じる問題も解消することができることがわかった。
（実施例２）
図１８は、裏面電極表面の炭素量を示す特性図である。図１８では、ＥＳＣＡ（Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ：Ｘ線光電子分光分析）によって、裏面電極表面に付着した炭素（Ｃ）の組成比を測定している。まず、実施の形態１に従い、裏面電極形成工程を行った半導体ウェハを準備した（以下、第２実施例とする）。そして、第２実施例において、プラズマ処理工程前における炭素量および、プラズマ処理工程後における炭素量を測定した。
図１８に示す結果より、プラズマ処理前の炭素量は、６５ａｔ％であった。それに対して、プラズマ処理後の炭素量は、３６ａｔ％であった。これにより、プラズマ処理工程を行うことで、裏面電極表面に付着する付着物を低減することができることがわかった。ここで、ａｔ％とはａｔｏｍｉｃ ｐｅｒｃｅｎｔを意味し、原子数１００中に含まれる炭素原子の数を示している。
以上において本発明では、半導体チップに形成される半導体素子としてＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）などの、おもて面および裏面に電極を有する半導体素子に適用することが可能である。
また、上述したプラズマ処理工程は、上述した反りを生じさせた半導体ウェハに対して行う場合に限らず、めっき処理を行う面およびテープを貼り付ける面を有する半導体ウェハに対して行ってもよい。この場合、上述した実施の形態と同様に、めっき処理およびテープの貼り付けを行う前に、半導体ウェハのめっき処理を行う面およびテープを貼り付ける面をプラズマ処理する。また、半導体ウェハのめっき処理を行う面およびテープを貼り付ける面を同時にプラズマ処理してもよい。
以上のように、本発明にかかる半導体装置の製造方法は、デバイス厚の薄い半導体チップを製造するのに有用であり、特に、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）、スイッチング電源やハイブリッド車向け昇圧ＤＣ−ＤＣコンバータに用いられるＩＧＢＴ等の電力用半導体装置の製造に適している。
２０ 半導体ウェハ
２３ 剥離テープ
２６ めっき膜

Claims (36)

  1. 半導体ウェハの裏面に、裏面電極を形成する裏面電極形成工程と、
    前記裏面電極が形成されることによって反った状態となっている前記半導体ウェハの裏面に、当該半導体ウェハの反りを維持するフィルムまたはテープを貼り付ける貼付工程と、
    前記貼付工程の後、前記反った状態の前記半導体ウェハのおもて面に、おもて面電極としてめっき膜を形成するめっき工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記半導体ウェハの裏面に、裏面電極を形成する裏面電極形成工程と、
    前記裏面電極形成工程の後、前記半導体ウェハがおもて面側に凸に反った状態となるように、当該半導体ウェハの裏面に、フィルムまたはテープを貼り付ける貼付工程と、
    前記反った状態の前記半導体ウェハのおもて面に、おもて面電極としてめっき膜を形成するめっき工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 半導体ウェハの裏面に形成された裏面電極によって、おもて面側に凸に反った状態となっている半導体ウェハの裏面に、当該半導体ウェハの反りを維持するフィルムまたはテープを貼り付ける貼付工程と、
    前記貼付工程の後、前記反った状態の前記半導体ウェハのおもて面に、おもて面電極としてめっき膜を形成するめっき工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記めっき工程の後、前記半導体ウェハをチップ状に切断する切断工程をさらに含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記めっき工程の後、前記切断工程の前に、前記フィルムまたは前記テープを半導体ウェハから剥離する剥離工程をさらに含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記切断工程によって切断された半導体チップのおもて面側および裏面側に、放熱体となり、かつおもて面電極および裏面電極にそれぞれ電気的に接続された金属体を接合する接合工程と、
    前記金属体が接合された前記半導体チップのうち、少なくとも当該半導体チップ全体を封止する封止工程と、
    をさらに含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
  7. 前記貼付工程では、前記半導体ウェハのおもて面をステージに吸着させ、当該半導体ウェハを平坦にした状態で、前記フィルムまたは前記テープを貼り付けることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記貼付工程では、少なくとも前記半導体ウェハの前記裏面電極を覆うように、前記フィルムまたは前記テープを貼り付けることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記貼付工程では、前記半導体ウェハの裏面全体を覆うように、前記フィルムまたは前記テープを貼り付けることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
  10. 前記貼付工程では、前記フィルムまたは前記テープが前記半導体ウェハの裏面端部から外側にはみ出すように、当該フィルムまたは当該テープを貼り付けることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記半導体ウェハの裏面端部から外側にはみ出させる前記フィルムまたは前記テープの幅は、１ｍｍ以下であることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記貼付工程では、前記フィルムまたは前記テープの端部を外側に引っ張り、当該フィルムまたは当該テープに張力をかけた状態で貼り付けることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記貼付工程では、前記フィルムまたは前記テープを４０℃以上６０℃以下の温度で加熱することを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記貼付工程では、前記半導体ウェハよりも剛性が低い前記フィルムまたは前記テープを用いることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記貼付工程では、４０μｍ以上８０μｍ以下の厚さを有する前記フィルムまたは前記テープを用いることを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記貼付工程では、ポリイミド、ポリフェニレンサルファイド、ポリエチレンテレフタレートおよび芳香族ポリアミドのいずれか一つを主成分とする前記フィルムまたは前記テープを用いることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 前記貼付工程では、熱または紫外線によって粘着力が低下する前記フィルムまたは前記テープを用いることを特徴とする請求項１〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記貼付工程では、前記フィルムまたは前記テープに備えられた粘着層が、前記半導体ウェハの裏面に接するように貼り付けられ、
    前記粘着層は、熱または紫外線によって硬化して粘着力が低下することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記貼付工程では、前記フィルムまたは前記テープに備えられた粘着層が、前記半導体ウェハの裏面に接するように貼り付けられ、
    前記粘着層は、アクリル酸エステルを主原料としたポリマーを主成分とすることを特徴とする請求項１７に記載の半導体装置の製造方法。
  20. 前記貼付工程では、前記フィルムまたは前記テープに備えられた粘着層が、前記半導体ウェハの裏面に接するように貼り付けられ、
    前記粘着層は、熱または紫外線によって当該粘着層から気体が発生して粘着力が低下することを特徴とする請求項１７に記載の半導体装置の製造方法。
  21. 前記裏面電極は、少なくとも最表面に金からなる電極層が積層されてなる積層膜であること特徴とする請求項１〜２０のいずれか一つに記載の半導体装置の製造方法。
  22. 前記めっき膜は、無電解めっき法により形成されること特徴とする請求項１〜２１のいずれか一つに記載の半導体装置の製造方法。
  23. 前記めっき膜は、ニッケルからなる第１めっき層および金からなる第２めっき層が順次積層されてなる積層膜であること特徴とする請求項１〜２２のいずれか一つに記載の半導体装置の製造方法。
  24. 前記第１めっき層は、７５℃以上８５℃以下に保たれた無電解めっき浴でめっき処理されることで形成されること特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記第２めっき層は、７０℃以上８０℃以下に保たれた無電解めっき浴でめっき処理されることで形成されること特徴とする請求項２３または２４に記載の半導体装置の製造方法。
  26. 前記第１めっき層は、ニッケルおよびリンからなる合金であり、当該第１めっき層に含まれるリンの濃度は、２ｗｔ％以上８ｗｔ％以下であることを特徴とする請求項２３〜２５のいずれか一つに記載の半導体装置の製造方法。
  27. 前記めっき膜の厚さは、３μｍ以上６μｍ以下であることを特徴とする請求項２３〜２６のいずれか一つに記載の半導体装置の製造方法。
  28. 前記半導体ウェハの裏面に前記裏面電極を形成する前に、当該半導体ウェハのおもて面に、アルミニウムを主成分とする電極を形成する工程をさらに含み、
    前記めっき工程では、前記アルミニウムを主成分とする電極の上に、前記めっき膜が形成されること特徴とする請求項１〜２７のいずれか一つに記載の半導体装置の製造方法。
  29. 前記半導体ウェハの裏面に前記裏面電極を形成する前に、当該半導体ウェハを裏面側から薄化する薄化工程をさらに含み、
    前記裏面電極は、前記薄化工程によって薄くされた前記半導体ウェハの裏面に形成されることを特徴とする請求項１〜２８のいずれか一つに記載の半導体装置の製造方法。
  30. 前記薄化工程では、前記半導体ウェハの厚さを８０μｍ以上１４０μｍ以下にすることを特徴とする請求項２９に記載の半導体装置の製造方法。
  31. 前記半導体ウェハの裏面に前記裏面電極を形成した後、前記貼付工程の前に、前記半導体ウェハの裏面をプラズマ処理し、当該半導体ウェハの裏面に付着した付着物を除去するプラズマ処理工程をさらに含むことを特徴とする請求項１〜３０のいずれか一つに記載の半導体装置の製造方法。
  32. 前記プラズマ処理工程では、前記半導体ウェハのおもて面および裏面を同時にプラズマ処理し、当該半導体ウェハのおもて面および裏面に付着した付着物を除去することを特徴とする請求項３１に記載の半導体装置の製造方法。
  33. 前記プラズマ処理工程では、酸素を原料ガスとすることを特徴とする３１または３２に記載の半導体装置の製造方法。
  34. 前記プラズマ処理工程では、容量結合型のプラズマ発生機構を用いることを特徴とする請求項３１〜３３のいずれか一つに記載の半導体装置の製造方法。
  35. 前記プラズマ処理工程では、複数枚の前記半導体ウェハをまとめて同時に処理するバッチ式のプラズマ処理装置を用いることを特徴とする請求項３１〜３４のいずれか一つに記載の半導体装置の製造方法。
  36. 前記プラズマ処理工程では、前記半導体ウェハのおもて面および裏面を同時に処理する前記プラズマ処理装置を用いることを特徴とする請求項３５に記載の半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013087298A (ja) * 2011-10-13 2013-05-13 Denso Corp 半導体装置の製造方法
WO2015034118A1 (ko) * 2013-09-09 2015-03-12 Yoo Bong Young 실리콘 기판의 표면 박리 방법
JP2015053455A (ja) * 2013-09-09 2015-03-19 株式会社東芝 電力用半導体装置及びその製造方法
JP2015156479A (ja) * 2014-01-20 2015-08-27 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイス
JP2016197737A (ja) * 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体
DE102016216521A1 (de) 2015-09-15 2017-03-16 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleiteranordnung
US10230007B2 (en) 2014-07-25 2019-03-12 Tamura Corporation Semiconductor element, method for manufacturing same, semiconductor substrate, and crystal laminate structure
US10892253B2 (en) 2016-09-09 2021-01-12 Fuji Electric Co., Ltd. Semiconductor device manufacturing method and semiconductor device
WO2021225124A1 (ja) * 2020-05-08 2021-11-11 ローム株式会社 半導体装置、半導体パッケージ、および、それらの製造方法
JPWO2021229728A1 (ja) * 2020-05-13 2021-11-18

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337113B2 (en) * 2012-11-20 2016-05-10 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN103871838B (zh) * 2012-12-18 2016-12-28 上海华虹宏力半导体制造有限公司 功率器件的制造方法
JP6056968B2 (ja) * 2013-05-10 2017-01-11 富士電機株式会社 半導体装置
JP6094392B2 (ja) * 2013-06-11 2017-03-15 株式会社デンソー 半導体装置
JP5983889B2 (ja) * 2013-09-27 2016-09-06 富士電機株式会社 半導体装置の製造方法
CN104576347B (zh) * 2014-08-18 2017-08-08 上海华虹宏力半导体制造有限公司 Igbt背面金属化的改善方法
DE102015204698B4 (de) * 2015-03-16 2023-07-20 Disco Corporation Verfahren zum Teilen eines Wafers
DE102015104570B4 (de) * 2015-03-26 2019-07-11 Infineon Technologies Ag Leistungs-chip und chipanordnung
US20170092838A1 (en) * 2015-09-29 2017-03-30 Seiko Epson Corporation Piezoelectric driving apparatus, method of manufacturing the same, motor, robot, and pump
KR20180095590A (ko) * 2016-01-19 2018-08-27 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치 및 전력용 반도체 장치를 제조하는 방법
DE102016109349A1 (de) * 2016-05-20 2017-11-23 Infineon Technologies Ag Chipgehäuse, verfahren zum bilden eines chipgehäuses und verfahren zum bilden eines elektrischen kontakts
CN107785257A (zh) * 2016-08-24 2018-03-09 比亚迪股份有限公司 Igbt器件背面工艺方法及igbt器件
US10937657B2 (en) * 2016-10-28 2021-03-02 Mitsubishi Electric Corporation Semiconductor device including a reactant metal layer disposed between an aluminum alloy film and a catalyst metal film and method for manufacturing thereof
CN110024213A (zh) * 2016-11-25 2019-07-16 古河电气工业株式会社 传输线路
JP6897141B2 (ja) * 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
JP6834815B2 (ja) * 2017-07-06 2021-02-24 株式会社デンソー 半導体モジュール
US10804217B2 (en) 2018-08-10 2020-10-13 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US11355452B2 (en) * 2018-08-10 2022-06-07 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
WO2020103147A1 (zh) * 2018-11-23 2020-05-28 北京比特大陆科技有限公司 芯片散热结构、芯片结构、电路板和超算设备
FR3092698B1 (fr) * 2019-02-11 2021-05-07 St Microelectronics Tours Sas Assemblage comportant un composant vertical de puissance monté sur une plaque métallique de connexion
CN112802734A (zh) * 2020-12-30 2021-05-14 长春长光圆辰微电子技术有限公司 硅片单侧膜淀积的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JP2005353960A (ja) * 2004-06-14 2005-12-22 Shinko Electric Ind Co Ltd 無電解めっき方法
JP3829860B2 (ja) * 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP2009054965A (ja) * 2007-08-29 2009-03-12 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607143B2 (ja) 1999-11-19 2005-01-05 株式会社タカトリ 半導体ウエハへの保護テープ貼り付け方法及び装置
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
JP3601432B2 (ja) 2000-10-04 2004-12-15 株式会社デンソー 半導体装置
JP2003110064A (ja) 2001-07-26 2003-04-11 Denso Corp 半導体装置
US7145254B2 (en) 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
JP2006520088A (ja) 2002-12-04 2006-08-31 ズス・マイクロテック・リソグラフィ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 接着される基板を前処理するための方法および装置
JP2004241443A (ja) 2003-02-03 2004-08-26 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100487562B1 (ko) * 2003-03-24 2005-05-03 삼성전자주식회사 웨이퍼 휘어짐을 억제할 수 있는 반도체 제조방법
JP4049035B2 (ja) 2003-06-27 2008-02-20 株式会社デンソー 半導体装置の製造方法
JP4344560B2 (ja) 2003-07-30 2009-10-14 富士電機ホールディングス株式会社 半導体チップおよびこれを用いた半導体装置
JP3823974B2 (ja) 2004-02-13 2006-09-20 株式会社デンソー 半導体装置の製造方法
JP2006156567A (ja) 2004-11-26 2006-06-15 Sharp Corp 表面保護テープおよび半導体装置の製造方法
JP2007036211A (ja) 2005-06-20 2007-02-08 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
US7897452B2 (en) 2005-06-20 2011-03-01 Fuji Electric Systems Co., Ltd. Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode
JP4333650B2 (ja) 2005-07-19 2009-09-16 トヨタ自動車株式会社 半導体装置の製造方法
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JP3829860B2 (ja) * 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
JP2005353960A (ja) * 2004-06-14 2005-12-22 Shinko Electric Ind Co Ltd 無電解めっき方法
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP2009054965A (ja) * 2007-08-29 2009-03-12 Renesas Technology Corp 半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013087298A (ja) * 2011-10-13 2013-05-13 Denso Corp 半導体装置の製造方法
WO2015034118A1 (ko) * 2013-09-09 2015-03-12 Yoo Bong Young 실리콘 기판의 표면 박리 방법
JP2015053455A (ja) * 2013-09-09 2015-03-19 株式会社東芝 電力用半導体装置及びその製造方法
JP2015156479A (ja) * 2014-01-20 2015-08-27 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイス
US10230007B2 (en) 2014-07-25 2019-03-12 Tamura Corporation Semiconductor element, method for manufacturing same, semiconductor substrate, and crystal laminate structure
US9779951B2 (en) 2015-09-15 2017-10-03 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
DE102016216521A1 (de) 2015-09-15 2017-03-16 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleiteranordnung
DE102016216521B4 (de) 2015-09-15 2020-07-09 Mitsubishi Electric Corporation Verfahren zum Herstellen einer Halbleiteranordnung
JP2016197737A (ja) * 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体
US10892253B2 (en) 2016-09-09 2021-01-12 Fuji Electric Co., Ltd. Semiconductor device manufacturing method and semiconductor device
WO2021225124A1 (ja) * 2020-05-08 2021-11-11 ローム株式会社 半導体装置、半導体パッケージ、および、それらの製造方法
JPWO2021229728A1 (ja) * 2020-05-13 2021-11-18
JP7414130B2 (ja) 2020-05-13 2024-01-16 三菱電機株式会社 半導体素子

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