CN112913032A - 半导体装置、电力变换装置以及半导体装置的制造方法 - Google Patents

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Abstract

本发明所涉及的半导体装置具有具备第1主面的半导体区域(40)，半导体区域(40)具备：n型柱体层(13)及p型柱体层(14)，沿着第1主面交替设置；p型的第1阱层(21)，设置于n型柱体层(13)内且n型柱体层(13)的上表面；n型的第1源极(22)层，设置于第1阱层(21)内且第1阱层的上表面；第1侧面绝缘层(35)，设置于在n型柱体层(13)和p型柱体层(14)的边界设置的第1沟槽(74)内的侧面，与第1阱层(21)及第1源极层(22)相接；第1底面绝缘层(36)，设置于第1沟槽(74)内的底面，至少一部分与p型柱体层(14)内相接；以及第1栅极电极(71)，设置于n型沟槽(13)内，隔着第1侧面绝缘层(35)与第1阱层(21)及第1源极层(22)面对，隔着第1底面绝缘层(36)与p型柱体层(14)面对。

Description

半导体装置、电力变换装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置、电力变换装置以及半导体装置的制造方法。
背景技术
在功率电子领域中，为了驱动马达等电动机的负载，使用MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)、IGBT(insulated-gate bipolar transistor，绝缘栅双极晶体管)等开关元件。这些开关元件通过输入控制信号切换低电阻的导通状态和高电阻的截止状态从而动作。在功率电子的用途中，为了处置高电压的输入，这些开关元件在截止状态下具备高的耐压是重要的。该高的耐压一般通过将耗尽层扩大到漂移层来维持。漂移层的厚度越厚，能够得到越高的耐压，并且漂移层的杂质浓度越低，耗尽层宽越宽，所以能够得到高的耐压。
另一方面，为了在导通状态下减少导通损耗，要求低电阻。漂移层的电阻是导通电阻的电阻分量之一，期望尽可能低。漂移层的电阻能够通过减小漂移层的厚度或者提高漂移层的杂质浓度来降低。然而，如上所述，在漂移层的厚度薄且漂移层的杂质浓度高时，得不到高的耐压。这样，截止状态下的耐压和导通状态下的导通电阻成为折中的关系。
作为能够改善截止状态下的耐压与导通状态下的导通电阻之间的折中的构造，提出如专利文献1记载的超级结(超结)构造。在超级结构造中，按照与电流流动的朝向垂直的朝向，交替配置长条形状等的n型柱体层和p型柱体层，以使双方的柱体层内的实效杂质量相等的方式取得电荷平衡。在此，实效杂质量是指，在p型半导体中实效地作为受主发挥作用的杂质的量，且在n型半导体中实效地作为施主发挥作用的杂质的量。
通过采用超级结构造，能够改善作为以往的开关元件的课题的截止状态下的耐压与导通状态下的导通电阻之间的折中的关系。即，具有超级结构造的半导体装置相比于以往的开关元件，例如能够原样地维持耐压而降低导通电阻，并且能够原样地维持导通电阻而提高耐压。
现有技术文献
专利文献
专利文献1：日本特开2006-313892号公报
发明内容
专利文献1中的半导体元件的沟槽的底面与n型柱体层相接。其结果，存在由于沟槽底部中的电场集中可能发生绝缘破坏这样的问题。
本发明的目的在于，通过使沟槽底部中的电场集中缓和，解决上述课题，其结果，得到可靠性高的半导体装置。
本发明中的半导体装置具有半导体区域，该半导体区域具备第1主面以及在第1主面的相反侧的第2主面，其中，半导体区域具备：第1导电类型的第1柱体层及第2导电类型的第2柱体层，沿着第1主面交替设置；第2导电类型的第1阱层，设置于第1柱体层内且第1柱体层的上表面；第1导电类型的第1源极层，设置于第1阱层内且第1阱层的上表面；第1侧面绝缘层，设置于在第1柱体层和第2柱体层的边界设置的第1沟槽内的侧面，与第1阱层及第1源极层相接；第1底面绝缘层，设置于第1沟槽内的底面，至少一部分与第2柱体层相接；以及第1栅极电极，设置于第1沟槽内，隔着第1侧面绝缘层与第1阱层及第1源极层面对，隔着第1底面绝缘层与第2柱体层面对。
另外，本发明中的半导体装置的制造方法具有：第1蚀刻工序，在半导体基板上形成的第1导电类型的结晶层隔开间隔而形成多个柱体形成用沟槽，在柱体形成用沟槽之间形成多个第1柱体层；结晶生长工序，在柱体形成用沟槽内使第2导电类型的结晶生长而形成第2柱体层；第1离子注入工序，在第1柱体层的上表面将第2导电类型的杂质进行离子注入而形成第1阱层；第2离子注入工序，在第1阱层的上表面将第1导电类型的杂质进行离子注入而形成第1源极层；第2蚀刻工序，对第1柱体层和第2柱体层的边界且至少包括第2柱体层的区域进行蚀刻而形成第1沟槽；绝缘层形成工序，在第1沟槽内的侧面及底面形成绝缘层；以及栅极形成工序，在由绝缘层包围的区域形成第1栅极电极。
在本发明中的半导体装置中，具备：第1底面绝缘层，设置于第1沟槽的底面；以及第1栅极电极，设置于第1沟槽内，隔着第1侧面绝缘层与第1阱层和第1源极层面对，隔着第1底面绝缘层与第2柱体层面对。其结果，降低通过在半导体装置的截止状态下耗尽化的第2柱体层施加到第1底面绝缘层的电场。其结果，起到能够得到可靠性高的半导体装置这样的效果。
附图说明
图1是本发明的实施方式1中的半导体装置的A-A’剖面图。
图2是示出在本发明的实施方式1中的半导体装置中半导体区域的上表面的俯视图。
图3是示出本发明的实施方式1中的半导体装置的动作的A-A’剖面图。
图4是示出本发明的实施方式1中的半导体装置的制造方法的图。
图5是示出本发明的实施方式1中的半导体装置的制造方法的图。
图6是示出本发明的实施方式1中的半导体装置的制造方法的图。
图7是示出本发明的实施方式1中的半导体装置的制造方法的图。
图8是示出本发明的实施方式1中的半导体装置的制造方法的图。
图9是示出本发明的实施方式1中的半导体装置的制造方法的图。
图10是示出本发明的实施方式1中的半导体装置的制造方法的图。
图11是示出本发明的实施方式1中的半导体装置的制造方法的图。
图12是示出本发明的实施方式1中的半导体装置的制造方法的图。
图13是本发明的实施方式2中的半导体装置的B-B’剖面图。
图14是本发明的实施方式2中的半导体装置的俯视图。
图15是示出本发明的实施方式2中的半导体装置的动作的B-B’剖面图。
图16是本发明的实施方式3中的半导体装置的C-C’剖面图。
图17是示出在本发明的实施方式3中的半导体装置中半导体区域的上表面的俯视图。
图18是本发明的实施方式4中的半导体装置的D-D’剖面图。
图19是示出在本发明的实施方式4中的半导体装置中半导体区域的上表面的俯视图。
图20是本发明的实施方式5中的半导体装置的E-E’剖面图。
图21是示出在本发明的实施方式5中的半导体装置中半导体区域的上表面的俯视图。
图22是本发明的实施方式6中的半导体装置的F-F’的剖面图。
图23是示出在本发明的实施方式6中的半导体装置中半导体区域的上表面的俯视图。
图24是本发明的实施方式7中的半导体装置的G-G’的剖面图。
图25是示出在本发明的实施方式7中的半导体装置中半导体区域的上表面的俯视图。
图26是本发明的实施方式8中的半导体装置的H-H’的剖面图。
图27是示出在本发明的实施方式8中的半导体装置中半导体区域的上表面的俯视图。
图28是本发明的实施方式8中的半导体装置的I-I’的剖面图。
图29是本发明的实施方式8中的半导体装置的I-I’的剖面图。
图30是本发明的实施方式9中的半导体装置的J-J’的剖面图。
图31是示出在本发明的实施方式9中的半导体装置中半导体区域的上表面的俯视图。
图32是本发明的实施方式10中的半导体装置的K-K’的剖面图。
图33是示出在本发明的实施方式10中的半导体装置中半导体区域的上表面的俯视图。
图34是本发明的实施方式11中的半导体装置的L-L’的剖面图。
图35是示出在本发明的实施方式11中的半导体装置中半导体区域的上表面的俯视图。
图36是本发明的实施方式11中的半导体装置的M-M’的剖面图。
图37是本发明的实施方式11中的半导体装置的M-M’的剖面图。
图38是本发明的实施方式12中的半导体装置的N-N’的剖面图。
图39是示出在本发明的实施方式12中的半导体装置中半导体区域的上表面的俯视图。
图40是本发明的实施方式13中的半导体装置的O-O’的剖面图。
图41是示出在本发明的实施方式13中的半导体装置中半导体区域的上表面的俯视图。
图42是本发明的实施方式14中的半导体装置的P-P’的剖面图。
图43是示出在本发明的实施方式14中的半导体装置中半导体区域的上表面的俯视图。
图44是本发明的实施方式15中的电力变换装置的功能结构图。
(符号说明)
11：碳化硅基板；12：外延结晶层；13：n型柱体层；14：p型柱体层；14a：p型柱体层；15：超级结层；17：氧化膜；18：柱体形成用沟槽；19：外延结晶层；21：第1阱层；22：第1源极层；23：第1p+型层；26：第2阱层；27：第2源极层；27a：第2源极层；33：层间绝缘层；35：第1侧面绝缘层；36：第1底面绝缘层；36a：第1底面绝缘层；35b：第2侧面绝缘层；36b：第2底面绝缘层；35c：第3侧面绝缘层；36c：第3底面绝缘层；35d：第2侧面绝缘层；36d：第2底面绝缘层；35e：第4侧面绝缘层；36e：第4底面绝缘层；35f：第1侧面绝缘层；35g：第1侧面绝缘层；36g：第1底面绝缘层；35h：第2侧面绝缘层；35i：第2侧面绝缘层；40：半导体区域；52：第2p+型层；71：第1栅极电极；71b：第2栅极电极；71c：第3栅极电极；71d：第2栅极电极；71e：第4栅极电极；71f：第1栅极电极；71g：第1栅极电极；71h：第2栅极电极；71i：第2栅极电极；74：第1沟槽；74a：第1沟槽；74b：第2沟槽；74c：第3沟槽；74d：第2沟槽；74e：第4沟槽；74f：第1沟槽；74g：第1沟槽；74h：第2沟槽；74i：第2沟槽；81：正面欧姆电极；82：源极电极；91：背面欧姆电极；92：漏极电极；301：电力变换装置；311：主变换部；312：驱动部；313：控制部；314：半导体装置；321：电源；331：负载；501：箭头；502：箭头；503：箭头；504：箭头。
具体实施方式
实施方式1
以下，使用图1～图2，说明本实施方式的结构。此外，在本说明书中，将半导体装置设为碳化硅MOSFET、将第1导电类型设为n型、将第2导电类型设为p型进行说明。此外，在作为半导体装置的材料使用碳化硅时，能够实现低损耗化、可动作温度的高温化。
图1是本实施方式中的半导体装置的剖面图，是连结图2的A-A’的辅助线的部分的剖面图。图2是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。
如图1所示，本实施方式中的半导体装置具备半导体区域40、层间绝缘层33、正面欧姆电极81、源极电极82、背面欧姆电极91以及漏极电极92。半导体区域40具备作为半导体基板的n型的低电阻的碳化硅基板11、n型的外延结晶层12、以及具备作为第1柱体层的n型柱体层13和作为第2柱体层的p型柱体层14的超级结层15。n型柱体层13具备p型的第1阱层21、n+型的第1源极层22以及第1p+型层23。p型柱体层14具备第2p+型层52。
半导体区域40具有第1主面和第2主面。在图1中，第1主面是半导体区域40的纸面上侧的面。第2主面是半导体区域40的纸面下模的面。即，第2主面设置于第1主面的相反侧。碳化硅基板11是n+型。碳化硅基板11设置于半导体区域40内的第2主面上。碳化硅基板11的第1主面侧的面例如相对(0001)面向[11-20]方向以偏离角4°倾斜。另外，碳化硅基板11的多型例如是4H。n+型是指，杂质浓度比n型高。
n型的外延结晶层12形成于碳化硅基板11的上表面上。外延结晶层12包括例如n型的杂质浓度1×1013cm-3～1×1018cm-3、且例如5～150μm的厚度的碳化硅。
在外延结晶层12的上表面上，设置有超级结层15。超级结层15具备沿着半导体区域40的第1主面交替地设置的长条状的n型柱体层13和长条状的p型柱体层14。另外，以使1个n型柱体层13中的除了后述第1阱层21以外的区域中包含的n型实效杂质量和1个p型柱体层14中包含的p型实效量相等的方式，取得电荷平衡。如图2所示，n型柱体层13和p型柱体层14在俯视时形成为条纹形状。即，超级结层15在俯视时呈现条纹形状。
在n型柱体层13内且n型柱体层13的上表面，选择性地设置有p型的第1阱层21。第1阱层21在俯视时形成为条纹形状。作为p型杂质，使用铝(Al)。在第1阱层21内且第1阱层21的上表面，选择性地设置有n+型的第1源极层22。如图2所示，在本实施方式中，第1源极层22在俯视时形成为条纹形状。此外，作为n型杂质使用氮(N)。
第1阱层21的深度例如设为0.5～3μm程度。第1阱层21的杂质浓度高于外延结晶层12的杂质浓度，例如设为1×1017cm-3～1×1019cm-3的范围。另外，第1源极层22的杂质浓度例如设为1×1018cm-3～1×1021cm-3的范围，离子注入的n型的杂质浓度超过第1阱层21的p型的杂质浓度。
第1沟槽74设置于n型柱体层13和p型柱体层14的边界。第1沟槽74具有侧面和底面。第1沟槽74整体处于p型柱体层14内。第1沟槽74的底面形成于比第1阱层21深的位置。如图2所示，第1沟槽74在俯视时形成为条纹形状。如图1所示，第1沟槽74的侧面与碳化硅基板11垂直，第1沟槽74的底面与碳化硅基板11平行。然而，第1沟槽74的侧面也可以未必与碳化硅基板11垂直。第1沟槽74的底面也可以未必与碳化硅基板11平行。
在第1沟槽74的侧面整体，形成有包括二氧化硅的第1侧面绝缘层35。在第1沟槽74的底面整体，形成有包括二氧化硅的第1底面绝缘层36。第1侧面绝缘层35以与第1阱层21以及第1源极层22相接的方式设置。第1底面绝缘层36以与p型柱体层14相接的方式设置。第1栅极电极71内置于第1沟槽74内。第1栅极电极71隔着第1侧面绝缘层35与第1阱层21以及第1源极层22面对。第1栅极电极隔着第1底面绝缘层36与p型柱体层14面对。在第1栅极电极71的材料中，例如使用掺杂多晶硅。
如图1所示，在第1阱层21的上部的区域中的、未与第1侧面绝缘层35相接的区域，形成有第1p+型层23。第1p+型层23与第1阱层21相接。p+型是指，杂质浓度比p型高。如图2所示，第1p+型层23在俯视时形成为条纹形状。
如图1所示，在p型柱体层14的上部的区域中的、未与第1侧面绝缘层35相接的区域中，形成有第2p+型层52。如图2所示，第2p+型层52在俯视时形成为条纹形状。
第1p+型层23是为了分别使第1阱层21和后述正面欧姆电极81的电接触变得良好而设置的层。第2p+型层52是为了使p型柱体层14和后述正面欧姆电极81的电接触变得良好而设置的。第1p+型层23以及第2p+型层52的杂质浓度最好设定得比第1阱层21的杂质浓度高，例如设为1×1019cm-3～1×1021cm-3的范围。其原因为，最好为第1p+型层23以及第2p+型层52是低电阻。
如图1所示，在第1源极层22、第1p+型层23以及第2p+型层52之上，设置有正面欧姆电极81。进而，在正面欧姆电极81之上，设置有源极电极82。源极电极82经由正面欧姆电极81与第1源极层22、第1p+型层23以及第2p+型层52电连接。正面欧姆电极81降低源极电极82与第1源极层22、第1p+型层23以及第2p+型层52之间的接触电阻。
另外，如图1所示，在源极电极82与第1栅极电极71以及p型柱体层14之间，设置有层间绝缘层33。第1栅极电极71和源极电极82通过层间绝缘层33电绝缘。
另外，根据图1，层间绝缘层33的一部分区域设置于第1源极层22的上表面上。然而，层间绝缘层33的一部分区域也可以不设置于第1源极层22的上表面上。另外，层间绝缘层33的一部分既可以在第2p+型层52的上表面上设置也可以不在第2p+型层52的上表面上设置。
如图1所示，在半导体区域40的第2主面侧，隔着背面欧姆电极91形成有漏极电极92。在漏极电极92中，使用金或者其他金属或者它们的层叠体。
接下来，说明本实施方式中的半导体装置的动作。图3是示出本实施方式中的半导体装置的动作的A-A’剖面图。在对第1栅极电极71施加比特定的电压值(第1阈值电压)高的电压时，在第1阱层21内的、与第1侧面绝缘层35相接的区域形成沟道。其结果，漏极电极92与源极电极82之间的电阻值变低，通过对漏极电极92施加正电压而在漏极电极92与源极电极82之间在箭头501的方向上流过电流(导通状态)。
另一方面，在对第1栅极电极71施加比第1阈值电压低的电压时，上述沟道消失。其结果，半导体装置的漏极电极92与源极电极82之间的电阻值变高，几乎不流过电流(截止状态)。
接下来，说明本实施方式中的半导体装置的制造方法。图4～图12是示出本实施方式中的半导体装置的制造方法的图。在此，超级结构造的形成方法主要有多外延方式和沟槽填充方式这2个。多外延方式是反复n型的半导体层的外延生长和p型杂质的离子注入的方式。在超级结构造中，为了提高耐压，增加p型柱体层的深度是有效的。关于多外延方式，由离子注入的可注入深度，决定其反复次数。例如，在能够注入至1μm的深度的情况下，在形成10μm的超级结层的情况下，需要将外延生长和离子注入的反复进行10次。
另一方面，沟槽填充方式是指，首先，在使n型导电类型的半导体层外延生长必要的超级结层的厚度之后，通过各向异性蚀刻形成沟槽，之后，通过使p型导电类型的半导体层外延生长而埋入沟槽的方式。沟槽填充方式相比于上述多外延方式，工艺的工时数更少。在本实施方式中说明的半导体装置的制造方法是沟槽填充方式中的制造方法。
首先，如图4所示，准备n+型的碳化硅基板11。接下来，如图5所示，通过化学气相沉积(chemical vapor deposition：CVD)法，使n型的外延结晶层12在碳化硅基板11上外延生长。如后所述，n型柱体层13由外延结晶层12形成。外延结晶层12的厚度根据n型柱体层13的厚度适当地设定即可。
接下来，在外延结晶层12的表面上使氧化膜17沉积。该氧化膜17是为了成为在后面的工序中为了形成p型柱体层14而蚀刻时的掩模而沉积的。氧化膜17的厚度根据p型柱体层14的厚度适当地设定即可。
在氧化膜17沉积后，如图6所示，使用光致抗蚀剂形成用于形成p型柱体层14的包括氧化膜17的掩模图案。
接下来，对外延结晶层12进行蚀刻(第1蚀刻工序)。如图7所示，在外延结晶层12的表面上，隔开间隔沉积由氧化膜17形成的掩模图案。因此，在外延结晶层12隔开间隔形成多个柱体形成用沟槽18。在后面的工序中形成的p型柱体层14的形状成为该柱体形成用沟槽18的形状，所以最好通过柱体形成用沟槽18的形状的控制更简单的干蚀刻来蚀刻。
接下来，如图8所示，通过外延生长，在柱体形成用沟槽18的内部，使p型的碳化硅的外延结晶层19生长(结晶生长工序)。p型的碳化硅的外延结晶层19的杂质浓度被设定成n型柱体层13中的除了第1阱层21以外的区域中包含的实效杂质量和p型柱体层14中包含的实效杂质量相同、即电荷平衡。
接下来，如图9所示，通过化学机械研磨(chemical mechanical polishing：CMP)，去除p型的外延结晶层19以及n型的外延结晶层12的一部分，使n型的外延结晶层12在碳化硅基板11的上表面侧露出。由在碳化硅基板11的上表面侧露出的n型的外延结晶层12的一部分，形成n型柱体层13。由p型的外延结晶层19，形成p型柱体层14。由n型柱体层13以及p型柱体层14，形成超级结层15。
接下来，通过光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al离子在n型柱体层13的上部离子注入，如图10所示，在n型柱体层13内且n型柱体层13的上表面，形成第2导电类型的第1阱层21(第1离子注入工序)。在离子注入完成后，去除注入掩模。
接下来，通过光致抗蚀剂等形成注入掩模，将作为n型的杂质的N离子在第1阱层21的上部离子注入，如图10所示，在第1阱层21内且第1阱层21的上表面，选择性地形成第1导电类型的第1源极层22(第2离子注入工序)。在离子注入完成后，去除注入掩模。
第1源极层22的深度比第1阱层21的深度浅。由第1源极层22的深度和第1阱层21的深度的差，决定沟道长，所以第1源极层22的深度成为使得能够得到期望的电气特性的设定即可。
接下来，通过光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al在p型柱体层14的上部以及第1源极层22的上部离子注入，如图10所示，同时形成第1p+型层23以及第2p+型层52。在离子注入完成后，去除注入掩模。
此外，形成第1阱层21、第1源极层22、第1p+型层23以及第2p+型层52的顺序任意，也可以未必是上述工序顺序。
接下来，在氩(Ar)气等惰性气体气氛中或者真空中，例如实施1500～2100℃、30秒～1小时的退火处理。通过该退火处理，使离子注入的Al以及N电活性化。
接下来，如图11所示，形成第1沟槽74(第2蚀刻工序)。具体而言，首先，使用抗蚀剂等，以对n型柱体层13和p型柱体层14的边界且至少包括p型柱体层14的区域进行蚀刻的方式，形成蚀刻掩模。之后，通过蚀刻形成第1沟槽74，最后去除注入掩模。
此外，无需一定将氧化膜17用作掩模图案，也可以使用抗蚀剂掩模等。另外，退火工序和形成第1沟槽74的工序的顺序任意，也可以在形成第1沟槽74之后实施退火处理。
接下来，使用热氧化法或者CVD法，在第1沟槽74的侧面以及底面形成硅氧化层(绝缘层形成工序)。由此，如图12所示，在第1沟槽74的侧面，形成第1侧面绝缘层35，在第1沟槽74的底面，形成第1底面绝缘层36。第1侧面绝缘层35以及第1底面绝缘层36的厚度分别例如是30nm～150nm。
接下来，在由第1侧面绝缘层35以及第1底面绝缘层36包围的区域，通过CVD法形成掺杂多晶硅(栅极形成工序)。此时，最好在第1沟槽74的内部充分地埋入掺杂多晶硅。
接下来，通过回蚀刻去除在超级结层15的上表面沉积的掺杂多晶硅。此时，使第1沟槽74的内部的掺杂多晶硅残存。通过在第1沟槽74的内部残存的掺杂多晶硅，如图12所示形成第1栅极电极71。此外，即使第1沟槽74的内部的掺杂多晶硅的上表面处于比超级结层15的上表面靠下方也没有问题。但是，第1沟槽74的内部的掺杂多晶硅的上表面需要处于比第1源极层22的底面靠上方。通过该工序，半导体区域40完成。
接下来，在半导体区域40的第1主面上，通过CVD法等，使绝缘层沉积。之后，通过在活性区域内使用抗蚀剂掩模等去除绝缘层，形成到达第1源极层22、第1p+型层23以及第2p+型层52的源极接触孔。此时，由残存的绝缘层形成层间绝缘层33。在此，活性区域是指，在对半导体装置施加电压时流过电流的半导体区域。另外，将沿着活性区域的周围形成的半导体区域称为终端区域。
接下来，在半导体区域40的第1主面上使用溅射蒸镀法等形成以镍(Ni)为主成分的金属膜之后，进行600～1100℃的温度的热处理，使以Ni为主成分的金属膜和第1源极层22、第1p+型层23以及第2p+型层52的上表面反应，在两者之间形成硅化物层。接下来，去除反应而成的硅化物层以外的、在层间绝缘层33之上残留的金属膜。由此，形成正面欧姆电极81。
接下来，在半导体区域40的第2主面上使用溅射蒸镀法等形成以Ni为主成分的金属膜之后，对半导体区域40的第2主面上进行热处理，从而在半导体区域40的第2主面上形成背面欧姆电极91。
接下来，在半导体区域40的第1主面上，通过溅射蒸镀法或者真空蒸镀法等，形成包含Al的金属膜。此时，最好金属完全埋入到各接触孔。之后，通过用使用抗蚀剂掩模的湿蚀刻等去除不需要的部分的金属膜，形成源极电极82。
接下来，在背面欧姆电极91的表面使用溅射蒸镀法等形成包含金的金属膜，形成漏极电极92。通过上述一连串的工序，如图1所示的本实施方式中的半导体装置完成。
此外，也可以对上述一连串的工序适当地追加形成一般被称为保护环的在终端区域形成的第2导电类型的半导体层的工序、形成一般被称为场绝缘层的在终端区域的例如栅极布线、栅极焊盘等之下形成的绝缘层等的工序等。
另外，一般而言，在半导体装置的制造工序的各工艺中，半导体装置的局部的形状影响工艺的最后加工。因此，例如在形状并非周期的情况下，有时局部的形状的最后加工并非恒定，引起局部的特性的偏差。局部的特性的偏差成为元件的可靠性恶化的原因。因此，在本实施方式中，通过使n型柱体层13的间隔、以及p型柱体层14的间隔分别成为恒定，抑制局部的特性的偏差，防止半导体装置的可靠性恶化。
另外，第1阱层21以及第1源极层22等由半导体形成的区域、第1沟槽74等半导体以外形成的区域最好如本实施方式所述形成为条纹状。在使用具有偏离角的碳化硅基板11来实施结晶生长工序的情况下，可能引起在用于抗蚀剂构图的曝光工序中利用的对准标记向与偏离角对应的方向偏移。在该情况下，第1阱层21、第1源极层22等由半导体形成的区域、第1沟槽74等由半导体以外形成的区域形成于相对n型柱体层13向与偏离角对应的方向偏移的位置。
例如，在第1阱层21以及第1源极层22等由半导体形成的区域、第1沟槽74等由半导体以外形成的区域形成为格子形状的情况下，不论在对准标记向哪一个方向偏移的情况下，都有产生特性变动的可能性。然而，在第1阱层21以及第1源极层22等由半导体形成的区域、第1沟槽74等由半导体以外形成的区域形成为条纹形状的情况下，通过使产生对准标记的偏移的方向与条纹延伸的方向一致，能够抑制特性变动。此外，p型柱体层14的深度越深，该偏移的大小越大。
如上所述，在本发明中的半导体装置中，具备：第1底面绝缘层36，设置于第1沟槽74的底面；以及第1栅极电极，设置于第1沟槽74内，隔着第1侧面绝缘层35与第1阱层21和第1源极层22面对，隔着第1底面绝缘层36与p型柱体层14面对。其结果，通过本实施方式中的半导体装置在截止状态下耗尽化的p型柱体层14施加到第1底面绝缘层36的电场被降低。其结果，起到能够得到可靠性高的半导体装置这样的效果。
另外，如果是既存的具备超级结构造的半导体装置，则也无需追加形成电场降低用的p型半导体层等的工序。
特别是，如果第1底面绝缘层36整体与p型柱体层14相接，则起到电场降低的效果进一步变高且进一步提高碳化硅MOSFET的可靠性这样的进一步的效果。
此外，如图1以及图2所示，第1沟槽74相对条纹形状地形成的p型柱体层14，设置于与两侧的n型柱体层13的边界，但也可以设置于任意单侧的边界。然而，相对条纹形状地形成的p型柱体层14，设置于与两侧的n型柱体层13的边界时，相比于设置于任意单侧的边界，沟道宽度密度更大，所以其结果能够降低导通电阻。
实施方式2
以下，使用图13～图15，说明本实施方式的结构。图13是本实施方式中的半导体装置的剖面图，是连结图14的B-B’的辅助线的部分的剖面图。图14是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。此外，本实施方式的半导体装置的大部分与实施方式1相同，仅说明与实施方式1中的半导体装置的相异点。
本实施方式中的半导体装置如图13所示，除了实施方式1所涉及的半导体装置的结构以外，在p型柱体层14内且p型柱体层14的上表面设置有p型的第2阱层26。另外，在第2阱层26内且第2阱层26的上表面设置有n+型的第2源极层27。本实施方式中的p型柱体层14包括第2阱层26以及第2源极层27。
另外，如图13所示，第1侧面绝缘层35设置于第1沟槽74内的两侧面。第1侧面绝缘层35与第2阱层26以及第2源极层27相接。第1底面绝缘层36与第2阱层26相接。即，第1底面绝缘层36与p型柱体层14中的p型的区域相接。第2阱层26在俯视时形成为条纹形状。
第2阱层26的杂质浓度既可以与p型柱体层14中的除了第2阱层26以外的区域的杂质浓度相同，也可以不同。另外，第2阱层26的杂质浓度也可以具有使得浓度在与碳化硅基板11垂直的方向上变化的分布。另外，也可以第2阱层26的杂质浓度的浓度分布呈现使得与第1底面绝缘层36相接的部位的杂质浓度与p型柱体层14中的除了第2阱层26以外的区域的杂质浓度相同的分布。一般而言，MOSFET的阈值电压依赖于阱区域的杂质浓度，所以第2阱层26的杂质浓度成为使得实现作为目标的阈值电压的适当的杂质浓度即可。此外，在本实施方式中，说明为第2阱层26的杂质浓度高于p型柱体层14中的除了第2阱层26以外的区域的杂质浓度，第2阱层26的杂质浓度恒定。
如图13所示，在第2阱层26内且第2阱层26的上表面，形成有n+型的第2源极层27。如图14所示，第2源极层27在俯视时形成为条纹形状。本实施方式中的正面欧姆电极81除了第1源极层22、第1p+型层23、以及第2p+型层52以外，还与第2源极层27相接。
接下来，说明本实施方式中的半导体装置的动作。图15是示出本实施方式中的半导体装置的动作的B-B’剖面图，是连结图14的B-B’的辅助线的部分的剖面图。在对第1栅极电极71施加比特定的电压值(第1阈值电压)高的电压时，在第1阱层21内的与第1侧面绝缘层35相接的区域中形成沟道。其结果，与实施方式1同样地，通过对漏极电极92施加正电压而在漏极电极92与源极电极82之间在箭头501的方向上流过电流。
进而，在本实施方式中的半导体装置中，在p型柱体层14的上部，具备与源极电极82电连接的第2源极层27。因此，在对第1栅极电极71施加比特定的电压值(第2阈值电压)高的电压时，在第2阱层26内的与第1侧面绝缘层35相接的区域中也形成沟道。其结果，通过对漏极电极92施加正电压而在漏极电极92与源极电极82之间在箭头501的方向上流过电流，并且在箭头502的方向上也流过电流。此外，第1阈值电压和第2阈值电压既可以相同，也可以不同。
接下来，说明本实施方式中的半导体装置的制造方法。此外，本实施方式的半导体装置的制造方法大部分与实施方式1相同，仅说明与实施方式1中的半导体装置的制造方法的相异点。
在本实施方式所涉及的半导体装置的制造方法中，包括在p型柱体层14的上表面形成第2阱层26的工序。在上述工序中，通过光致抗蚀剂等注入掩模，在图9所示的p型柱体层14的上表面将作为p型的杂质的Al(铝)进行离子注入，形成如图13所示的第2阱层26。第2阱层26的深度例如设为0.5～4μm程度。第2阱层26的深度比p型柱体层14的深度浅。第2阱层26的杂质浓度与p型柱体层14中的除了第2阱层26以外的区域的杂质浓度相同、或者比其更高，第2阱层26的杂质浓度比p型柱体层14中的除了第2阱层26以外的区域的杂质浓度高，例如设为1×1017cm-3～1×1019cm-3的范围。在离子注入完成后，去除注入掩模。
另外，在本实施方式所涉及的半导体装置的制造方法中，包括在上述中形成的第2阱层26的上表面形成第2源极层27的工序。在上述工序中，通过光致抗蚀剂的注入掩模，在上述中形成的第2阱层26的上表面将作为n型的杂质的N(氮)进行离子注入，形成如图13所示的第2源极层27。
第2源极层27的深度比第2阱层26的深度浅。第2源极层27的深度必须比p型柱体层14的深度浅。另外，第2源极层27的杂质浓度既可以高于第1源极层22的杂质浓度，也可以低于第1源极层22的杂质浓度。另外，第2阱层26的杂质浓度也可以在与碳化硅基板11垂直的方向上具有浓度分布。例如，设为1×1018cm-3～1×1021cm-3的范围，在本工序中离子注入的n型的杂质浓度超过第2阱层26的p型的杂质浓度。在离子注入完成后，去除注入掩模。
上述中叙述的在p型柱体层14的上表面形成第2阱层26的工序、以及在第2阱层26的上表面形成第2源极层27的工序在形成第1阱层21、第1源极层22、第1p+型层23以及第2p+型层52的工序之间或者前后追加即可，并且各工序的顺序任意，也可以未必是上述工序顺序。
如上所述，本实施方式中的半导体装置在p型柱体层14内且p型柱体层14的上表面设置有p型的第2阱层26。另外，如图13所示，第1侧面绝缘层35与第2阱层26和第2源极层27相接，第1底面绝缘层36与第2阱层26相接。其结果，在半导体装置成为导通时在第2阱层26内的与第1侧面绝缘层35相接的区域中也形成沟道。另一方面，专利文献1记载的半导体元件在n型柱体层内设置有1个沟槽栅极型的栅极构造。因此，本实施方式中的半导体装置相比于专利文献1记载的半导体元件，沟道宽度密度更大。因此，本实施方式中的半导体装置起到能够比专利文献1记载的半导体元件降低导通电阻这样的进一步的效果。
此外，在沟槽填充方式中形成的沟槽的深度越深，根据工艺上的制约，p型柱体层的宽度变得越大。例如，在作为半导体材料使用碳化硅的情况下，为了实现6.5kV的耐压，需要40μm程度的深度的p型柱体层。在沟槽填充方式中，一般而言，通过以沉积氧化膜的图案为掩模的干蚀刻，形成沟槽。沉积氧化膜的图案在晶片整面使氧化膜沉积之后，通过使用构图的抗蚀剂掩模的干蚀刻形成。即，为了在晶片上形成沟槽，将干蚀刻工序实施2次。
在干蚀刻时，氧化膜掩模或抗蚀剂掩模不仅从其上表面而且从其端面也被逐渐蚀刻，所以在使用正性抗蚀剂的情况下，相比于抗蚀剂掩模的照相制版中的曝光区域的宽度或面积，最后加工的沟槽区域的宽度或面积更大。在为了实现6.5kV的耐压而形成40μm程度的深度的沟槽的情况下，由于掩模端面被蚀刻的影响，即使在照相制版中的曝光区域充分窄的情况下，形成的沟槽的宽度也成为大致7um以上。
另一方面，关于未形成沟槽的区域、即有掩模的区域，无法使掩模的宽度变窄到任何程度。其原因为，在抗蚀剂宽窄的情况下，抗蚀剂倒塌或者掩模从晶片剥离，从而存在无法形成意图的图案的可能性。特别是，在形成超级结构造的情况下，掩模图案的俯视时的高宽比非常大，所以产生这些图案形成不良的可能性变得更高。因此，为了稳定地形成沟槽构造，n型柱体层需要大致5μm以上的宽度。因此，为了形成40μm程度的深度的p型柱体层14，柱体间距成为大致12μm以上。
本实施方式中的半导体装置在使用量产性比多外延方式高的沟槽填充方式制造的情况下，p型柱体层14的宽度变得非常大。在专利文献1记载的半导体元件的情况下，在p型柱体层中未设置沟槽，所以沟道宽度密度的降低的影响大。在本实施方式的半导体装置中，相比于专利文献1记载的半导体元件能够降低半导体装置的导通电阻这样的效果的意义大。
另外，一般而言，相比于在形成于硅的沟槽内埋入硅，在形成于碳化硅的沟槽内使碳化硅外延结晶生长比较困难。因此，在通过沟槽填充方式形成p型柱体层14的情况下，存在需要相比于硅更宽幅的第1沟槽74的可能性。因此，能够在碳化硅中降低半导体装置的导通电阻这样的效果的意义大。
此外，在第2阱层26的深度比第1沟槽74的深度浅、并且第2阱层26的杂质浓度分布图与第1阱层21的杂质浓度分布图相同的情况下，也可以同时形成第2阱层26和第1阱层21。在该情况下，由于能够使用单一的注入掩模，所以构图以及注入的次数少也可，起到能够简化制造工序这样的进一步的效果。
另外，在第2源极层27的杂质浓度分布图与第1源极层22的杂质浓度分布图相同的情况下，也可以同时形成第2源极层27和第1源极层22。在该情况下，由于能够使用单一的注入掩模，所以构图以及注入的次数少也可，起到能够简化制造工序这样的进一步的效果。
实施方式3
以下，使用图16～图17，说明本实施方式的结构。图16是本实施方式中的半导体装置的剖面图，是连结图17的C-C’的辅助线的部分的剖面图。图17是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。此外，本实施方式的半导体装置的大部分与实施方式2共同，仅说明与实施方式2中的半导体装置的相异点。
本实施方式中的半导体装置如图16所示，相对实施方式2所涉及的半导体装置的结构，代替第2源极层27而具有第2源极层27a。第2源极层27a比第1源极层22更深地形成。即，第2源极层27a的底面相比于第1源极层22的底面，更接近半导体区域40的第2主面。
接下来，说明本实施方式所涉及的半导体装置的制造方法。在本实施方式中的半导体装置的制造方法中，相对实施方式2中的形成第2源极层27的工序，以使第2源极层27a的深度比第1源极层22的深度更深的方式实施离子注入即可。
如上所述，在本实施方式中的半导体装置中，第2源极层27a的底面相比于第1源极层22的底面，更接近碳化硅基板11。其结果，相比于实施方式2中的半导体装置，形成于第2阱层26侧的沟道长更短，第2阱层26侧的沟道电阻变得更小。其结果，起到能够比实施方式2降低半导体装置的导通电阻这样的进一步的效果。
实施方式4
以下，使用图18～图19，说明本实施方式的结构。图18是本实施方式中的半导体装置的剖面图，是连结图19的D-D’的辅助线的部分的剖面图。图19是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。此外，本实施方式的半导体装置的大部分与实施方式2共同，仅说明与实施方式2中的半导体装置的相异点。
本实施方式中的半导体装置如图18所示，代替第1底面绝缘层36而具有第1底面绝缘层36a。第1底面绝缘层36a相比于第1侧面绝缘层35，膜厚形成得更小。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法相对实施方式2中的形成第1底面绝缘层36的工序，第1底面绝缘层36a比第1侧面绝缘层35使膜厚更小即可。
在本实施方式中，作为碳化硅基板11的向第1主面侧的面，使用(0001)面。(0001)面是碳化硅的结晶面中的氧化速度最慢的面。因此，通过利用热氧化形成第1侧面绝缘层35和第1底面绝缘层36，自然而然地第1底面绝缘层36的厚度比第1侧面绝缘层35的厚度薄。
如上所述，在本实施方式中的半导体装置中，相比于第1底面绝缘层36a，第1侧面绝缘层35的膜厚更小。因此，在本实施方式的半导体装置是导通状态时，对第1底面绝缘层36a附近，施加比实施方式2中的半导体装置大的电场。即，在半导体装置为导通时，在第1底面绝缘层36a附近，生成大量反转载流子，从而沟道电阻降低。其结果，起到能够比实施方式2降低半导体装置的导通电阻这样的进一步的效果。
实施方式5
以下，使用图20～图21，说明本实施方式的结构。图20是本实施方式中的半导体装置的剖面图，是连结图21的E-E’的辅助线的部分的剖面图。图21是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。
本实施方式的半导体装置同时具备实施方式3的第2源极层27a和实施方式4的第1底面绝缘层36a。本实施方式中的半导体装置的制造方法也是将实施方式3的第2源极层27a的制造方法和实施方式4的第1底面绝缘层36a的制造方法组合的方法，省略详细的说明。
如上所述，同时具备实施方式3的第2源极层27a和实施方式4的第1底面绝缘层36a，所以起到与实施方式3以及实施方式4中的半导体装置同样的效果。
实施方式6
以下，使用图22～图23，说明本实施方式的结构。图22是本实施方式中的半导体装置的剖面图，是连结图23的F-F’的辅助线的部分的剖面图。图23是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。此外，本实施方式的半导体装置的大部分与实施方式2共同，仅说明与实施方式2中的半导体装置的相异点。
本实施方式中的半导体装置如图22所示，代替第1沟槽74而具有第1沟槽74a。第1沟槽74a跨越n型柱体层13和p型柱体层14的边界地形成。即，本实施方式中的第1底面绝缘层36被设置成与n型柱体层13以及p型柱体层14的第2阱层26相接。本实施方式中的向第1底面绝缘层36的电场集中通过在第1沟槽74a的底部附近的n型柱体层13和第2阱层26以及p型柱体层14的界面中产生的耗尽层被缓和。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法相对在图11中示出的形成第1沟槽74的工序，以在跨越n型柱体层13和p型柱体层14的边界的位置形成第1沟槽74a的方式蚀刻即可。即，使形成第1沟槽74a时的掩模的开口图案的位置成为跨越n型柱体层13和p型柱体层14的边界的位置即可。
如上所述，本实施方式中的半导体装置被设置成第1底面绝缘层36与n型柱体层13以及p型柱体层14的第2阱层26相接。因此，在半导体装置的导通时，在第2阱层26生成的横向的沟道长比实施方式2中的半导体装置短。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，本实施方式中的半导体装置与实施方式3同样地，也可以代替第2源极层27，而具有比第1源极层22的深度深的第2源极层27a。在该情况下，起到与实施方式3中的半导体装置同样的效果。
实施方式7
以下，使用图24～图25，说明本实施方式的结构。图24是本实施方式中的半导体装置的剖面图，是连结图25的G-G’的辅助线的部分的剖面图。图25是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。图20所示的实施方式5中的半导体装置的E-E’剖面和图25所示的本实施方式中的半导体装置的G-G’剖面具有同样的结构。本实施方式的半导体装置的大部分与实施方式5共同，仅说明与实施方式5中的半导体装置的相异点。
如图25所示，本实施方式中的半导体装置除了俯视时条纹形状的第1沟槽74以外，在n型柱体层13内在俯视时与第1沟槽74垂直的方向上设置有第2沟槽74b(图25内的由虚线包围的部位)。在第2沟槽74b内的侧面，设置有第2侧面绝缘层35b。在所述第2沟槽74b的底面，设置有未图示的第2底面绝缘层。在所述第2沟槽74b内，以隔着第2侧面绝缘层35b与第1阱层21和第1源极层22面对的方式，设置有第2栅极电极71b。如图25所示，第2沟槽74b在俯视时与第1沟槽74连接。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法除了形成第2沟槽74b以外，与实施方式5中的半导体装置的制造方法相同。第2沟槽74b能够用与第1沟槽74同样的制造方法制造。
如上所述，本实施方式中的半导体装置相对俯视时条纹形状的第1沟槽74，在俯视时在垂直方向上第2沟槽74b设置于n型柱体层13内。因此，与具有第2沟槽74b的量对应地，沟道宽度密度大于实施方式5中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
另外，本实施方式中的半导体装置与实施方式1同样地，通过本实施方式中的半导体装置在截止状态下耗尽化的p型柱体层14施加到第1底面绝缘层36a的电场被降低。其结果，起到能够得到可靠性高的半导体装置这样的效果。
另外，也可以在本实施方式中的p型柱体层14不设置第2阱层26以及第2源极层27。在该情况下，在既存的具备超级结构造的半导体装置中，也无需追加形成电场降低用的p型半导体层等的工序。
此外，第1栅极电极71以及第2栅极电极71b也可以不直接连接。第1栅极电极71以及第2栅极电极71b电连接即可。即使在该情况下，也起到同样的效果。
实施方式8
以下，使用图26～图29，说明本实施方式的结构。图26是本实施方式中的半导体装置的H-H’剖面图，是连结图27的H-H’的辅助线的部分的剖面图。图27是本实施方式中的半导体装置的俯视图。图20所示的实施方式5中的半导体装置的E-E’剖面和图27所示的本实施方式中的半导体装置的H-H’剖面具有同样的结构。
如图27所示，本实施方式中的半导体装置除了俯视时条纹形状的第1沟槽74以外，与实施方式7同样地在n型柱体层13内在俯视时在垂直方向上形成有第2沟槽74b。进而，在第2沟槽74b的延长上第3沟槽74c设置于p型柱体层14内(图27内的由虚线包围的部位)。第3沟槽74c在俯视时与第1沟槽74的垂直的方向上设置。在第3沟槽74c内的侧面，设置有第3侧面绝缘层35c。在第3沟槽74c的底面，设置有未图示的第3底面绝缘层。在第3沟槽内74c，以隔着第3侧面绝缘层35c与第2阱层26和第2源极层27a面对的方式，设置有第3栅极电极71c。第1沟槽74在俯视时与第2沟槽74b连接。第3沟槽74c在俯视时与第2沟槽74b连接。
图28以及图29是本实施方式中的半导体装置的剖面图，是连结图27的I-I’的辅助线的部分的剖面图。其中，图28是从图27的纸面的上方观察的I-I’剖面图。图29是从图27的纸面的下方观察的I-I’剖面图。根据图28以及图29，以隔着第3侧面绝缘层35c以及第3底面绝缘层36c与第2阱层26面对的方式，设置有第3栅极电极71c。
根据图28以及图29，在半导体装置为导通状态下，第2阱层26中的、与第1侧面绝缘层35以及第3侧面绝缘层35c相接的部位反转而形成沟道。其结果，如图28所示，通过对漏极电极92施加正电压，在箭头503的方向上流过电流。即，能够增大沟道宽度密度。因此，在本实施方式所涉及的半导体装置中，相比于实施方式7所涉及的半导体装置，第2阱层26侧的沟道电阻降低，半导体装置的导通电阻被降低。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法除了形成第3沟槽74c以外，与实施方式7中的半导体装置的制造方法相同。第3沟槽74c能够用与第1沟槽74以及第2沟槽74b同样的制造方法制造。
如上所述，本实施方式中的半导体装置除了第1沟槽74以及第2沟槽74b以外，在p型柱体层14内且在与第1沟槽74垂直的方向上形成有第3沟槽74c。因此，与具有第3沟槽74c的量对应地，沟道宽度密度大于实施方式7中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，第3栅极电极71c也可以与第1栅极电极71以及第2栅极电极71b不直接连接。第3栅极电极71c与第1栅极电极71以及第2栅极电极71b电连接即可。即使在该情况下，也起到同样的效果。
另外，本实施方式中的半导体装置也可以不具备第2沟槽74b。即使在该情况下，也与具有第3沟槽74c的量对应地，沟道宽度密度大于实施方式5中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
实施方式9
以下，使用图30～图31，说明本实施方式的结构。图30是本实施方式中的半导体装置的剖面图，是连结图31的J-J’的辅助线的部分的剖面图。图31是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。本实施方式的半导体装置的大部分与实施方式5共同，仅说明与实施方式5中的半导体装置的相异点。
本实施方式中的半导体装置如图30所示，除了第1沟槽74以外，在n型柱体层13内还设置有第2沟槽74d。如图31所示，第2沟槽74d与第1沟槽74平行地设置。在第2沟槽74d内的侧面，设置有第2侧面绝缘层35d。在所述第2沟槽74d的底面，设置有第2底面绝缘层36d。在所述第2沟槽内，以隔着第2侧面绝缘层35d与所述第1阱层21和所述第1源极层22面对的方式，设置有第2栅极电极71d。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法除了形成第2沟槽74d以外，与实施方式5中的半导体装置的制造方法相同。第2沟槽74d能够用与第1沟槽74同样的制造方法制造。
如上所述，本实施方式中的半导体装置除了第1沟槽74以外，在n型柱体层13上且在与第1沟槽74平行的方向上设置有第2沟槽74d。因此，与具有第2沟槽74d的量对应地，沟道宽度密度大于实施方式5中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
实施方式10
以下，使用图32～图33，说明本实施方式的结构。图32是本实施方式中的半导体装置的剖面图，是连结图33的K-K’的辅助线的部分的剖面图。图32是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。图30所示的实施方式9中的半导体装置的J-J’剖面和图32所示的本实施方式中的半导体装置的K-K’剖面具有同样的结构。本实施方式的半导体装置的大部分与实施方式9共同，仅说明与实施方式9中的半导体装置的相异点。
如图33所示，本实施方式中的半导体装置相对俯视时条纹形状的第1沟槽74以及第2沟槽74d，在俯视时在垂直方向上设置有第2沟槽74b(图33内的由单点划线包围的部位)。第2沟槽74b设置于n型柱体层13内。在第2沟槽74b内部，设置有第2栅极电极71b。第2栅极电极71b以隔着第2侧面绝缘层35b与第1阱层21以及第1源极层22面对的方式设置。第2沟槽74b在俯视时与第1沟槽74连接。第2沟槽74b在俯视时与第2沟槽74d连接。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法除了形成第2沟槽74b以外，与实施方式9中的半导体装置的制造方法相同。第2沟槽74b能够用与第1沟槽74以及第2沟槽74d同样的制造方法制造。
如上所述，本实施方式中的半导体装置相对俯视时条纹形状的第1沟槽74以及第2沟槽74d，在俯视时在垂直方向上形成有第2沟槽74b。因此，与具有第2沟槽74b的量对应地，沟道宽度密度大于实施方式9中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，第1栅极电极71、第2栅极电极71d以及第2栅极电极71b也可以不直接连接。第1栅极电极71、第2栅极电极71d以及第2栅极电极71b电连接即可。即使在该情况下，也起到同样的效果。
实施方式11
以下，使用图34～图37，说明本实施方式的结构。图34是本实施方式中的半导体装置的剖面图，是连结图35的L-L’的辅助线的部分的剖面图。图35是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。本实施方式的半导体装置的大部分与实施方式10共同，仅说明与实施方式10中的半导体装置的相异点。
本实施方式中的半导体装置如图34所示，除了第1沟槽74以及第2沟槽74d以外，在p型柱体层14内还设置有第4沟槽74e(图35内的由单点划线包围的部位)。如图35所示，第4沟槽74e在俯视时与第1沟槽74以及第2沟槽74d平行地设置。在第4沟槽74e内，设置有第4栅极电极71e。在第4沟槽74e内的侧面，设置有第4侧面绝缘层35e。第4沟槽74e内的两侧面的第4侧面绝缘层35e与第2阱层以及第2源极层相接。在第4沟槽74e的底面，设置有第4底面绝缘层36e。在第4沟槽74e内，以隔着第4侧面绝缘层35e与第2阱层26和第2源极层27a面对的方式，设置有第4栅极电极71e。
如图35所示，本实施方式中的半导体装置相对俯视时条纹形状的第1沟槽74，与实施方式10同样地在俯视时在垂直方向上第2沟槽74b设置于n型柱体层13内。进而，在第2沟槽74b的延长上设置于第3沟槽74c。第3沟槽74c设置于p型柱体层14内。在第3沟槽74c内部，设置有第3栅极电极71c。
进而，如图35所示，本实施方式中的半导体装置相对俯视时条纹形状的第1沟槽74，与实施方式10同样地在俯视时在平行方向上设置有第2沟槽74d。第2沟槽74d设置于n型柱体层13内。相对俯视时条纹形状的第1沟槽74，在俯视时在平行方向上设置有第4沟槽74e。第4沟槽74e设置于p型柱体层14内。
图36以及图37是本实施方式中的半导体装置的剖面图，是连结图35的M-M’的辅助线的部分的剖面图。其中，图36是从图35的纸面的上方观察的M-M’剖面图。图37是从图35的纸面的下方观察的M-M’剖面图。根据图37以及图38，以隔着第3侧面绝缘层35c以及第3底面绝缘层36c与第2阱层26面对的方式，设置有第3栅极电极71c。
根据图36以及图37，在半导体装置为导通状态下，第2阱层26中的、与第1侧面绝缘层35、第3侧面绝缘层35c以及第4侧面绝缘层35e相接的部位反转而形成沟道。其结果，如图36所示，通过对漏极电极92施加正电压，在箭头504的方向上流过电流。即，能够增大沟道宽度密度。因此，在本实施方式所涉及的半导体装置中，相比于实施方式10所涉及的半导体装置，第2阱层26侧的沟道电阻降低，半导体装置的导通电阻被降低。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法除了形成第3沟槽74c以及第4沟槽74e以外，与实施方式10中的半导体装置的制造方法相同。第3沟槽74c以及第4沟槽74e能够用与第1沟槽74、第2沟槽74b以及第2沟槽74d同样的制造方法制造。
如上所述，本实施方式中的半导体装置在俯视时除了第1沟槽74以及第2沟槽74b以外，在第2沟槽74b的延长上还形成有第3沟槽74c。进而，相对俯视时条纹形状的第1沟槽74，在俯视时在平行方向上形成有第4沟槽74e。因此，与具有第3沟槽74c以及第4沟槽74e的量对应地，沟道宽度密度大于实施方式10中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，第3栅极电极71c以及第4栅极电极71e也可以与第1栅极电极71、第2栅极电极71b以及第2栅极电极71d不直接连接。第3栅极电极71c以及第4栅极电极71e与第1栅极电极71、第2栅极电极71b以及第2栅极电极71d电连接即可。即使在该情况下，也起到同样的效果。
另外，本实施方式中的半导体装置也可以不具备第2沟槽74b以及第2沟槽74d。即使在该情况下，也与具有第3沟槽74c以及第4沟槽74e的量对应地，沟道宽度密度大于实施方式5中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
实施方式12
以下，使用图38～图39，说明本实施方式的结构。图38是本实施方式中的半导体装置的剖面图，是连结图39的N-N’的辅助线的部分的剖面图。图39是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。图20所示的实施方式5中的半导体装置的E-E’剖面和图38所示的本实施方式中的半导体装置的N-N’剖面图具有同样的结构。本实施方式的半导体装置的大部分与实施方式7共同，仅说明与实施方式7中的半导体装置的相异点。
本实施方式中的半导体装置如图38所示，代替超级结层15而具有超级结层15a。超级结层15a代替n型柱体层13而具有n型柱体层13a。超级结层15a代替p型柱体层14而具有p型柱体层14a。n型柱体层13a被配置成在俯视时呈现格子形状。p型柱体层14a在俯视时呈现格子形状的n型柱体层13a的分断的区域内点形状地形成。
第1沟槽74设置于n型柱体层13a和p型柱体层14a的边界。第1沟槽74整体处于p型柱体层14a内。如图39所示，第1沟槽74由第1沟槽74f和第1沟槽74g构成。
如图39所示，第1沟槽74f设置于n型柱体层13a和p型柱体层14a的边界(图39内的由虚线包围的部位)。第1沟槽74f整体处于p型柱体层14a内。第1沟槽74f具有侧面和底面。第1沟槽74f的底面形成于比第1阱层21深的位置。
在第1沟槽74f的侧面整体，形成有包括二氧化硅的第1侧面绝缘层35f。在第1沟槽74f的底面整体，形成有包括二氧化硅的未图示的第1底面绝缘层。第1侧面绝缘层35f以与第1阱层21以及第1源极层22相接的方式设置。未图示的第1底面绝缘层以与p型柱体层14a相接的方式设置。第1栅极电极71f设置于第1沟槽74f内。第1栅极电极71f隔着第1侧面绝缘层35f与第1阱层21以及第1源极层22面对。第1栅极电极71f隔着未图示的第1底面绝缘层与p型柱体层14a面对。在第1栅极电极71f的材料中例如使用掺杂多晶硅。
另外，如图39所示，第1沟槽74g设置于n型柱体层13a和p型柱体层14a的边界(图39内的由单点划线包围的部位)。第1沟槽74g整体处于p型柱体层14a内。第1沟槽74g具有侧面和底面。第1沟槽74g的底面形成于比第1阱层21深的位置。如图39所示，第1沟槽74g在俯视时与第1沟槽74f垂直的方向上设置。第1沟槽74f和第1沟槽74g连接，以在俯视时包围点形状的p型柱体层14a的外周的方式设置。
在第1沟槽74g的侧面整体，形成有包括二氧化硅的第1侧面绝缘层35g。在第1沟槽74g的底面整体，形成有包括二氧化硅的第1底面绝缘层36g。第1侧面绝缘层35g以与第1阱层21以及第1源极层22相接的方式设置。第1底面绝缘层36g以与p型柱体层14a相接的方式设置。第1栅极电极71g设置于第1沟槽74g内。第1栅极电极71g隔着第1侧面绝缘层35g与第1阱层21以及第1源极层22面对。第1栅极电极71g隔着第1底面绝缘层36g与p型柱体层14a面对。在第1栅极电极71g的材料中例如使用掺杂多晶硅。
另外，如图39所示，在n型柱体层13a内设置有第2沟槽74h(图39内的由双重虚线包围的部位)。第2沟槽74h在俯视时设置于第1沟槽74f的延长上。第2沟槽74h在俯视时与第1沟槽74g垂直的方向上设置。在第2沟槽74h内的侧面，设置有第2侧面绝缘层35h。在第2沟槽74h的底面，设置有未图示的第2底面绝缘层。在第2沟槽74h内，以隔着第2侧面绝缘层35h与第1阱层21和第1源极层22面对的方式，设置有第2栅极电极71h。如图39所示，第2沟槽74h在俯视时与第1沟槽74g连接。
另外，如图39所示，在n型柱体层13a内设置有第2沟槽74i(图39内的由双重实线包围的部位)。第2沟槽74i在俯视时设置于第1沟槽74g的延长上。第2沟槽74i在俯视时与第1沟槽74f垂直的方向上设置。在第2沟槽74i内的侧面，设置有第2侧面绝缘层35i。在第2沟槽74i的底面，设置有未图示的第2底面绝缘层。在第2沟槽74i内，以隔着第2侧面绝缘层35i与第1阱层21和第1源极层22面对的方式，设置有第2栅极电极71i。如图39所示，第2沟槽74i在俯视时与第1沟槽74g连接。第1沟槽74f、第1沟槽74g、第2沟槽74b以及第2沟槽74d以在俯视时成为格子形状的方式形成。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法相对实施方式7中的制造方法，以呈现格子形状的方式形成n型柱体层13a，在n型柱体层13a的封闭的区域内点形状地形成p型柱体层14a。另外，以沿着点形状地形成的p型柱体层14a的周围的方式，形成第1沟槽74f以及第1沟槽74g，第1沟槽74f、第1沟槽74g、第2沟槽74h以及第2沟槽74i以在俯视时成为格子形状的方式形成即可。
如上所述，本实施方式中的半导体装置具备：未图示的第1底面绝缘层，设置于第1沟槽74f的底面；以及第1栅极电极71f，设置于第1沟槽74f内，隔着第1侧面绝缘层35f与第1阱层21和第1源极层22面对，隔着未图示的第1底面绝缘层与点形状地形成的p型柱体层14a面对。其结果，与实施方式1的半导体装置同样地，通过本实施方式中的半导体装置在截止状态下耗尽化的p型柱体层14a施加到第1底面绝缘层36f的电场被降低。其结果，起到能够得到可靠性高的半导体装置这样的效果。
另外，具备：第1底面绝缘层36g，设置于第1沟槽74g的底面；以及第1栅极电极71g，设置于第1沟槽74g内，隔着第1侧面绝缘层35g与第1阱层21和第1源极层22面对，隔着第1底面绝缘层36g与点形状地形成的p型柱体层14a面对。其结果，与实施方式1的半导体装置同样地，通过本实施方式中的半导体装置在截止状态下耗尽化的p型柱体层14a施加到第1底面绝缘层36g的电场被降低。其结果，起到能够得到可靠性高的半导体装置这样的效果。
另外，本实施方式中的半导体装置除了第1沟槽74g、第2沟槽74h以及第2沟槽74i以外，在n型柱体层13a和p型柱体层14a的边界还设置有第1沟槽74f。第1沟槽74f在俯视时与第1沟槽74g垂直的方向上设置。第1沟槽74f整体处于p型柱体层14a内。因此，与具有第1沟槽74f的量对应地，沟道宽度密度大于实施方式7中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，第2栅极电极71h以及第2栅极电极71i也可以与第1栅极电极71g不直接连接。第2栅极电极71h以及第2栅极电极71i与第1栅极电极71电连接即可。即使在该情况下，也起到同样的效果。
另外，本实施方式中的半导体装置也可以不具备第2沟槽74h以及第2沟槽74i。即使在该情况下，也与实施方式1同样地，通过本实施方式中的半导体装置在截止状态下耗尽化的p型柱体层14a施加到第1底面绝缘层36g以及第1沟槽74f的未图示的第1底面绝缘层的电场被降低。其结果，起到能够得到可靠性高的半导体装置这样的效果。
另外，也可以在本实施方式中的p型柱体层14a不设置第2阱层26以及第2源极层27。在该情况下，与实施方式1同样地在既存的具备超级结构造的半导体装置中，也无需追加形成电场降低用的p型半导体层等的工序。
实施方式13
以下，使用图40～图41，说明本实施方式的结构。图40是本实施方式中的半导体装置的剖面图，是连结图41的O-O’的辅助线的部分的剖面图。图41是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。本实施方式的半导体装置的大部分与实施方式12共同，仅说明与实施方式12中的半导体装置的相异点。
如图40所示，本实施方式中的半导体装置相对实施方式12中的半导体装置，除了第1沟槽74以外，在n型柱体层13内还设置有第2沟槽74d。
如图41所示，本实施方式中的半导体装置除了实施方式12中的半导体装置以外，在俯视时在第1沟槽74g之间以及第2沟槽74i之间设置有第2沟槽74d(图41内的由单点划线包围的部位)。第2沟槽74d在俯视时与第1沟槽74g平行地设置。第2沟槽74d在俯视时与第2沟槽74i平行地设置。在图41中，在俯视时在第1沟槽74g之间以及第2沟槽74i之间设置的第2沟槽74d分别是1个，但也可以是多个。
另外，如图41所示，进而在俯视时在第1沟槽74f之间以及第2沟槽74h之间设置有第2沟槽74b(图41内的由虚线包围的部位)。第2沟槽74b在俯视时与第1沟槽74f平行地设置。第2沟槽74b在俯视时与第2沟槽74h平行地设置。在图41中，在俯视时在第1沟槽74f之间以及第2沟槽74h之间设置的第2沟槽74b分别是1个，但也可以是多个。如图41所示，第2沟槽74b与第2沟槽74d在俯视时连接。另外，第2沟槽74b与第1沟槽74g或者第2沟槽74i在俯视时连接。
另外，如图40以及图41所示，在第2阱层26内，以与正面欧姆电极81相接的方式，设置4个第2p+型层52。此外，上述第2p+型层52被记载为设置4个，但个数不限。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法相对实施方式12中的制造方法，在俯视时在第1沟槽74g之间以及第2沟槽74i之间，设置第2沟槽74d即可。另外，在俯视时在第1沟槽74f之间以及第2沟槽74h之间设置第2沟槽74b即可。
如上所述，本实施方式中的半导体装置除了实施方式12中的半导体装置以外，在俯视时在第1沟槽74g之间以及第2沟槽74i之间设置有第2沟槽74d。在上述第1沟槽74之间设置的第2沟槽74d在俯视时与第1沟槽74平行地设置。另外，在俯视时在第1沟槽74f之间以及第2沟槽74h之间设置有第2沟槽74b。其结果，沟道宽度密度大于实施方式12中的半导体装置。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，第2栅极电极71b也可以与第2栅极电极71d、第1栅极电极71g以及第2栅极电极71i不直接连接。第2栅极电极71b与第2栅极电极71d、第1栅极电极71g以及第2栅极电极71i电连接即可。即使在该情况下，也起到同样的效果。
实施方式14
以下，使用图42～图43，说明本实施方式的结构。图42是本实施方式中的半导体装置的剖面图，是连结图43的P-P’的辅助线的部分的剖面图。图43是示出在本实施方式的半导体装置中半导体区域的上表面的俯视图。本实施方式的半导体装置的大部分与实施方式5共同，仅说明与实施方式5中的半导体装置的相异点。
本实施方式中的半导体装置如图42所示，代替超级结层15而具有超级结层15b。超级结层15b代替n型柱体层13而具有n型柱体层13b。n型柱体层13b的宽度小于p型柱体层14。即，p型柱体层14的间隔小于n型柱体层的间隔。
接下来，说明本实施方式所涉及的半导体装置的制造方法。本实施方式中的半导体装置的制造方法除了使n型柱体层13b的宽度比p型柱体层14的宽度更小地制造以外，与实施方式5中的半导体装置的制造方法相同。
如上所述，在本实施方式中的半导体装置中，n型柱体层13b的宽度小于p型柱体层14的宽度。即，p型柱体层14的间隔小于n型柱体层的间隔。因此，与n型柱体层13b的宽度小的量对应地，半导体装置的沟道宽度密度变大。其结果，起到半导体装置的沟道电阻被降低这样的进一步的效果。
此外，本实施方式中的半导体装置也可以与实施方式12以及实施方式13同样地，n型柱体层13b在俯视时呈现格子形状，p型柱体层14在俯视时呈现格子形状的n型柱体层13a的封闭的区域内点形状地形成。即使在该情况下，也与n型柱体层13b的宽度小的量对应地，半导体装置的沟道宽度密度变大。其结果，起到与半导体装置的沟道电阻被降低这样的本实施方式同样的效果。
实施方式15
本实施方式中的电力变换装置是应用上述实施方式1～14中的半导体装置的装置。在本实施方式中的电力变换装置中，说明在3相的逆变器中应用本发明的情况。
图44是示出应用本实施方式所涉及的电力变换装置的电力变换装置301的结构的功能结构图。对图44所示的电力变换装置301，连接电源321以及负载331。电源321例如是使商用交流电源通过AC/DC转换器成为直流的电源，对电力变换装置301供给直流电力。
电力变换装置301是连接于电源321与负载331之间的3相的逆变器。电力变换装置301将从电源321供给的直流电力变换为交流电力，对负载331供给交流电力。电力变换装置301如图44所示，具备将直流电力变换为交流电力而输出的主变换部311、输出驱动构成主变换部311的开关元件的驱动信号的驱动部312以及将控制驱动部312的控制信号输出给驱动部312的控制部313。负载331是通过从电力变换装置301供给的交流电力驱动的3相的电动机。
主变换部311将从电源321供给的直流电力作为输入电力。主变换部311具备开关元件和续流二极管。主变换部311通过开关元件开关，将输入电力变换为交流电力，供给到负载331。主变换部311的具体的电路结构有各种例子。例如，本实施方式所涉及的主变换部311是2电平的3相全桥电路。本实施方式所涉及的主变换部311能够由6个开关元件和与各个开关元件逆并联连接的6个续流二极管构成。
主变换部311的各开关元件是实施方式1～15中的任意实施方式所述的半导体装置314。关于6个开关元件，通过针对每2个开关元件串联连接，构成上下支路，各上下支路构成全桥电路的U相、V相以及W相。各上下支路的输出端子、即主变换部311的3个输出端子与负载331连接。
驱动部312生成驱动主变换部311的开关元件的驱动信号，输出给主变换部311的开关元件的控制电极。具体而言，依照从控制部313输出的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出给各开关元件的控制电极。
控制部313以对负载331供给期望的电力的方式，控制主变换部311的开关元件。具体而言，例如在通过PWM(Pulse Width Modulation，脉冲宽度调制)控制使主变换部311动作的情况下，根据应供给到负载331的电力，计算开关元件的开关图，将用于实现该开关图的控制信号输出给驱动部312。驱动部312依照该控制信号，向各开关元件的控制电极输出导通信号或者截止信号作为驱动信号。
在本实施方式所涉及的电力变换装置中，作为构成主变换部311的开关元件，具备实施方式1～14所涉及的半导体装置，所以起到能够实现损耗小并且能够进行高速的开关动作的电力变换装置这样的效果。
另外，在本实施方式中，说明为电源成为使商用交流电源通过AC/DC转换器成为直流的电源，但也可以是其他种类的电源。例如，也可以是商用直流电源、太阳能电池、蓄电池、与交流电源连接的整流电路、AC/DC转换器的输出或者DC/DC转换器的输出等。
此外，在实施方式1～14中的半导体装置中，使半导体基板成为碳化硅基板11而进行说明，但也可以不必是碳化硅基板，例如也可以是硅、金刚石、其他宽带隙半导体、化合物半导体、氧化物半导体等。
另外，在实施方式1～14中的半导体装置中，说明为碳化硅基板11的第1主面相对(0001)面向[11-20]方向倾斜4°，但例如也可以利用(000-1)面等其他结晶面，偏离角度也可以是0°～8°等其他角度。另外，碳化硅的多型设为4H，但也可以是3C、6H等其他多型。
另外，在实施方式1～14中的半导体装置中，将第1导电类型设为n型、将第2导电类型设为p型进行说明，但也可以将第1导电类型设为p型、将第2导电类型设为n型。
另外，在实施方式1～14中的半导体装置中，作为p型杂质以Al为例子进行说明，但也可以是硼(B)、镓(Ga)等其他III族元素。另外，作为n型杂质以N为例子进行说明，但也可以是磷(P)、砷(As)等其他V族元素。
另外，在实施方式1～14中的半导体装置中，在形成第1阱层21时使用离子注入，但例如也可以用在使p型的半导体层外延生长之后，在第1阱层21以外的应成为n型的半导体区域将n型的杂质进行离子注入等方法形成。关于通过离子注入形成的其他半导体区域，也只要作为制造工序成立，则也可以利用外延生长来形成。
另外，在实施方式1～14中的半导体装置中，作为第1侧面绝缘层35、第1底面绝缘层36、第1底面绝缘层36a、第2侧面绝缘层35b、第2底面绝缘层36b、第3侧面绝缘层35c、第3底面绝缘层36c、第2侧面绝缘层35d、第2底面绝缘层36d、第4侧面绝缘层35e以及第4底面绝缘层36e、第1侧面绝缘层35f、第1沟槽74f的未图示的第1底面绝缘层、第1侧面绝缘层35g、第1底面绝缘层36g、第2侧面绝缘层35h、第2沟槽74h的未图示的第2底面绝缘层、第2侧面绝缘层35i以及第2沟槽74i的未图示的第2底面绝缘层的材料，使用二氧化硅，但其既可以是通过热氧化法形成的热氧化膜，也可以是通过CVD法形成的沉积膜。另外，也可以使用氮化硅、氧化铝、高介电常数绝缘层等二氧化硅以外的绝缘层。
另外，在实施方式1～14中的半导体装置中，在第1栅极电极71、第2栅极电极71b、第3栅极电极71c、第2栅极电极71d、第4栅极电极71e、第1栅极电极71f、第1栅极电极71g、第2栅极电极71h以及第2栅极电极71i的材料中使用掺杂多晶硅，但其导电类型既可以是n型也可以是p型，并且也可以并非掺杂多晶硅而是铝、铝合金、其他金属以及金属硅化物膜或者它们的层叠体等。
另外，在实施方式1～14中的半导体装置中，源极电极82设为铝，但也可以是其他金属、合金或者它们的层叠体等。
另外，在实施方式1～14中的半导体装置中，说明为在条纹形状地形成n型柱体层13以及p型柱体层14的情况下，条纹形状地形成第1p+型层23以及第2p+型层52，但例如也可以是点形状等。第1p+型层23以及第2p+型层52在俯视时在至少某1个部位与下方的p型的半导体区域重叠即可。但是，在与下方的p型的半导体区域的接触部位少的情况下，有时产生开关损耗增大、可靠性恶化等问题。
另外，实施方式1～11以及实施方式14中的半导体装置被配置成n型柱体层13或者n型柱体层13b和p型柱体层14在俯视时成为条纹形状。然而，n型柱体层13或者n型柱体层13b和p型柱体层14被配置成在俯视时的条纹形状的是活性区域即可。在终端区域，n型柱体层13或者n型柱体层13b和p型柱体层14无需一定配置成在俯视时的条纹形状。
另外，实施方式12～13中的半导体装置被配置成n型柱体层13a在俯视时成为格子形状，p型柱体层14a被配置成在俯视时的被n型柱体层13a分断的点形状。然而，n型柱体层13a被配置成在俯视时的格子形状，p型柱体层14a被配置成在俯视时的被n型柱体层13a分断的点形状的是活性区域即可。在终端区域，n型柱体层13a无需被配置成在俯视时的格子形状，p型柱体层14a无需被配置成在俯视时的被n型柱体层13a分断的点形状。
另外，实施方式1～14中的半导体装置的各构成要素的尺寸、形成方法、热处理的条件等使用具体的例子进行说明，但它们不限定于提示的例子而可适当地变更。
另外，只要是具备实施方式1～14中的半导体装置的结构的半导体装置，则本发明的效果不依赖于其制造方法，即使在使用其他制造方法制造的情况下，也能够得到同样的效果。
另外，在实施方式2～14中的半导体装置中，在p型柱体层14内以及p型柱体层14a内的第2导电类型区域还包括第2阱层26。另外，第2阱层26的第2导电类型的杂质浓度和p型柱体层14内以及p型柱体层14a内的第2导电类型区域中的、第2阱层26以外的区域的第2导电类型的杂质浓度也可以相同。即，也可以无第2阱层26。
本发明不限于实施方式1～15。能够在本发明的技术思想的范围内将其一部分变更、省略等。
产业上的可利用性
本发明能够应用于具备超级结构造的电力用半导体装置。

Claims (19)

1.一种半导体装置，具备半导体区域，该半导体区域具有第1主面以及在所述第1主面的相反侧的第2主面，其中，
所述半导体区域具备：
第1导电类型的第1柱体层及第2导电类型的第2柱体层，沿着所述第1主面交替设置；
第2导电类型的第1阱层，设置于所述第1柱体层内且所述第1柱体层的上表面；
第1导电类型的第1源极层，设置于所述第1阱层内且所述第1阱层的上表面；
第1侧面绝缘层，设置于在所述第1柱体层和所述第2柱体层的边界设置的第1沟槽内的侧面，与所述第1阱层及所述第1源极层相接；
第1底面绝缘层，设置于所述第1沟槽内的底面，至少一部分与所述第2柱体层相接；以及
第1栅极电极，设置于所述第1沟槽内，隔着所述第1侧面绝缘层与所述第1阱层及所述第1源极层面对，隔着所述第1底面绝缘层与所述第2柱体层面对。
2.根据权利要求1所述的半导体装置，其中，
所述第2柱体层具备设置于所述第2柱体层内且所述第2柱体层的上表面的第1导电类型的第2源极层，
所述第1侧面绝缘层设置于所述第1沟槽内的两侧面，与所述第2柱体层内的第2导电类型区域以及所述第2源极层相接，
所述第1底面绝缘层与所述第2柱体层内的第2导电类型区域相接。
3.根据权利要求2所述的半导体装置，其中，
所述第2柱体层具备设置于所述第2柱体层内且所述第2柱体层的上表面的第2导电类型的第2阱层，
所述第2源极层设置于所述第2阱层内且所述第2阱层的上表面。
4.根据权利要求2或者3所述的半导体装置，其中，
所述第2源极层的底面比所述第1源极层的底面更接近所述第2主面。
5.根据权利要求2至4中的任意一项所述的半导体装置，其中，
所述第1底面绝缘层的膜厚小于所述第1侧面绝缘层的膜厚。
6.根据权利要求2至5中的任意一项所述的半导体装置，其中，
所述第1底面绝缘层与所述第2柱体层以及所述第1柱体层相接。
7.根据权利要求2至6中的任意一项所述的半导体装置，其中，具备：
第3侧面绝缘层，设置于在所述第2柱体层内且在俯视时与所述第1沟槽垂直的方向上设置的第3沟槽内的侧面；
第3底面绝缘层，设置于所述第3沟槽的底面；以及
第3栅极电极，设置于所述第3沟槽内，隔着所述第3侧面绝缘层与所述第2柱体层内的第2导电类型区域及所述第2源极层面对。
8.根据权利要求7所述的半导体装置，其中，
所述第3栅极电极与所述第1栅极电极连接。
9.根据权利要求2至8中的任意一项所述的半导体装置，其中，具备：
第4侧面绝缘层，设置于在所述第2柱体层内且在俯视时与所述第1沟槽平行的方向上设置的第4沟槽内的侧面，两侧面与第2柱体层内的第2导电类型区域及所述第2源极层相接；
第4底面绝缘层，设置于所述第4沟槽的底面；以及
第4栅极电极，设置于所述第4沟槽内，隔着所述第4侧面绝缘层与所述第2柱体层内的第2导电类型区域及所述第2源极层面对。
10.根据权利要求1至9中的任意一项所述的半导体装置，其中，具备：
第2侧面绝缘层，设置于在所述第1柱体层内设置的第2沟槽内的侧面；
第2底面绝缘层，设置于所述第2沟槽内的底面；以及
第2栅极电极，设置于所述第2沟槽内，隔着所述第2侧面绝缘层与所述第1阱层及所述第1源极层面对。
11.根据权利要求10所述的半导体装置，其中，
所述第2沟槽在俯视时与所述第1沟槽平行的方向上设置。
12.根据权利要求10或者11所述的半导体装置，其中，
所述第2栅极电极与所述第1栅极电极连接。
13.根据权利要求1至12中的任意一项所述的半导体装置，其中，
在活性区域中，所述第1柱体层和所述第2柱体层被配置成在俯视时的条纹形状。
14.根据权利要求1至13中的任意一项所述的半导体装置，其中，
在活性区域中，所述第1柱体层被配置成在俯视时的格子形状，所述第2柱体层被配置成在俯视时的被所述第1柱体层分断的点形状。
15.根据权利要求13或者14所述的半导体装置，其中，
所述第2柱体层的间隔小于所述第1柱体层的间隔。
16.根据权利要求13或者14所述的半导体装置，其中，
所述第1柱体层的间隔恒定，所述第2柱体层的间隔恒定。
17.根据权利要求1至16中的任意一项所述的半导体装置，其中，
所述半导体区域包括碳化硅。
18.一种电力变换装置，具备：
主变换部，将权利要求1至17中的任意一项所述的半导体装置用作开关元件，变换输入电力；
驱动部，将驱动所述半导体装置的驱动信号输出给所述半导体装置；以及
控制部，将控制所述驱动部的控制信号输出给所述驱动部。
19.一种半导体装置的制造方法，具有：
第1蚀刻工序，在半导体基板上形成的第1导电类型的结晶层隔开间隔而形成多个柱体形成用沟槽，在所述柱体形成用沟槽之间形成多个第1柱体层；
结晶生长工序，在所述柱体形成用沟槽内使第2导电类型的结晶生长而形成第2柱体层；
第1离子注入工序，在所述第1柱体层的上表面将第2导电类型的杂质进行离子注入而形成第1阱层；
第2离子注入工序，在所述第1阱层的上表面将第1导电类型的杂质进行离子注入而形成第1源极层；
第2蚀刻工序，对所述第1柱体层和所述第2柱体层的边界且至少包括第2柱体层的区域进行蚀刻而形成第1沟槽；
绝缘层形成工序，在所述第1沟槽内的侧面及底面形成绝缘层；以及
栅极形成工序，在由所述绝缘层包围的区域形成第1栅极电极。
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