JP2014132612A - 縦型パワーｍｏｓｆｅｔ - Google Patents

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Abstract

【課題】埋め込みエピタキシャル方式によるスーパジャンクションの形成については、埋め込みエピタキシャル層の濃度変動による耐圧低下を防止するために、トレンチ形成エッチングに於いて、ドライエッチングのテーパ角を調整して、傾斜カラムとすることが一般的に行われている。しかし、本願発明者等が検討したところによると、このような方法は、高耐圧化に対応して、設計がますます困難となることが明らかとなった。
【解決手段】本願発明は、埋め込みエピタキシャル方式によるスーパジャンクションを有する縦型パワーＭＯＳＦＥＴにおいて、スーパジャンクションを構成する各基板エピタキシ型カラム領域の中間基板エピタキシ型カラム領域を、その基板エピタキシ型カラム領域内の他の領域よりも高濃度とするものである。
【選択図】図３

Description

本願は、半導体装置（または半導体集積回路装置）に関し、たとえば、パワーＭＯＳＦＥＴ等のパワー系半導体装置に適用することができるものである。
日本特開２００４−１１９６１１号公報（特許文献１）は、スーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）を有する縦型パワーＭＯＳＦＥＴに関するものである。そこには、Ｐ型ドリフト領域の濃度分布を深い方の濃度が低くなるように制御することにより、Ｎ型ドリフト領域とのチャージバランスによる耐圧低下を防止する技術が開示されている。
日本特開２００３−２２９５６９号公報（特許文献２）は、先と同様に、スーパジャンクションを有する縦型パワーＭＯＳＦＥＴに関するものである。そこには、ボイドが残らないように、トレンチを若干傾斜させ、原料ガスとして、ジクロロシランを用いて、摂氏８００度以上、１０００度以下の温度で、且つ、１３３３．２２パスカル以上、１３３３２．２パスカル以下の圧力で埋め込みエピタキシャル成長を行う技術が開示されている。
日本特開２０１１−２１６５８７号公報（特許文献３）または、これに対応する米国特許公開２０１１−２４１１１１号公報（特許文献４）は、先と同様に、スーパジャンクションを有する縦型パワーＭＯＳＦＥＴに関するものである。そこには、Ｐ型ドリフト領域の熱処理による広がりに起因するチャージバランスの崩れを補償するため、基板側Ｎ型エピタキシャル層を多層構造として、表面側ほど高濃度とする技術が開示されている。
特開２００４−１１９６１１号公報 特開２００３−２２９５６９号公報 特開２０１１−２１６５８７号公報 米国特許公開２０１１−２４１１１１号公報
埋め込みエピタキシャル方式によるスーパジャンクションの形成については、埋め込みエピタキシャル層の濃度変動による耐圧低下を防止するために、トレンチ形成エッチングに於いて、ドライエッチングのテーパ角を調整して、傾斜カラムとすることが一般的に行われている。しかし、本願発明者等が検討したところによると、このような方法は、高耐圧化に対応して、設計がますます困難となることが明らかとなった。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、埋め込みエピタキシャル方式によるスーパジャンクションを有する縦型パワーＭＯＳＦＥＴにおいて、スーパジャンクションを構成する各基板エピタキシ型カラム領域の中間基板エピタキシ型カラム領域を、その基板エピタキシ型カラム領域内の他の領域よりも高濃度とするものである。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、前記本願の一実施の形態によれば、スーパジャンクションを構成する埋め込みエピタキシ型カラム領域の濃度変動による耐圧等の低下を防止することができる。
本願の一実施の形態の縦型パワーＭＯＳＦＥＴにおけるデバイス構造の一例等を説明するための半導体チップの上面全体図である。 図１のセル部切出領域Ｒ１の拡大平面図である。 図２のＸ−Ｘ’断面に対応するデバイス断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（基板エピタキシャル成長工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（トレンチ形成工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（埋め込みエピタキシャル成長工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（平坦化工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（Ｐ型ボディ領域導入工程）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（ゲート絶縁膜＆ゲートポリシリコン膜成膜工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（ゲートポリシリコン膜加工工程）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（層間絶縁膜成膜工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（コンタクト溝形成工程）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（半導体基板表面エッチング工程）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（タングステンプラグ埋め込み工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（アルミニウム膜成膜工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）等を説明するための図３に対応するデバイス断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（基板エピタキシャル成長工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（トレンチ形成工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（カラム側面イオン注入領域導入工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（埋め込みエピタキシャル成長工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（平坦化工程完了時点）におけるウエハ断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）等を説明するための図３に対応するデバイス断面図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図２２に対応する部分の製造工程中（カラム側面イオン注入領域導入工程完了時点）におけるウエハ断面図である。 垂直カラム構造であって、ＮカラムおよびＰカラムの不純物プロファイルが深さ方向にほぼ均一な場合におけるチャージバランスの崩れ、電圧強度ピーク位置および耐圧の相互関係を説明するための説明図である。 不純物プロファイルが深さ方向にほぼ均一な場合であって、通常傾斜カラムの場合におけるチャージバランスの崩れ、電圧強度ピーク位置および耐圧の相互関係を説明するための説明図である。 不純物プロファイルが深さ方向にほぼ均一な場合であって、通常傾斜カラムの場合におけるセル部耐圧とＰカラム不純物量変動の関係を示すデータプロット図である。 本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのアウトラインを説明するための図３に対応するデバイス模式断面図である。 図３の例におけるチャージバランスの崩れ、電圧強度ピーク位置および耐圧の相互関係を説明するための説明図である。 図３の例と比較例（図３でＮカラムを単層構造としたもの）に関して、チャージバランスの崩れと耐圧の相互関係を示したデータプロット図である。
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
１．以下を含む縦型パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記第１の主面側から前記半導体基板の内部に亘り設けられたセル領域；
（ｃ）前記半導体基板の前記第２の主面から内部に亘り設けられた第１導電型の基板部；
（ｄ）前記セル領域内であって、前記基板部の上端から、前記半導体基板の前記第１の主面に亘り形成され、スーパジャンクション構造を有するドリフト領域；
（ｅ）第１導電型を有し、前記スーパジャンクション構造を構成する多数の基板エピタキシ型カラム領域；
（ｆ）前記第１導電型と反対導電型の第２導電型を有し、前記スーパジャンクション構造を構成する多数の埋め込みエピタキシ型カラム領域；
（ｇ）前記半導体基板の前記第１の主面上に設けられたメタルソース電極；
（ｈ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極、
ここで、各基板エピタキシ型カラム領域は、以下の領域を含む：
（ｅ１）前記半導体基板の深さ方向に関して、中間的な領域にある中間基板エピタキシ型カラム領域；
（ｅ２）前記中間基板エピタキシ型カラム領域よりも前記第１の主面側にある上方基板エピタキシ型カラム領域；
（ｅ３）前記中間基板エピタキシ型カラム領域よりも前記第２の主面側にある下方基板エピタキシ型カラム領域、
更に、ここで、前記中間基板エピタキシ型カラム領域は、その基板エピタキシ型カラム領域内の他の部分よりも、高濃度にされている。
２．前記項１の縦型パワーＭＯＳＦＥＴにおいて、
（ｘ１）各基板エピタキシ型カラム領域は、前記中間基板エピタキシ型カラム領域、前記上方基板エピタキシ型カラム領域および前記下方基板エピタキシ型カラム領域から構成されており；
（ｘ２）前記中間基板エピタキシ型カラム領域の不純物濃度は、前記下方基板エピタキシ型カラム領域の不純物濃度よりも高く；
（ｘ３）前記下方基板エピタキシ型カラム領域の不純物濃度は、前記上方基板エピタキシ型カラム領域の不純物濃度と等しいか、または、それよりも高い。
３．前記項１または２の縦型パワーＭＯＳＦＥＴにおいて、前記多数の基板エピタキシ型カラム領域のいずれかの領域で、アバランシェ降伏が発生する際には、その基板エピタキシ型カラム領域の前記中間基板エピタキシ型カラム領域で発生するように設定されている。
４．前記項１から３のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、
（ｙ１）各基板エピタキシ型カラム領域の前記上方基板エピタキシ型カラム領域の厚さは、その基板エピタキシ型カラム領域の全体の厚さの半分と等しいか、または、それよりも薄く；
（ｙ２）各基板エピタキシ型カラム領域の前記中間基板エピタキシ型カラム領域の厚さは、前記下方基板エピタキシ型カラム領域の厚さと等しいか、または、それよりも厚く；
（ｙ３）各基板エピタキシ型カラム領域の前記中間基板エピタキシ型カラム領域の厚さは、前記上方基板エピタキシ型カラム領域の厚さと等しいか、または、それよりも薄い。
５．前記項１から４のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域の上端部から中間部の側面の少なくとも一部には、前記第２導電型を有するカラム側面イオン注入領域が設けられている。
６．前記項１から５のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．６度以下のテーパ角を有する。
７．前記項１から５のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．３度以下のテーパ角を有する。
８．前記項１から７のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
９．以下を含む縦型パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記第１の主面側から前記半導体基板の内部に亘り設けられたセル領域；
（ｃ）前記半導体基板の前記第２の主面から内部に亘り設けられた第１導電型の基板部；
（ｄ）前記セル領域内であって、前記基板部の上端から、前記半導体基板の前記第１の主面に亘り形成され、スーパジャンクション構造を有するドリフト領域；
（ｅ）第１導電型を有し、前記スーパジャンクション構造を構成する多数の基板エピタキシ型カラム領域；
（ｆ）前記第１導電型と反対導電型の第２導電型を有し、前記スーパジャンクション構造を構成する多数の埋め込みエピタキシ型カラム領域；
（ｇ）前記半導体基板の前記第１の主面上に設けられたメタルソース電極；
（ｈ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極、
ここで、各基板エピタキシ型カラム領域は、その上端部から中間部の側面の少なくとも一部に、前記第２導電型を有するカラム側面イオン注入領域が設けられている。
１０．前記項９の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．６度以下のテーパ角を有する。
１１．前記項９または１０の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．３度以下のテーパ角を有する。
１２．前記項９から１１のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
一般に、数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子またはパワー系半導体装置という。本願で主に扱うパワーＭＯＳＦＥＴは、パワー系半導体装置に属し、縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴと横型（Ｌａｔｅｒａｌ）パワーＭＯＳＦＥＴに大別される。一般的には、チップの表面にソース電極およびドレイン電極があるものが、横型パワーＭＯＳＦＥＴであり、チップの表面にソース電極があり、裏面にドレイン電極があるものが、縦型パワーＭＯＳＦＥＴである。
この縦型パワーＭＯＳＦＥＴは、更に、プレーナ型パワーＭＯＳＦＥＴ、トレンチ型パワーＭＯＳＦＥＴ等に分類され、プレーナ型パワーＭＯＳＦＥＴは、高耐圧のものが作りやすいというメリットがあり、トレンチ型パワーＭＯＳＦＥＴは、低オン抵抗のものが作りやすいというメリットがある。以下の実施の形態では、主にプレーナ型パワーＭＯＳＦＥＴを例に取り具体的に説明するが、本願で説明する構造等は、トレンチ型パワーＭＯＳＦＥＴにも同様に適用できることは言うまでもない。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」、「シリコン系部材」等というときは、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
たとえば、「シリコン系半導体基板」というときは、シリコン基板、シリコン基板上のエピタキシャル領域、埋め込みエピタキシャル領域、その他の不純物ドープ領域に、リン、砒素、アンチモン、ボロン等の汎用不純物を導入したものに限らず、これらに炭素（０から数アトミック％程度まで）、ゲルマニウム（０から３５アトミック％程度まで）等を添加したものも含まれる。
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。なお、カラムまたはトレンチのテーパ角について、「垂直カラム」等と言うときは、この限りでない。これは、以下に説明するように、５から６度程度の小さな角度の中に傾きに関する複数の分類が含まれるからである。
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式（または「埋め込みエピタキシャル方式」という）による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。また、各部分のＰ型カラムの厚さは、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さ（幅）であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。
本願で説明するスーパジャンクション構造は、主に、ドリフト領域を貫通しているものを例に取り具体的に説明するが、ドリフト領域を貫通していないものでも良いことは言うまでもない。
なお、本願に於いて、スーパジャンクション構造を有しないドリフト領域を単一導電型ドリフト領域という場合がある。
スーパジャンクション構造の作製方法としては、埋め込みエピタキシャル方式のほかに、たとえば、マルチエピタキシャル（Ｍｕｌｔｉ−Ｅｐｉｔａｘｉａｌ）方式がある。埋め込みエピタキシャル方式は、マルチエピタキシャル方式に比べて、たとえば、プロセスが簡単になるメリットを有する。
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
また、「周辺スーパジャンクション構造」とは、アクティブセル領域の周辺外部の領域、すなわち、接合終端領域（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ Ａｒｅａ）に設けられたスーパジャンクション構造をいう。一方、セル領域に設けられたスーパジャンクション構造を「セル領域スーパジャンクション構造」という。本願に於いては、主に、セル領域スーパジャンクション構造について説明するが、周辺スーパジャンクション構造を有しても良いことは言うまでもない。
一方、チップ周辺領域におけるガードリングとは、ほぼリング状のフィールドプレート（作用の観点からは、逆フィールドプレート）であって、その下の半導体基板（例えば、ドレイン電位）に電気的に接続された物を言う。なお、本願に於いて、「リング状（環状）」とは、通常、クローズドループ（このループの形状は、ほぼ矩形環でも、ほぼ円環、または、ほぼ楕円環でもよい）を成すものを言うが、厳密に閉じている必要はなく、外形的に閉じていれば良い。すなわち、相互に分離した導体のリング状配列であっても良い。なお、言うまでもないことであるが、クローズドループの方が、耐圧特性の面から好適である。
また、本願に於いて、「矩形」または「矩形形状」とは、ほぼ正方形又は長方形の形状を指すが、全体の面積に比して比較的小さな面積を有する凹凸を有しても良いし、ラウンド、面取り処理等がされていても良い。なお、矩形について「配向が同じ」とは、対応する平面図形としての回転対称軸の少なくとも一つが、ほぼ同じであることを指す。言い換えれば、対応する辺同士がほぼ平行であることを言う。
また、本願において「ローカルチャージバランスを保つ」とは、たとえばチップ主面を平面的に見たとき、カラムの厚さ程度の距離の範囲において、チャージバランスが取れていることをいう。
なお、本願に於いて、「耐圧」、「耐圧特性」というときは、特にそうでない旨、断らない限り、パワーＭＯＳＦＥＴに関しては、ソースドレイン耐圧である。
７．本願に於いて、不純物領域について、「ＡはＢより濃度が高い」という場合、一般に、深さ等位置による濃度変化の大きい物については、両方のピーク濃度同士を比較する。比較的なだらかに変化するか、全体に平坦な部分が多いものについては、平均値等の代表値を基準とする。なお、これらの場合、濃度とは、いわゆるネットドーピング（Ｎｅｔ Ｄｏｐｉｎｇ）濃度をいう。
また、本願に於いて、「基板エピタキシャル成長」とは、半導体基板上に一様にエピタキシャル成長させることを言う。これに対して、「埋め込みエピタキシャル成長」とは、凹凸の大きな（凹部の幅より、凹部の深さが深い）下地上に、エピタキシャル成長させて、凹部を埋め込むことを言う。そして、埋め込みエピタキシャル成長によって形成したカラム領域を「埋め込みエピタキシ型カラム領域」と呼び、基板エピタキシャル成長によって形成した平坦なエピタキシャル成長層をドライエッチング等により加工して形成したカラム領域を「基板エピタキシ型カラム領域」と呼ぶ。
これに関連して、一方の導電型のカラムを基板エピタキシ型カラム領域とし、他方の導電型のカラムを埋め込みエピタキシ型カラム領域として、スーパジャンクション構造を構成する方式を「トレンチフィル方式」または「埋め込みエピタキシャル方式」という。
更に、本願に於いて、スーパジャンクションを構成するＰカラムまたはＮカラムのテーパ角（値の範囲は９０．０度以下とし、有効数字３桁で平均値をとる）に関して、「垂直カラム」とは、９０．０度から８９．７度の範囲のテーパ角を有するカラムを言う。同様に、「微小傾斜カラム」とは、８９．６度から８８．０度の範囲のテーパ角を有するカラムを言う。また、「通常傾斜カラム」とは、８７．９度から８５．０度（８４．９度以下は実用的ではないので一般に除外されている）の範囲のテーパ角を有するカラムを言う。なお、単に「傾斜カラム」というときは、微小傾斜カラムおよび通常傾斜カラムの両方を含むものとする。
また、各カラムの半幅について、半断面総電荷量、すなわち、Ｐカラム半断面総電荷量ＱｐおよびＮカラム半断面総電荷量Ｑｎとは、注目する一つのカラムの所定の高さにある単位厚さの板状体部分の総電荷量（ネットドーパント）を言う。
なお、「チャージインバランス（Ｃｈａｒｇｅ Ｉｍｂａｌａｎｃｅ）率」とは、２ｘ（Ｐカラム半断面総電荷量Ｑｐ−Ｎカラム半断面総電荷量Ｑｎ）/（Ｐカラム半断面総電荷量Ｑｐ＋Ｎカラム半断面総電荷量Ｑｎ）をパーセントで表したものを言う。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
１．本願の一実施の形態の縦型パワーＭＯＳＦＥＴにおけるデバイス構造（多層Ｎエピタキシ層構造）の一例等の説明（主に図１から図３）
以下では、主にシリコン単結晶基板（エピタキシャル基板を含む）等、すなわちシリコン系半導体基板上（裏面および内部を含む）にデバイスを形成したものを例に取り具体的に説明するが、以下の例は、それに限定されるものではなく、たとえば、ＳｉＣ系半導体基板やその他の半導体基板上にデバイスを形成したものにも適用できることは言うまでもない。
また、ここでは、主に単体デバイスを例に取り具体的に説明するが、たとえば、パワーＭＯＳＦＥＴと制御回路等を同一のチップに組み込んだ半導体集積回路装置等にも適用できることは言うまでもない。また、そのような複合デバイスも、本願に於いては、「パワーＭＯＳＦＥＴ」に含まれるものとする。
なお、言うまでもないことであるが、パワーＭＯＳＦＥＴとともに、制御回路デバイス等を一つのパッケージに組み込んだＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）は、本願における「パワーＭＯＳＦＥＴ」に含まれる。
以下の例では、プレーナ型パワーＭＯＳＦＥＴを例に取り具体的に説明するが、トレンチゲート型パワーＭＯＳＦＥＴにも同様に適用できることは言うまでもない。
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。なお、主な耐圧の範囲としては、シリコン系半導体の場合は、３０ボルトから１５００ボルト程度であり、３００ボルトから１２００ボルト程度の範囲が特に好適である。
このセクションで説明するプレーナゲート型パワーＭＯＳＦＥＴは、トレンチゲート型パワーＭＯＳＦＥＴと比較して、オン抵抗の面では若干不利であるが、高耐圧構造が作りやすく、スイッチング特性も良好である等のメリットを有する。
本願では、具体的説明では、主に、Ｎチャネル型デバイスを例にとり、具体的に説明するが、Ｐチャネル型デバイスのも適用できることは言うまでもない。
図１は本願の一実施の形態の縦型パワーＭＯＳＦＥＴにおけるデバイス構造の一例等を説明するための半導体チップの上面全体図である。図２は図１のセル部切出領域Ｒ１の拡大平面図である。図３は図２のＸ−Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態の縦型パワーＭＯＳＦＥＴにおけるデバイス構造の一例等を説明する。
まず、チップ（通常、数ミリメートル角、この例では、シリコン系半導体基板）の上面の具体的なレイアウトの一例を説明する。図１に示すように、正方形又は長方形（矩形）の板状のシリコン系半導体基板上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（たとえばアルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、セル領域４が設けられている。
更にセル領域４の周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７およびメタルゲート配線７ｗが設けられている。また、この例では、メタルソース電極５の最外部は、ソース電位のメタルフィールドプレート６２となっている。更に、ゲートパッド開口８、ソースパッド開口２２および、チップ周辺部（スクライブ領域）を除く、半導体チップ２の上面１ａは、ファイナルパッシベーション膜２３で被覆されている。
次に、図１のセル部切出領域Ｒ１の拡大平面図を図２に示し、平面的位置関係を説明する。図２に示すように、セル領域４（図１）においては、平面的に見ると、ほぼ全面に、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）およびカラム状Ｐ型ドリフト領域１１ｐ（埋め込みエピタキシ型カラム領域またはＰカラム領域）が交互に繰り返し敷き詰められている。各カラム状Ｎ型ドリフト領域１１ｎのほぼ中央部には、ポリシリコンゲート電極１５（ゲート電極又はポリシリコン膜）が設けられており、このポリシリコンゲート電極１５とカラム状Ｐ型ドリフト領域１１ｐの間には、Ｎ＋型ソース領域２６（ソース領域）が設けられている。各カラム状Ｐ型ドリフト領域１１ｐの全域および、その両側の境界を越えて、ポリシリコンゲート電極１５下に亘る領域には、Ｐ型ボディ領域６が設けられている。更に、各カラム状Ｐ型ドリフト領域１１ｐの中央部には、コンタクト溝３９およびＰ＋型ボディコンタクト領域１４が設けられている。
次に、図１および図２のＸ−Ｘ’断面を図３に示す。図３に示すように、半導体基板２（たとえば、シリコン基板）の裏面１ｂには、たとえば、ほぼ全面に裏面メタルドレイン電極２４（メタルドレイン電極）が形成されている。半導体基板２内の裏面側は、たとえば、Ｎ型高濃度基板部１ｓ（Ｎ＋型ドレイン領域１２）となっている。Ｎ型高濃度基板部１ｓの表面１ａ側には、たとえば、５０マイクロメートル程度の厚さＴを有するエピタキシャル層（ドリフト領域１１）が形成されている。セル領域４に於いては、このドリフト領域１１は、交互に配置されたカラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）およびカラム状Ｐ型ドリフト領域１１ｐ（埋め込みエピタキシ型カラム領域またはＰカラム領域）によって、スーパジャンクション構造９を構成している。
各Ｎカラム領域１１ｎは、下から順に、たとえば、下方基板エピタキシ型カラム領域１１ｎｂ、中間基板エピタキシ型カラム領域１１ｎｃ、上方基板エピタキシ型カラム領域１１ｎｆ等から構成されている。下方基板エピタキシ型カラム領域１１ｎｂの厚さＴ１は、たとえば、５マイクロメートル程度であり、中間基板エピタキシ型カラム領域１１ｎｃの厚さＴ２は、たとえば、２０マイクロメートル程度であり、上方基板エピタキシ型カラム領域１１ｎｆの厚さＴ３は、たとえば、２５マイクロメートル程度である。
ここで、この例に於いては、たとえば、中間基板エピタキシ型カラム領域１１ｎｃの不純物濃度は、下方基板エピタキシ型カラム領域１１ｎｂの不純物濃度よりも高く設定されており、下方基板エピタキシ型カラム領域１１ｎｂの不純物濃度は、上方基板エピタキシ型カラム領域１１ｎｆの不純物濃度と等しいか、または、高く設定されている。具体的一例を挙げれば（イオン種は、たとえば、燐として）、たとえば、下方基板エピタキシ型カラム領域１１ｎｂの不純物濃度：３．３ｘ１０１５/ｃｍ３程度、中間基板エピタキシ型カラム領域１１ｎｃの不純物濃：３．９ｘ１０１５/ｃｍ３程度、上方基板エピタキシ型カラム領域１１ｎｆの不純物濃度：３．３ｘ１０１５/ｃｍ３程度である。
このようなど濃度および多層領域の関係となるのは、例えば、以下のように説明できる。すなわち、
（１）濃度の高い領域は、できるだけ深い位置（表面のデバイス構造との干渉を避ける）に比較的広い領域を確保することによって、その領域又はその近傍に電界強度ピークを固定する必要があること；
（２）裏面の高濃度基板の近傍まで高濃度にすると、チャージバランスが保てず、急激な低圧の低下を招くためである。
半導体基板２の表面１ａ（第１の主面）の半導体領域であって、各Ｐカラム領域１１ｐの表面には、両側のＮカラム領域１１ｎに亘ってＰ型ボディ領域６が形成されている。一方、半導体基板２の表面１ａ上であって、各Ｎカラム領域１１ｎ上には、たとえば、酸化シリコン膜等のゲート絶縁膜２０を介して、たとえば、ポリシリコン膜等のゲート電極１５が設けられており、半導体基板２の表面１ａ上には、ゲート電極１５等を覆うように、たとえば、酸化シリコン系絶縁膜等から構成された層間絶縁膜１９が形成されている。
各Ｐカラム領域１１ｐ上のＰ型ボディ領域６の表面の層間絶縁膜１９には、半導体基板２内に亘って、コンタクト溝３９が設けられており、その内部には、たとえば、タングステンプラグ２１が埋め込まれている。
コンタクト溝３９下のＰ型ボディ領域６の表面には、Ｐ＋型ボディコンタクト領域１４が設けられており、Ｐ型ボディ領域６の表面であって、各ゲート電極１５と各コンタクト溝３９の間には、Ｎ＋型ソース領域（ソース領域）２６が設けられている。
層間絶縁膜１９上には、各タングステンプラグ２１と連結するように、たとえば、アルミニウム系メタルソース電極５が設けられている。
この例では、Ｎカラム領域１１ｎとＰカラム領域１１ｐの境界面が、基板部１ｓとドリフト領域１１（エピタキシャル層）との界面となす角度、すなわち、テーパ角θは、たとえば、８９．２度程度である。なお、特に好適なテーパ角の範囲としては、たとえば、８８．６度から８９．６度を例示することができる。また、実用的なテーパ角の範囲としては、たとえば、９０．０度から８８．０度を例示することができる。これは、垂直カラムおよび微小傾斜カラムに対応する範囲である。
２．本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等の説明（主に図４から図１５）
このセクションでは、セクション１で説明したデバイス構造に対応して、製造工程の要部の一例を説明する。しかし、ここに説明したものは、一例であって、種々変更可能であることは言うまでもない。
この例では、Ｎ型エピタキシャル層にトレンチを形成して、そこに、Ｐカラムを埋め込むプロセスを説明するが、逆のプロセスでも良いことは言うまでもない。なお、Ｎ型エピタキシャル層を使用するほうが、ボロンドープ層に対する熱処理時間に関して有利である。
図４は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（基板エピタキシャル成長工程完了時点）におけるウエハ断面図である。図５は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（トレンチ形成工程完了時点）におけるウエハ断面図である。図６は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（埋め込みエピタキシャル成長工程完了時点）におけるウエハ断面図である。図７は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（平坦化工程完了時点）におけるウエハ断面図である。図８は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（Ｐ型ボディ領域導入工程）におけるウエハ断面図である。図９は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（ゲート絶縁膜＆ゲートポリシリコン膜成膜工程完了時点）におけるウエハ断面図である。図１０は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（ゲートポリシリコン膜加工工程）におけるウエハ断面図である。図１１は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（層間絶縁膜成膜工程完了時点）におけるウエハ断面図である。図１２は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（コンタクト溝形成工程）におけるウエハ断面図である。図１３は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（半導体基板表面エッチング工程）におけるウエハ断面図である。図１４は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（タングステンプラグ埋め込み工程完了時点）におけるウエハ断面図である。図１５は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明するための図３に対応する部分の製造工程中（アルミニウム膜成膜工程完了時点）におけるウエハ断面図である。これらに基づいて、本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴについての製造プロセスの一例等を説明する。
まず、図４に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）を準備する。この領域は、Ｎ＋型ドレイン領域１２となるべき領域である。
次に、Ｎ＋シリコン単結晶基板１ｓ上に、たとえば、厚さＴが５０マイクロメートル程度のリンドープＮエピタキシャル層１ｅ（すなわち、基板エピタキシャル成長層）を形成した半導体ウエハ１を準備する。リンドープＮエピタキシャル層１ｅの形成を具体的に示すと、以下のごとくである。まず、Ｎ＋シリコン単結晶基板１ｓ（ウエハ）の表面１ａ（第１の主面）上のほぼ全面に、底部基板エピタキシャル成長層１ｅｂ（厚さＴ１は、たとえば、５マイクロメートル程度）を形成する。続いて、底部基板エピタキシャル成長層１ｅｂ上のほぼ全面に、中間基板エピタキシャル成長層１ｅｃ（厚さＴ２は、たとえば、２０マイクロメートル程度）を形成する。続いて、中間基板エピタキシャル成長層１ｅｃ上のほぼ全面に、表面基板エピタキシャル成長層１ｅｆ（厚さＴ３は、たとえば、２５マイクロメートル程度）を形成する。
ここで、底部基板エピタキシャル成長層１ｅｂの不純物濃度としては、たとえば、３．３ｘ１０１５/ｃｍ３程度、中間基板エピタキシャル成長層１ｅｃの不純物濃度としては、たとえば、３．９ｘ１０１５/ｃｍ３程度、表面基板エピタキシャル成長層１ｅｆの不純物濃度としては、たとえば、３．３ｘ１０１５/ｃｍ３程度を好適なものとして例示することができる。
次に、図５に示すように、この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜１８（厚さは、たとえば、１．５マイクロメートル程度）を形成する。
次に、Ｐ型カラム用トレンチ形成用ハードマスク膜１８をマスクとして、Ｎエピタキシャル層１ｅ等を異方性ドライエッチング（ガス雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等の混合雰囲気、エッチング深さとしては、たとえば、５０マイクロメートル程度を例示することができる）することにより、Ｐ型カラム用トレンチ１７を形成する。トレンチエッチングの具体的一例としては、たとえば、デポジションとエッチング素過程繰り返しからなるボッシュ（Ｂｏｓｃｈ）式等の繰り返しエッチング方式を好適なものとして例示することができる。すなわち、デポジションステップの処理条件は、ガス流量（たとえばＣ４Ｆ８）：たとえば、３００から８００ｓｃｃｍ程度、処理圧：たとえば、４から１０パスカル程度、単位処理時間：たとえば、１から３秒程度である。一方、エッチングステップの処理条件は、ガス流量（たとえばＳＦ６）：たとえば、３００から８００ｓｃｃｍ程度、処理圧：たとえば、２から８パスカル程度、単位素過程処理時間：たとえば、０．５から２秒程度である。
これにより、基板エピタキシャル成長層１ｅは、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）となる。これに伴って、底部基板エピタキシャル成長層１ｅｂは、下方基板エピタキシ型カラム領域１１ｎｂとなり、中間基板エピタキシャル成長層１ｅｃは、中間基板エピタキシ型カラム領域１１ｎｃとなり、表面基板エピタキシャル成長層１ｅｆは、上方基板エピタキシ型カラム領域１１ｎｆとなる。
次に、図６に示すように、Ｐ型カラム用トレンチ１７に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層１０（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。ここで、埋め込みエピタキシャル成長の原料ガスとしては、四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシランを例示することができる。処理気圧としては、たとえば、１０ｋＰａから１１０ｋＰａ程度を好適な範囲として例示することができる。
次に、図７に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２３外のＰ型埋め込みエピタキシャル層１０およびトレンチ形成用ハードマスク膜１８を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。ここで、Ｎ型カラム領域１１ｎの幅Ｗｎは、たとえば、６マイクロメートル程度であり、Ｐ型カラム領域１１ｐの幅Ｗｐは、たとえば、４マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、１０マイクロメートル程度である）。
次に、図８に示すように、半導体ウエハ１の表面１ａのほぼ全面に、たとえば、熱酸化により、シリコン酸化膜２７（犠牲酸化膜であり、厚さは、たとえば、１００ｎｍ程度）を形成し、その上に、リソグラフィによりＰ型ボディ領域導入用レジスト膜３１を形成する。次に、Ｐ型ボディ領域導入用レジスト膜３１をマスクとして、イオン注入（ドーパントは、ボロン）により、Ｐ型ボディ領域６を導入する。このイオン注入は、たとえば、以下のような２ステップで実行する。第１ステップとして、たとえば２００ｋｅＶ、１０１３/ｃｍ２オーダで注入を行い、続いて、第２ステップとして、たとえば７５ｋｅＶ、１０１２/ｃｍ２オーダで注入を実行する。その後、不要になったＰ型ボディ領域導入用レジスト膜３１を、たとえば、アッシング等により、全面除去する。更に、犠牲酸化膜２７を、たとえば、弗酸系エッチング液等により、ウエットエッチングにより、たとえば、全面除去する。
次に、図９に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜２０（膜厚は、たとえば、５０から２００ｎｍ程度）を形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、ゲート酸化膜２０上に、ゲートポリシリコン膜１５（膜厚は、たとえば、２００から８００ｎｍ程度）をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
次に、図１０に示すように、ゲートポリシリコン膜１５上に、たとえば、ゲート電極加工用レジスト膜３２を塗布し、例えば、通常のリソグラフィにより、パターニングする。このパターニングされたゲート電極加工用レジスト膜３２を用いて、たとえば、異方性ドライエッチングによりゲート電極１５をパターニングする。この異方性ドライエッチングのガス雰囲気としては、たとえば、ＳＦ６/Ｏ２系ガス雰囲気を好適なものとして例示することができる。
次に、ゲート電極加工用レジスト膜３２をマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域２６を導入する（ドーパントは、たとえば砒素であり、ドーズ量としては、たとえば１０１５/ｃｍ２のオーダ程度であり、打ち込みエネルギとしては、たとえば、４０ｋｅＶ程度を例示することができる）。その後、不要になったゲート電極加工用レジスト膜３２を、たとえば、アッシング等により、全面除去する。
次に、図１１に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜１９（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。層間絶縁膜１９としては、ＰＳＧ膜のほか、ＢＰＳＧ，ＴＥＯＳ膜、ＳｉＮ膜、その他、または、これらの複合膜を適用することができる。また、層間絶縁膜１９の全膜厚としては、たとえば、９００ｎｍ程度を例示することができる。
次に、図１２に示すように、半導体ウエハ１の表面１ａ上に、コンタクト溝形成用レジスト膜３３を形成し、それをマスクとして、たとえば、異方性ドライエッチングにより、コンタクト溝３９を開口する。この異方性ドライエッチングのガス雰囲気としては、たとえば、ＣＨＦ３/ＣＦ４系ガス雰囲気を好適なものとして例示することができる。
次に、図１３に示すように、コンタクト溝形成用レジスト膜３３および層間絶縁膜１９をマスクとして、異方性ドライエッチングにより、基板表面をエッチング（たとえば、深さ０．３マイクロメートル程度）することにより、リセス領域を形成し、コンタクト溝３９を基板内に延長する。この異方性ドライエッチングのガス雰囲気としては、たとえば、ハロゲン系ガス雰囲気を好適なものとして例示することができる。なお、基板エッチング等は、必須でないことは言うまでもない。続いて、このリセス領域にイオン注入することにより、Ｐ＋型ボディコンタクト領域１４を形成する。このイオン注入条件としては、ドーパント：ＢＦ２，打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度を例示することができる。その後、不要になったコンタクト溝形成用レジスト膜３３を、たとえば、アッシング等により、全面除去する。
次に、図１４に示すように、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング成膜等により、コンタクト溝３９およびウエハ１の表面１ａ上のほぼ全面に、タングステン膜を成膜する。次に、ＣＭＰ等により、平坦化することにより、タングステンプラグ２１をコンタクト溝３９内に埋め込む。なお、プラグを用いる代わりに、バリアメタル等を伴ったアルミニウム系メタル膜を直接、形成しても良い。
次に、図１５に示すように、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５等を形成する。
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
更に、その後、必要に応じて、バックグラインディング等を実施し、ウエハ１の裏面１ｂに、たとえば、スパッタリング成膜により、裏面メタルドレイン電極２４（メタルドレイン電極）を成膜する（図３等参照）。その後、ダイシング等により、ウエハを個々のチップ２に分割すると、図３のようなデバイスが得られる。その後、必要に応じて、樹脂封止等のパッケージングを施せばよい。
３．本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）等の説明（主に図１６）
このセクションで説明する例は、セクション１で説明したデバイス構造に関する変形例であり、ほとんどの部分は、セクション１で説明したものと同一であり、以下では、原則として異なる部分のみを説明する。
図１６は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）等を説明するための図３に対応するデバイス断面図である。これに基づいて、本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）等を説明する。
図１６に示すように、この例に於いては、図３と異なり、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）が、深さ方向に於いて、ほぼ単一の構造を有しており、その代わりに、たとえば、その上端部４１ｆから中間部４１ｃに亘る側面部に、カラム側面イオン注入領域１６が設けられている。ここで、カラム側面イオン注入領域の深さ方向の長さＤ（基板表面から下端部までの長さ）と、基板エピタキシャル成長層全体の厚さＴとの関係については、カラム側面イオン注入領域の深さ方向の長さＤ/基板エピタキシャル成長層全体の厚さＴの値が、１/４から３/４の範囲を好適なものとして例示することができる。
４．本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等の説明（主に図１７から図２１）
このセクションで説明するプロセスは、セクション３で説明したデバイス構造に対する製造プロセスの要部である。なお、基本的に、図４から図１５で説明したプロセスと同様であり、特に、プロセス的には、図８から図１５の部分は、ほぼ全く同一であるので、以下では、原則として異なる部分のみを説明する。
図１７は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（基板エピタキシャル成長工程完了時点）におけるウエハ断面図である。図１８は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（トレンチ形成工程完了時点）におけるウエハ断面図である。図１９は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（カラム側面イオン注入領域導入工程完了時点）におけるウエハ断面図である。図２０は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（埋め込みエピタキシャル成長工程完了時点）におけるウエハ断面図である。図２１は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図１６に対応する部分の製造工程中（平坦化工程完了時点）におけるウエハ断面図である。これらに基づいて、本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例１（Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明する。
まず、図１７に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）を準備する。この領域は、Ｎ＋型ドレイン領域１２となるべき領域である。
次に、Ｎ＋シリコン単結晶基板１ｓ上に、たとえば、厚さＴが５０マイクロメートル程度のリンドープＮエピタキシャル層１ｅ（すなわち、基板エピタキシャル成長層）を形成した半導体ウエハ１を準備する。ここで、リンドープＮエピタキシャル層１ｅの不純物濃度としては、たとえば、２ｘ１０１５/ｃｍ３程度を好適なものとして例示することができる。
次に、図１８に示すように、この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜１８（厚さは、たとえば、１．５マイクロメートル程度）を形成する。
次に、Ｐ型カラム用トレンチ形成用ハードマスク膜１８をマスクとして、Ｎエピタキシャル層１ｅ等を異方性ドライエッチング（ガス雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等の混合雰囲気、エッチング深さとしては、たとえば、５０マイクロメートル程度を例示することができる）することにより、Ｐ型カラム用トレンチ１７を形成する。トレンチエッチングの具体的一例としては、たとえば、デポジションとエッチング素過程繰り返しからなるボッシュ（Ｂｏｓｃｈ）式等の繰り返しエッチング方式を好適なものとして例示することができる。すなわち、デポジションステップの処理条件は、ガス流量（たとえばＣ４Ｆ８）：たとえば、３００から８００ｓｃｃｍ程度、処理圧：たとえば、４から１０パスカル程度、単位処理時間：たとえば、１から３秒程度である。一方、エッチングステップの処理条件は、ガス流量（たとえばＳＦ６）：たとえば、３００から８００ｓｃｃｍ程度、処理圧：たとえば、２から８パスカル程度、単位素過程処理時間：たとえば、０．５から２秒程度である。
これにより、基板エピタキシャル成長層１ｅは、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）となる。
次に、図１９に示すように、半導体ウエハ１のデバイス面１ａ側から、たとえば、ボロン等を傾斜イオン注入することにより、トレンチ１７の側壁、すなわち、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）の上端部から中間部の側壁（表面）に、カラム側面イオン注入領域１６を形成する。この傾斜イオン注入の条件としては、たとえば、以下のものを好適なものとして例示することができる。すなわち、イオン種は、たとえば、ボロン、傾斜角度は、たとえば、垂直から５から１０度程度傾斜、打ち込みエネルギは、たとえば、２０ｋｅＶ程度、ドーズ量は、たとえば、２ｘ１０１３/ｃｍ２程度をウエハの主面内で４５度ずつ回転させて、４回に分けて注入する。
次に、図２０に示すように、Ｐ型カラム用トレンチ１７に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層１０（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。ここで、埋め込みエピタキシャル成長の原料ガスとしては、四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシランを例示することができる。処理気圧としては、たとえば、１０ｋＰａから１１０ｋＰａ程度を好適な範囲として例示することができる。
次に、図２１に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２３外のＰ型埋め込みエピタキシャル層１０およびトレンチ形成用ハードマスク膜１８を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。ここで、Ｎ型カラム領域１１ｎの幅Ｗｎは、たとえば、６マイクロメートル程度であり、Ｐ型カラム領域１１ｐの幅Ｗｐは、たとえば、４マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、１０マイクロメートル程度である）。
この後は、図８から図１５のプロセスを実行する。
５．本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）等の説明（主に図２２）
このセクションで説明する例は、セクション１で説明したデバイス構造に関する変形例であり、ほとんどの部分は、セクション１で説明したものと同一であり、以下では、原則として異なる部分のみを説明する。
図２２は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）等を説明するための図３に対応するデバイス断面図である。これに基づいて、本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）等を説明する。
図２２に示すように、この例は、図３の例と図１６の例を合わせた構造で、図３の多層Ｎエピタキシ層構造と、図１６のＮカラム側方イオン注入構造を合体させたものである。すなわち、図３のカラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）の上端部４１ｆから中間部４１ｃの少なくとも一部の側面に、付加的にカラム側面イオン注入領域１６を設けている。
６．本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）についての製造プロセスの一例等の説明（主に図２３）
このセクションで説明するプロセスは、セクション５で説明したデバイス構造に対する製造プロセスの要部である。なお、基本的に、図４から図１５で説明したプロセスと同様であり、特に、プロセス的には、図４、図５、図６から図１５および図１９から図２１の部分は、ほぼ全く同一であるので、以下では、原則として異なる部分のみを説明する。
図２３は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明するための図２２に対応する部分の製造工程中（カラム側面イオン注入領域導入工程完了時点）におけるウエハ断面図である。これに基づいて、本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのデバイス構造に関する変形例２（多層Ｎエピタキシ層＆Ｎカラム側方イオン注入構造）についての製造プロセスの一例等を説明する。
図４から図５の処理を経たウエハ１に対して、図２３（図２２を参照）に示すように、半導体ウエハ１のデバイス面１ａ側から、たとえば、ボロン等を傾斜イオン注入することにより、トレンチ１７の側壁、すなわち、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）の上端部から中間部の側壁（表面）に、カラム側面イオン注入領域１６を形成する。
その後、図６から図１５のプロセスを実行する。
７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２４から図２９）
図２４は垂直カラム構造であって、ＮカラムおよびＰカラムの不純物プロファイルが深さ方向にほぼ均一な場合におけるチャージバランスの崩れ、電圧強度ピーク位置および耐圧の相互関係を説明するための説明図である。図２５は不純物プロファイルが深さ方向にほぼ均一な場合であって、通常傾斜カラムの場合におけるチャージバランスの崩れ、電圧強度ピーク位置および耐圧の相互関係を説明するための説明図である。図２６は不純物プロファイルが深さ方向にほぼ均一な場合であって、通常傾斜カラムの場合におけるセル部耐圧とＰカラム不純物量変動の関係を示すデータプロット図である。図２７は本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのアウトラインを説明するための図３に対応するデバイス模式断面図である。図２８は図３の例におけるチャージバランスの崩れ、電圧強度ピーク位置および耐圧の相互関係を説明するための説明図である。図２９は図３の例と比較例（図３でＮカラムを単層構造としたもの）に関して、チャージバランスの崩れと耐圧の相互関係を示したデータプロット図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
（１）本願発明者等による高耐圧化に伴う技術的課題の検討（主に図２４から図２６）：
縦型パワーＭＯＳＦＥＴのスーパジャンクション構造に於いて、真性垂直カラムを用いる場合は、図２４に示すように、チャージインバランス（Ｃｈａｒｇｅ Ｉｍｂａｌａｎｃｅ）が若干増加しただけでも、耐圧等が急激に劣化するという問題がある。ここで、Ｐ型不純物の濃度分布が僅かに傾いているのは、埋め込みエピタキシャル成長の際の熱処理時間が、深さにより異なること等に起因する。
これに対して、耐圧が比較的低い製品、すなわち、ドリフト領域の厚さが薄い製品では、トレンチにテーパを持たせて通常傾斜カラムとし、図２５および図２６に示すように、スーパジャンクションの各ハーフピッチについて、Ｐカラム水平半断面総電荷量Ｑｐ＞Ｎカラム水平半断面総電荷量Ｑｎの状態にすることによって、耐圧等の劣化を回避する方法がある。このようにすると、チャージバランスが若干揺らいでも電界強度ピークＶｐのずれは比較的小さな範囲に留まり、耐圧に対応するグラフの線下の面積もあまり大きくは変化しない。
しかし、通常傾斜カラムとすることは、耐圧が比較的高い製品（例えば、耐圧が３００ボルト以上）では、ドリフト領域の厚さが厚いため、大幅な集積度の低下を招くため、適用することができない。また、比較的低耐圧の製品でも、微細化ができない等の問題がある。従って、現実的には、垂直カラムか、または、微小傾斜カラムを採用することが、有利である。更に、通常傾斜カラムとすることは、トレンチエッチングにおいて、側壁保護膜を薄くする条件と等価であり、テーパ角と及び寸法ばらつきが大きくなるという問題が生じる恐れがある。
（２）本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴのアウトラインの説明（主に図２７）：
そこで、本願の前記一実施の形態の縦型パワーＭＯＳＦＥＴにおいては、図２７に示すように、スーパジャンクションを構成する基板エピタキシ型カラム領域１１ｎおよび埋め込みエピタキシ型カラム領域１１ｐの内、基板エピタキシ型カラム領域１１ｎに濃度分布を導入している。すなわち、基板エピタキシ型カラム領域１１ｎを少なくとも、半導体基板２の深さ方向に関して、中間的な領域にある中間基板エピタキシ型カラム領域１１ｎｃ、これよりも表面側にある上方基板エピタキシ型カラム領域１１ｎｆ、および、中間的な領域にある中間基板エピタキシ型カラム領域１１ｎｃよりも裏面側にある下方基板エピタキシ型カラム領域１１ｎｂを有するものとしている。そして、中間基板エピタキシ型カラム領域１１ｎｃは、それが属する基板エピタキシ型カラム領域１１ｎ内の他の部分よりも、不純物濃度が高濃度にされている。
このことによって、チャージインバランスが生じても、最大電界点がカラムの深い位置にあるので、アバランシェ（Ａｖａｌａｎｃｈｅ）耐量を大きくすることができる。
これに対して、一般的な均一濃度の基板エピタキシ型カラム領域１１ｎの場合は、チャージインバランスが若干増加しただけで、最大電界点が基板の表面側等に移動し、アバランシェ降伏と表面近傍寄生トランジスタとの間で正帰還を生じやすく、ソースドレイン耐圧の急激な劣化を招く傾向がある。
（３）Ｎカラム等の深さ方向に於いて中間的な部分を他の部分よりも高濃度にすることによって得られる効果についての補足的説明（主に図２８）：
図２８に図３のデバイス構造（ただし、カラム構造は垂直カラムとした）におけるスーパジャンクションのハーフピッチについてのチャージ分布、チャージバランスの変動および耐圧の関係を示す。図２８（下側）に示すように、この構造では、深いところに、チャージバランスの変動幅を超えるドナー濃度のピークがある。従って、電界強度ピークＶｐは、チャージバランスが通常の変動をしても、カラムの深い部分に留まるので、アバランシェ耐量は低下しない。すなわち、多数の基板エピタキシ型カラム領域のいずれかの領域で、アバランシェ降伏が発生する際には、その基板エピタキシ型カラム領域の中間基板エピタキシ型カラム領域で発生するように設定されている。このようにすることによって、セル領域の深いところ（深さ方向に於いて中間的な部分）の一部でアバランシェモード（Ａｖａｌａｎｃｈｅ Ｍｏｄｅ）となっても、カラム上端部の外の寄生バイポーラトランジスタとの距離があるので、その間で正帰還がかかることはない。従って、一時的にアバランシェモードで動作しても、素子破壊につながることはない。
なお、このように、Ｎカラムの中間的な位置で濃度ピーク又は濃度台地を作るのは、電界強度ピークＶｐを深い位置に固定したいためであるが、Ｎ＋型ドレイン領域１２近傍まで高濃度にしすぎると、チャージバランスが崩れて、耐圧が急速に劣化する。
また、Ｎカラムの中間的な位置で濃度ピーク又は濃度台地を作るので、オン抵抗特性が向上するメリットを有する。
（４）付加的なトレンチのテーパ（微小テーパ）効果（主に図２９）：
図３のデバイス構造のように、カラム状Ｎ型ドリフト領域１１ｎ（基板エピタキシ型カラム領域またはＮカラム領域）の多層構造に加えて、微小傾斜カラムを導入すると、図２８に説明した効果とともに、図２５に説明したものと同様の効果が付加される。すなわち、図２９に示すように、テーパによる台形形状のＮカラム濃度分布（正確には、深さ方向の総電荷分布、以下同じ）と逆台形形状のＰカラム濃度分布の効果と、多層構造の相乗効果により、比較例と比べて、チャージバランスが変動しても、耐圧の劣化はかなり緩やかである。なお、比較例は、図３のデバイス構造の多層Ｎカラムを単層としたものである。
また、微小傾斜カラムを導入すると、埋め込みエピタキシャル成長の過程に於いて、ボイド等が発生するリスクを低減できるメリットもある。
言い換えると、微小傾斜カラム（ほとんど垂直なカラム）の導入によって、通常傾斜カラムの持つ欠陥を排除しつつ、効果としては相対的に弱いが、類似の効果を得ることができるのである。
なお、微小傾斜カラムは、図１６および図２２のカラム側面イオン注入領域１６とも有効に組み合わせることができる。
（５）図１６のデバイス構造に関する補足的説明（主に図１６等を参照）：
図１６のカラム側面イオン注入領域１６の導入の効果は、図２５に説明した効果とほぼ等価な効果である。すなわち、カラム状Ｎ型ドリフト領域１１ｎの上端部から中間部の側面の少なくとも一部に付加的なＰ型不純物領域が導入されているため、Ｎカラムは、結果として、台形形状の濃度分布となり、Ｐカラムは、逆台形形状のカラム濃度分布となる。これに、カラムのテーパ構造が加わると、サブセクション（４）で説明したのと同様の付加効果が得られる。
なお、カラム側面イオン注入領域１６は、図２２のように、多層Ｎカラム構造にも適用でき、これによって、濃度傾斜の効果を増強することが可能となる。
（６）Ｎカラムの多層構造についての補足的説明（主に図３等を参照）：
本願では、Ｎカラムの多層構造として、３層構造を例に取り具体的に説明したが、３層構造に限らず、Ｎ層構造（Ｎ≧３）であってもよい。ただし、３層構造がプロセス的に最も単純である。また、たとえば、３層構造といっても、各層の境界部は、比較的連続的に変化しているので、一部又は全部を連続的に変化して、各部の代表値が３個に分かれているようにしてもよい。ただし、連続的変化は、プロセスの制御が困難となる場合が多い。
更に、埋め込みエピタキシャル成長側をＮ層構造（Ｎ≧３）とすることも可能である。しかし、基板エピタキシャル成長の方を多層にする方が、プロセスの制御は容易である。
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にプレーナ型パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、先にセクション４で説明したように、トレンチゲート型パワーＭＯＳＦＥＴ等にも適用できることは言うまでもない。
なお、前記実施の形態では、主にメタルソース電極材料として、アルミニウム系メタル膜等を使用したものを例示したが、本発明はそれに限定されるものではなく、アルミニウム系メタル膜のほか、タングステン、銅、金、銀、チタン、パラジウム、ＴｉＷ、ＴｉＮその他の金属、合金膜（複合膜を含む）でも良いことは言うまでもない。
同様に、前記実施の形態では、ゲート電極材料として、主にポリシリコン膜を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ポリシリコン膜のほか、シリサイド膜、ポリサイド膜、タングステン膜、チタン膜、ＴｉＷ、ＴｉＮその他の金属、金属窒化物膜、合金膜（複合膜を含む）でも良いことは言うまでもない。
１ ウエハ（半導体基板、シリコン系半導体基板）
１ａ ウエハ又は半導体チップの表面（第１の主面）
１ｂ ウエハ又は半導体チップの裏面（第２の主面）
１ｅ 基板エピタキシャル成長層
１ｅｂ 底部基板エピタキシャル成長層
１ｅｃ 中間基板エピタキシャル成長層
１ｅｆ 表面基板エピタキシャル成長層
１ｓ ウエハ又は半導体チップの基板部（Ｎ＋型単結晶シリコン基板）
２ 半導体チップ又はチップ領域（半導体基板、シリコン系半導体基板）
３ メタルガードリング
４ セル領域
５ メタルソース電極
６ Ｐ型ボディ領域
７ メタルゲート電極
７ｗ メタルゲート配線
８ ゲートパッド開口
９ スーパジャンクション構造
１０ 埋め込みエピタキシャル成長層
１１ ドリフト領域
１１ｎ カラム状Ｎ型ドリフト領域（基板エピタキシ型カラム領域またはＮカラム領域）
１１ｎｂ 下方基板エピタキシ型カラム領域
１１ｎｃ 中間基板エピタキシ型カラム領域
１１ｎｆ 上方基板エピタキシ型カラム領域
１１ｐ カラム状Ｐ型ドリフト領域（埋め込みエピタキシ型カラム領域またはＰカラム領域）
１２ Ｎ＋型ドレイン領域
１４ Ｐ＋型ボディコンタクト領域
１５ ポリシリコンゲート電極（ゲート電極又はポリシリコン膜）
１６ カラム側面イオン注入領域
１７ トレンチ
１８ トレンチ形成用ハードマスク膜
１９ 層間絶縁膜
２０ ゲート絶縁膜
２１ タングステンプラグ
２２ ソースパッド開口
２３ ファイナルパッシベーション膜
２４ 裏面メタルドレイン電極（メタルドレイン電極）
２６ Ｎ＋型ソース領域（ソース領域）
２７ 表面酸化膜（犠牲酸化膜）
３１ Ｐ型ボディ領域導入用レジスト膜
３２ ゲート電極加工用レジスト膜
３３ コンタクト溝形成用レジスト膜
３９ コンタクト溝
４１ｃ 基板エピタキシ型カラム領域の中間部
４１ｆ 基板エピタキシ型カラム領域の上端部
６２ メタルフィールドプレート
Ｄ カラム側面イオン注入領域の深さ方向の長さ（基板表面から下端部までの長さ）
Ｅ ＮカラムおよびＰカラムの電界強度
Ｑｎ Ｎカラム水平半断面総電荷量
Ｑｐ Ｐカラム水平半断面総電荷量
Ｑｐｅ チャージバランスに近いアクセプタ分布
Ｑｐ＋ アクセプタ過剰の場合のアクセプタ分布
Ｑｐ− ドナー過剰の場合のアクセプタ分布
Ｒ１ セル部切出領域
Ｔ 基板エピタキシャル成長層全体の厚さ
Ｔ１ 底部基板エピタキシャル成長層の厚さ
Ｔ２ 中間基板エピタキシャル成長層の厚さ
Ｔ３ 表面基板エピタキシャル成長層の厚さ
Ｖｐ 電界強度ピーク
Ｗｎ 半導体基板の表面でのＮカラムの幅
Ｗｐ 半導体基板の表面でのＰカラムの幅
Ｙ トレンチ深さ方向の座標
θ テーパ角

Claims (12)

  1. 以下を含む縦型パワーＭＯＳＦＥＴ：
    （ａ）第１の主面および第２の主面を有する半導体基板；
    （ｂ）前記第１の主面側から前記半導体基板の内部に亘り設けられたセル領域；
    （ｃ）前記半導体基板の前記第２の主面から内部に亘り設けられた第１導電型の基板部；
    （ｄ）前記セル領域内であって、前記基板部の上端から、前記半導体基板の前記第１の主面に亘り形成され、スーパジャンクション構造を有するドリフト領域；
    （ｅ）第１導電型を有し、前記スーパジャンクション構造を構成する多数の基板エピタキシ型カラム領域；
    （ｆ）前記第１導電型と反対導電型の第２導電型を有し、前記スーパジャンクション構造を構成する多数の埋め込みエピタキシ型カラム領域；
    （ｇ）前記半導体基板の前記第１の主面上に設けられたメタルソース電極；
    （ｈ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極、
    ここで、各基板エピタキシ型カラム領域は、以下の領域を含む：
    （ｅ１）前記半導体基板の深さ方向に関して、中間的な領域にある中間基板エピタキシ型カラム領域；
    （ｅ２）前記中間基板エピタキシ型カラム領域よりも前記第１の主面側にある上方基板エピタキシ型カラム領域；
    （ｅ３）前記中間基板エピタキシ型カラム領域よりも前記第２の主面側にある下方基板エピタキシ型カラム領域、
    更に、ここで、前記中間基板エピタキシ型カラム領域は、その基板エピタキシ型カラム領域内の他の部分よりも、高濃度にされている。
  2. 請求項１の縦型パワーＭＯＳＦＥＴにおいて、
    （ｘ１）各基板エピタキシ型カラム領域は、前記中間基板エピタキシ型カラム領域、前記上方基板エピタキシ型カラム領域および前記下方基板エピタキシ型カラム領域から構成されており；
    （ｘ２）前記中間基板エピタキシ型カラム領域の不純物濃度は、前記下方基板エピタキシ型カラム領域の不純物濃度よりも高く；
    （ｘ３）前記下方基板エピタキシ型カラム領域の不純物濃度は、前記上方基板エピタキシ型カラム領域の不純物濃度と等しいか、または、それよりも高い。
  3. 請求項２の縦型パワーＭＯＳＦＥＴにおいて、前記多数の基板エピタキシ型カラム領域のいずれかの領域で、アバランシェ降伏が発生する際には、その基板エピタキシ型カラム領域の前記中間基板エピタキシ型カラム領域で発生するように設定されている。
  4. 請求項３の縦型パワーＭＯＳＦＥＴにおいて、
    （ｙ１）各基板エピタキシ型カラム領域の前記上方基板エピタキシ型カラム領域の厚さは、その基板エピタキシ型カラム領域の全体の厚さの半分と等しいか、または、それよりも薄く；
    （ｙ２）各基板エピタキシ型カラム領域の前記中間基板エピタキシ型カラム領域の厚さは、前記下方基板エピタキシ型カラム領域の厚さと等しいか、または、それよりも厚く；
    （ｙ３）各基板エピタキシ型カラム領域の前記中間基板エピタキシ型カラム領域の厚さは、前記上方基板エピタキシ型カラム領域の厚さと等しいか、または、それよりも薄い。
  5. 請求項４の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域の上端部から中間部の側面の少なくとも一部には、前記第２導電型を有するカラム側面イオン注入領域が設けられている。
  6. 請求項４の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．６度以下のテーパ角を有する。
  7. 請求項４の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．３度以下のテーパ角を有する。
  8. 請求項６の縦型パワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
  9. 以下を含む縦型パワーＭＯＳＦＥＴ：
    （ａ）第１の主面および第２の主面を有する半導体基板；
    （ｂ）前記第１の主面側から前記半導体基板の内部に亘り設けられたセル領域；
    （ｃ）前記半導体基板の前記第２の主面から内部に亘り設けられた第１導電型の基板部；
    （ｄ）前記セル領域内であって、前記基板部の上端から、前記半導体基板の前記第１の主面に亘り形成され、スーパジャンクション構造を有するドリフト領域；
    （ｅ）第１導電型を有し、前記スーパジャンクション構造を構成する多数の基板エピタキシ型カラム領域；
    （ｆ）前記第１導電型と反対導電型の第２導電型を有し、前記スーパジャンクション構造を構成する多数の埋め込みエピタキシ型カラム領域；
    （ｇ）前記半導体基板の前記第１の主面上に設けられたメタルソース電極；
    （ｈ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極、
    ここで、各基板エピタキシ型カラム領域は、その上端部から中間部の側面の少なくとも一部に、前記第２導電型を有するカラム側面イオン注入領域が設けられている。
  10. 請求項９の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．６度以下のテーパ角を有する。
  11. 請求項９の縦型パワーＭＯＳＦＥＴにおいて、各基板エピタキシ型カラム領域は、８８．６度以上、８９．３度以下のテーパ角を有する。
  12. 請求項１０の縦型パワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
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