JP7405517B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１は、トレンチゲートＭＯＳＦＥＴを備えた半導体装置を開示している。この半導体装置は、シリコン基板（半導体基板）、スペーサ層、エピタキシャル層およびトレンチ構造を含む。シリコン基板は、燐を主たるｎ型不純物として含む。スペーサ層は、砒素を主たるｎ型不純物を含み、シリコン基板の上に積層されている。エピタキシャル層は、ｎ型不純物を含み、スペーサ層の上に積層されている。トレンチ構造は、エピタキシャル層に形成されたトレンチ、トレンチの内壁に形成された絶縁層、および、絶縁層を挟んでトレンチに埋設された電極を含む。
特表２００８－５００７４４号公報
エピタキシャル層におけるｎ型不純物の高濃度化は、エピタキシャル層の低抵抗化を図る上で有効である。たとえば、特許文献１の構造からスペーサ層を取り除き、半導体基板中の燐をエピタキシャル層に拡散させることによって、エピタキシャル層の高濃度化を図ることができる。
しかし、半導体基板からエピタキシャル層への燐の拡散量を制御することは困難であり、エピタキシャル層を適切に高濃度化させることはできない。たとえば、エピタキシャル層が不適切な態様で高濃度化された場合、トレンチ構造に起因してエピタキシャル層で不所望な電界集中が発生する結果、ブレークダウン電圧が低下する。特許文献１に係る半導体装置では、この種の問題を回避すべく、半導体基板の上にスペーサ層を形成している。
本発明の一実施形態は、ブレークダウン電圧の低下の抑制、および、エピタキシャル層の低抵抗化を図ることができる半導体装置を提供する。
本発明の一実施形態は、燐の拡散係数未満の拡散係数を有するｎ型不純物を含むｎ型の半導体基板と、前記半導体基板の上にこの順に形成された高濃度領域、中濃度領域および低濃度領域を含み、前記高濃度領域、前記中濃度領域および前記低濃度領域によって前記半導体基板から結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有するｎ型のエピタキシャル層と、前記低濃度領域に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された埋設電極を含むトレンチ構造と、を含む、半導体装置を提供する。
本発明の一実施形態は、ｎ型不純物としての砒素を含むｎ型の半導体基板と、前記半導体基板の上にこの順に形成された高濃度領域、中濃度領域および低濃度領域を含み、前記高濃度領域、前記中濃度領域および前記低濃度領域によって前記半導体基板から結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有し、ｎ型不純物としての燐を含むｎ型のエピタキシャル層と、前記低濃度領域に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、前記絶縁層を挟んで前記トレンチの底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記トレンチ内において前記底側電極および前記開口側電極の間に介在する中間絶縁層を含むトレンチ構造と、を含む、半導体装置を提供する。
これらの半導体装置によれば、ブレークダウン電圧の低下の抑制、および、エピタキシャル層の低抵抗化を図ることができる。
図１は、本発明の第１実施形態に係る半導体装置の一部の領域を拡大して示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、濃度プロファイルをシミュレーションによって求めたグラフである。 図４は、図２に示す領域IVの拡大図である。 図５は、ブレークダウン電圧の特性をシミュレーションによって求めたグラフである。 図６は、燐を主たるｎ型不純物として含む半導体基板を採用した場合の濃度プロファイルをシミュレーションによって求めたグラフである。 図７Ａは、図２に対応する領域の断面図であって、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図７Ｂは、図７Ａの後の工程を示す断面図である。 図７Ｃは、図７Ｂの後の工程を示す断面図である。 図７Ｄは、図７Ｃの後の工程を示す断面図である。 図７Ｅは、図７Ｄの後の工程を示す断面図である。 図７Ｆは、図７Ｅの後の工程を示す断面図である。 図７Ｇは、図７Ｆの後の工程を示す断面図である。 図７Ｈは、図７Ｇの後の工程を示す断面図である。 図７Ｉは、図７Ｈの後の工程を示す断面図である。 図７Ｊは、図７Ｉの後の工程を示す断面図である。 図７Ｋは、図７Ｊの後の工程を示す断面図である。 図７Ｌは、図７Ｋの後の工程を示す断面図である。 図７Ｍは、図７Ｌの後の工程を示す断面図である。 図７Ｎは、図７Ｍの後の工程を示す断面図である。 図７Ｏは、図７Ｎの後の工程を示す断面図である。 図７Ｐは、図７Ｏの後の工程を示す断面図である。 図７Ｑは、図７Ｐの後の工程を示す断面図である。 図７Ｒは、図７Ｑの後の工程を示す断面図である。 図７Ｓは、図７Ｒの後の工程を示す断面図である。 図７Ｔは、図７Ｓの後の工程を示す断面図である。 図７Ｕは、図７Ｔの後の工程を示す断面図である。 図７Ｖは、図７Ｕの後の工程を示す断面図である。 図７Ｗは、図７Ｖの後の工程を示す断面図である。 図７Ｘは、図７Ｗの後の工程を示す断面図である。 図７Ｙは、図７Ｘの後の工程を示す断面図である。 図７Ｚは、図７Ｙの後の工程を示す断面図である。 図８は、図２に対応する領域の断面図であって、本発明の第２実施形態に係る半導体装置の一部の領域を拡大して示す断面図である。 図９は、図２に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置の一部の領域を拡大して示す断面図である。
以下では、添付図面を参照して、本発明の実施形態を具体的に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の一部の領域を拡大して示す平面図である。図２は、図１に示すII-II線に沿う断面図である。
図１および図２を参照して、半導体装置１は、絶縁ゲート型のトランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。
半導体装置１は、シリコンからなるｎ＋＋型の半導体基板２を含む。半導体基板２は、ＭＩＳＦＥＴのドレイン領域として形成されている。半導体基板２は、燐（Ｐ）の拡散係数未満の比較的小さい拡散係数を有する５価元素を主たるｎ型不純物（ドナー）として含む。砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等が、比較的小さい拡散係数を有するｎ型不純物として例示される。半導体基板２は、この形態では、砒素を主たるｎ型不純物として含む。
半導体基板２は、全域に亘ってほぼ一定のｎ型不純物濃度を有している。半導体基板２のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。半導体基板２のｎ型不純物濃度は、この形態では、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下である。
半導体基板２は、直方体形状に形成されていてもよい。半導体基板２は、一方側の第１基板主面３および他方側の第２基板主面４を含む。第１基板主面３および第２基板主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されていてもよい。
半導体基板２の厚さは、５０μｍ以上４５０μｍ以下であってもよい。半導体基板２の厚さは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。
半導体装置１は、第１基板主面３の表層部に形成された不純物領域５を含む。図２では、不純物領域５が破線によって示されている。不純物領域５は、半導体基板２のｎ型不純物（砒素）に加えて、半導体基板２のｎ型不純物とは異なるｎ型不純物を含む。
不純物領域５は、より具体的には、半導体基板２のｎ型不純物の拡散係数を超える比較的大きい拡散係数を有するｎ型不純物を含む。不純物領域５は、この形態では、比較的大きい拡散係数を有するｎ型不純物としての燐を含む。つまり、不純物領域５は、互いに異なる拡散係数を有する砒素および燐をｎ型不純物として含む。
不純物領域５は、後述するエピタキシャル層６に燐を拡散によって供給するｎ型不純物供給源として形成されている。不純物領域５の燐濃度は、半導体基板２の砒素濃度未満である。不純物領域５の燐濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。
不純物領域５の厚さは、１０ｎｍ以上１０００ｎｍ以下であってもよい。不純物領域５の厚さは、１０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上５００ｎｍ以下、５００ｎｍ以上７５０ｎｍ以下、または、７５０ｎｍ以上１０００ｎｍ以下であってもよい。
半導体装置１は、第１基板主面３（不純物領域５）の上に形成されたｎ型のエピタキシャル層６を含む。エピタキシャル層６は、第１基板主面３からシリコンをエピタキシャル成長することによって形成されている。エピタキシャル層６は、ＭＩＳＦＥＴのドリフト領域として形成されている。
エピタキシャル層６は、エピタキシャル主面７を有している。エピタキシャル主面７は、第１基板主面３に対して平行に形成されている。エピタキシャル主面７は、平面視において第１基板主面３に整合する四角形状に形成されている。
エピタキシャル層６は、半導体基板２の厚さ未満の厚さを有している。エピタキシャル層６の厚さは、３μｍ以上２５μｍ以下であってもよい。エピタキシャル層６の厚さは、３μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。エピタキシャル層６の厚さは、５μｍ以上２０μｍ以下であることが好ましい。エピタキシャル層６の厚さは、この形態では、１０μｍ程度である。
以下、図３を併せて参照し、エピタキシャル層６のｎ型不純物濃度について具体的に説明する。図３は、濃度プロファイルＰＦ１をシミュレーションによって求めたグラフである。図３において縦軸はｎ型不純物濃度［ｃｍ－３］を示し、横軸はエピタキシャル主面７を基準（零地点）とした深さ［μｍ］を示している。
図３には、半導体基板２およびエピタキシャル層６によって形成された濃度プロファイルＰＦ１が示されている。また、図３では、濃度プロファイルＰＦ１において高濃度領域１１のｎ型不純物濃度が調整された濃度プロファイルＰＦ１が破線によって示されている。また、図３では、半導体基板２のｎ型不純物濃度が１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下(より具体的には４×１０１９ｃｍ－３程度)に設定された例が示されている。
また、図３では、エピタキシャル成長時にエピタキシャル層６に付与されたベース燐濃度が破線によって示されている。ベース燐濃度は、エピタキシャル成長時に外部（ガス雰囲気）から添加された燐によってエピタキシャル層６に付与された燐濃度である。
エピタキシャル層６は、半導体基板２から結晶成長方向に向けてｎ型不純物濃度が徐々に減少する態様で形成されている。結晶成長方向は、第１基板主面３からエピタキシャル主面７に向かう方向である。エピタキシャル層６は、より具体的には、第１基板主面３側からこの順に形成されたｎ＋型の高濃度領域１１、ｎ型の中濃度領域１２およびｎ－型の低濃度領域１３を含む。
エピタキシャル層６は、高濃度領域１１、中濃度領域１２および低濃度領域１３によって半導体基板２から結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有している。また、エピタキシャル層６は、高濃度領域１１および中濃度領域１２の間で濃度勾配の傾斜が緩やかになる高濃度遷移領域１４を含む。また、エピタキシャル層６は、中濃度領域１２および低濃度領域１３の間で濃度勾配の傾斜が緩やかになる低濃度遷移領域１５を含む。
高濃度遷移領域１４のｎ型不純物濃度は、半導体基板２のｎ型不純物濃度未満である。低濃度遷移領域１５のｎ型不純物濃度は、高濃度遷移領域１４のｎ型不純物濃度未満である。高濃度領域１１は、半導体基板２および高濃度遷移領域１４の間のｎ型不純物濃度を有している。中濃度領域１２は、高濃度遷移領域１４および低濃度遷移領域１５の間のｎ型不純物濃度を有している。低濃度領域１３は、低濃度遷移領域１５およびエピタキシャル主面７の間のｎ型不純物濃度を有している。
半導体基板２は、平均値が第１値Ａ１となるｎ型不純物濃度を有している。高濃度領域１１は、平均値が第１値Ａ１未満の第２値Ａ２（Ａ２＜Ａ１）となるｎ型不純物濃度を有している。中濃度領域１２は、平均値が第２値Ａ２未満の第３値Ａ３（Ａ３＜Ａ２＜Ａ１）となるｎ型不純物濃度を有している。低濃度領域１３は、平均値が第３値Ａ３未満の第４値Ａ４（Ａ４＜Ａ３＜Ａ２＜Ａ１）となるｎ型不純物濃度を有している。
第１値Ａ１は、濃度プロファイルＰＦ１を関数ｆ（ｘ）で定義したとき、半導体基板２によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第２値Ａ２は、高濃度領域１１によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第３値Ａ３は、中濃度領域１２によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第４値Ａ４は、低濃度領域１３によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。
高濃度領域１１は、第１基板主面３からシリコンをエピタキシャル成長することによって形成されている。高濃度領域１１は、半導体基板２から拡散した砒素を取り込むバッファ領域である。高濃度領域１１は、砒素および燐を主たるｎ型不純物として含む。高濃度領域１１は、より具体的には、半導体基板２から拡散した砒素、および、不純物領域５から拡散した燐を含む。また、高濃度領域１１は、エピタキシャル成長中に添加された燐を含む。
高濃度領域１１は、第１基板主面３から結晶成長方向に向けてｎ型不純物濃度が漸減する濃度勾配を有している。高濃度領域１１のｎ型不純物濃度の減少率は、第１基板主面３から結晶成長方向に向けて漸増している。
高濃度領域１１は、より具体的には、半導体基板２から引き継いだ砒素濃度が第１基板主面３から結晶成長方向に向けて漸減する濃度勾配を有している。また、高濃度領域１１は、不純物領域５から引き継いだ燐濃度が第１基板主面３から結晶成長方向に向けて漸減する濃度勾配を有している。
砒素の拡散係数は、燐の拡散係数よりも小さい。したがって、高濃度領域１１において、単位厚さ当たりの砒素の減少率は、単位厚さ当たりの燐の減少率を超える。これにより、高濃度領域１１は、結晶成長方向に向けて燐濃度および砒素濃度からなるｎ型不純物濃度が燐濃度からなるｎ型不純物濃度に置き換わる態様で形成される。高濃度領域１１は、エピタキシャル層６においてｎ型不純物濃度が砒素濃度および燐濃度によって支配される領域（つまり、第１基板主面３および高濃度遷移領域１４の間の領域）によって画定される。
高濃度領域１１の厚さＴＨは、１μｍ以上５μｍ以下であってもよい。厚さＴＨは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。
高濃度遷移領域１４は、濃度勾配の傾斜が零またはほぼ零とみなせる停留領域である。すなわち、高濃度遷移領域１４は、エピタキシャル層６において燐濃度および砒素濃度からなるｎ型不純物濃度が燐濃度からなるｎ型不純物濃度に置き換わる領域である。高濃度遷移領域１４では、燐濃度が砒素濃度以上となる。
高濃度遷移領域１４のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。高濃度遷移領域１４のｎ型不純物濃度は、２×１０１６ｃｍ－３以上５×１０１６ｃｍ－３以下であることが好ましい。
中濃度領域１２は、高濃度遷移領域１４を介して高濃度領域１１の上に形成されている。中濃度領域１２は、高濃度領域１１からシリコンをエピタキシャル成長することによって形成されている。中濃度領域１２は、燐を主たるｎ型不純物として含む。中濃度領域１２は、より具体的には、高濃度領域１１（不純物領域５）から拡散した燐、および、エピタキシャル成長中に添加された燐を含む。中濃度領域１２は、ｎ型不純物濃度に影響を与えない程度に半導体基板２から拡散した微量の砒素を含んでいてもよい。
中濃度領域１２は、ｎ型不純物濃度が高濃度領域１１から結晶成長方向に向けて減少する濃度勾配を有している。中濃度領域１２は、より具体的には、燐濃度が高濃度領域１１から結晶成長方向に向けてベース燐濃度まで減少する濃度勾配を有している。
これにより、中濃度領域１２は、結晶成長方向に向けて高濃度領域１１から引き継いだ燐濃度からなるｎ型不純物濃度がベース燐濃度からなるｎ型不純物濃度に置き換わる態様で形成される。中濃度領域１２は、エピタキシャル層６においてｎ型不純物濃度が高濃度領域１１から引き継いだ燐濃度によって支配される領域（つまり、高濃度遷移領域１４および低濃度遷移領域１５の間の領域）によって画定される。
中濃度領域１２は、この形態では、緩慢領域１６および急峻領域１７を含む。緩慢領域１６は、結晶成長方向にｎ型不純物濃度が緩やかに変化する領域である。緩慢領域１６は、高濃度遷移領域１４に起因して形成されている。急峻領域１７は、結晶成長方向におけるｎ型不純物濃度の減少率が緩慢領域１６に比べて急峻な領域である。緩慢領域１６の厚さは、急峻領域１７の厚さ以下である。緩慢領域１６の厚さは、より具体的には、急峻領域１７の厚さ未満である。
緩慢領域１６は、高濃度遷移領域１４から結晶成長方向に向けてｎ型不純物濃度が緩やかに増加する領域であってもよい。つまり、緩慢領域１６は、高濃度遷移領域１４のｎ型不純物濃度を超えるｎ型不純物濃度を有していてもよい。図４では、高濃度遷移領域１４から結晶成長方向に向けてｎ型不純物濃度が緩やかに増加する緩慢領域１６が示されている。
この場合、中濃度領域１２のｎ型不純物濃度の最大値は、緩慢領域１６のｎ型不純物濃度の最大値となる。高濃度遷移領域１４のｎ型不純物濃度に対する緩慢領域１６のｎ型不純物濃度の最大値の濃度比Ｒ１は、１を超えて２以下であってもよい。濃度比Ｒ１は、１を超えて１．２以下、１．２以上１．４以下、１．４以上１．６以下、１．６以上１．８以下、または、１．８以上２以下であってもよい。濃度比Ｒ１は、１以上１．５以下であることが好ましい。
緩慢領域１６は、高濃度遷移領域１４から結晶成長方向に向けて高濃度遷移領域１４のｎ型不純物濃度を維持する領域であってもよい。つまり、緩慢領域１６は、高濃度遷移領域１４のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有していてもよい。この場合、高濃度遷移領域１４に対する緩慢領域１６のｎ型不純物濃度の濃度比Ｒ２は、ほぼ１となる。
緩慢領域１６は、高濃度遷移領域１４から結晶成長方向に向けてｎ型不純物濃度が緩やかに減少する領域であってもよい。つまり、緩慢領域１６は、高濃度遷移領域１４のｎ型不純物濃度未満のｎ型不純物濃度を有していてもよい。
この場合、中濃度領域１２のｎ型不純物濃度の最大値は、高濃度遷移領域１４のｎ型不純物濃度となる。高濃度遷移領域１４に対する緩慢領域１６のｎ型不純物濃度の最小値の濃度比Ｒ３は、０．５以上１未満であってもよい。濃度比Ｒ３は、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下、または、０．９以上１未満であってもよい。
中濃度領域１２の厚さＴＭは、１μｍ以上５μｍ以下であってもよい。厚さＴＭは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。
低濃度遷移領域１５は、中濃度領域１２の濃度勾配の傾斜が零またはほぼ零とみなせる停留領域である。すなわち、低濃度遷移領域１５は、中濃度領域１２から引き継いだ燐濃度からなるｎ型不純物濃度が、ベース燐濃度からなるｎ型不純物濃度に置き換わる領域である。
低濃度遷移領域１５のｎ型不純物濃度は、高濃度遷移領域１４のｎ型不純物濃度未満の条件で、５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下であってもよい。低濃度領域１３のｎ型不純物濃度は、１×１０１６ｃｍ－３以上２×１０１６ｃｍ－３以下であることが好ましい。
低濃度領域１３は、低濃度遷移領域１５を介して高濃度領域１１の上に形成されている。低濃度領域１３は、中濃度領域１２からシリコンをエピタキシャル成長することによって形成されている。低濃度領域１３は、燐を主たるｎ型不純物として含む。
低濃度領域１３は、中濃度領域１２（低濃度遷移領域１５）から結晶成長方向に向けてベース燐濃度を維持する濃度勾配を有している。低濃度領域１３は、ｎ型不純物濃度に影響を与えない程度に半導体基板２から拡散した微量の砒素を含んでいてもよい。低濃度領域１３は、ｎ型不純物濃度に影響を与えない程度に不純物領域５から拡散した微量の燐を含んでいてもよい。
低濃度領域１３は、エピタキシャル層６におけるｎ型不純物濃度がベース燐濃度よって支配される領域（つまり、低濃度遷移領域１５およびエピタキシャル主面７の間の領域）によって画定される。低濃度領域１３のｎ型不純物濃度は、低濃度遷移領域１５のｎ型不純物濃度とほぼ等しい。低濃度領域１３のｎ型不純物濃度は、５×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。低濃度領域１３のｎ型不純物濃度は、１×１０１６ｃｍ－３以上５×１０１６ｃｍ－３以下であることが好ましい。
低濃度領域１３は、５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下の範囲でｎ型不純物濃度が結晶成長方向に向けて漸増または漸減する濃度勾配を有していてもよい。低濃度領域１３は、１×１０１６ｃｍ－３以上２×１０１６ｃｍ－３以下の範囲でｎ型不純物濃度が結晶成長方向に向けて漸増または漸減する濃度勾配を有していてもよい。
低濃度領域１３の厚さＴＬは、１μｍ以上５μｍ以下であってもよい。厚さＴＬは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。
図１および図２を再度参照して、半導体装置１は、エピタキシャル主面７の表層部に形成されたボディ領域２０を含む。ボディ領域２０は、中濃度領域１２からエピタキシャル主面７側に間隔を空けて低濃度領域１３の表層部に形成されている。つまり、ボディ領域２０の底部は、低濃度領域１３内に形成されている。
ボディ領域２０のｐ型不純物濃度のピーク値は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ボディ領域２０の厚さは、０．２μｍ以上１μｍ以下であってもよい。ボディ領域２０の厚さは、エピタキシャル主面７を基準としたときのボディ領域２０の法線方向Ｚの厚さである。ボディ領域２０の厚さは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。
半導体装置１は、エピタキシャル主面７に形成された複数のトレンチ構造２１を含む。複数のトレンチ構造２１は、第１方向Ｘに沿って間隔を空けて形成されている。複数のトレンチ構造２１は、平面視において第１方向Ｘに交差する第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。第１方向Ｘは、より具体的には、第２方向Ｙに直交する。これにより、複数のトレンチ構造２１は、平面視において全体として第２方向Ｙに沿って延びるストライプ状に形成されている。
互いに隣り合う複数のトレンチ構造２１の中央部間のピッチＰは、０．５μｍ以上５．５μｍ以下であってもよい。ピッチＰは、０．５μｍ以上１．５μｍ以下、１．５μｍ以上２．５μｍ以下、２．５μｍ以上３．５μｍ以下、３．５μｍ以上４．５μｍ以下、または、４．５μｍ以上５．５μｍ以下であってもよい。ピッチＰは、１μｍ以上３μｍ以下であることが好ましい。
複数のトレンチ構造２１は、より具体的には、エピタキシャル層６に形成されたトレンチ２２、トレンチ２２の内壁に形成された絶縁層２３、および、絶縁層２３を挟んでトレンチ２２に埋設された埋設電極２４をそれぞれ含む。複数のトレンチ構造２１は、この形態では、トレンチ２２内において埋設電極２４を被覆する絶縁体２５をそれぞれ含む。
複数のトレンチ構造２１は、ほぼ同一の構造を有している。以下では、図４を参照して、１つのトレンチ構造２１に着目してトレンチ構造２１の具体的な構造について説明する。図４は、図２に示す領域IVの拡大図である。
図４を参照して、トレンチ２２は、ボディ領域２０を貫通し、低濃度領域１３に形成されている。トレンチ２２は、より具体的には、低濃度領域１３（低濃度遷移領域１５）を貫通し、中濃度領域１２に達している。これにより、ボディ領域２０が、低濃度領域１３の表層部において複数のトレンチ２２に沿う領域に形成されている。
トレンチ２２は、半導体基板２の第１基板主面３に対してエピタキシャル主面７側に間隔を空けて形成されている。これにより、トレンチ２２は、高濃度領域１１を挟んで第１基板主面３に対向している。トレンチ２２は、より具体的には、高濃度領域１１に対してエピタキシャル主面７側に間隔を空けて形成されている。これにより、トレンチ２２は、高濃度領域１１および中濃度領域１２を挟んで第１基板主面３に対向している。
トレンチ２２は、側壁２６および底壁２７を含む。側壁２６は、ボディ領域２０、低濃度領域１３および中濃度領域１２を露出させている。底壁２７は、中濃度領域１２を露出させている。底壁２７は、半導体基板２に向かう湾曲状に形成されている。
エピタキシャル層６内において側壁２６がエピタキシャル主面７との間で成す角度（絶対値）は、９０°以上９５°以下であってもよい。角度は、９０°以上９１°以下、９１°以上９２°以下、９２°以上９３°以下、９３°以上９４°以下、または、９４°以上９５°以下であってもよい。
角度は、９０°を超えて９２°以下であることが好ましい。つまり、トレンチ２２は、断面視においてエピタキシャル主面７から底壁２７に向けて先細りになるテーパ形状に形成されていることが好ましい。
トレンチ２２は、トレンチ幅Ｗおよびトレンチ深さＤを有している。トレンチ幅Ｗは、トレンチ２２の第１方向Ｘの開口幅である。トレンチ深さＤは、エピタキシャル主面７を基準としたときのトレンチ２２の法線方向Ｚの深さである。
トレンチ幅Ｗは、１μｍ以上２μｍ以下であってもよい。トレンチ幅Ｗは、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。トレンチ幅Ｗは、この形態では、１．５μｍ以上１．８μｍ以下である。
トレンチ深さＤは、エピタキシャル層６の厚さに応じて異なるが、２μｍ以上８μｍ以下であってもよい。トレンチ深さＤは、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、または、７μｍ以上８μｍ以下であってもよい。トレンチ深さＤは、この形態では、５μｍ以上８μｍ以下である。
絶縁層２３は、トレンチ２２の内壁に沿って膜状に形成されている。絶縁層２３はトレンチ２２内においてＵ字状に窪んだＵ字空間を区画している。絶縁層２３は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの少なくとも１つを含んでいてもよい。
絶縁層２３は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層またはＴａ２Ｏ３層を含む単層構造を有していてもよい。絶縁層２３は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。絶縁層２３は、この形態では、ＳｉＯ２層を含む単層構造を有している。
絶縁層２３は、トレンチ２２の底壁２７側から開口側に向けてこの順に形成された底側絶縁層２８および開口側絶縁層２９を含む。底側絶縁層２８は、トレンチ２２の底壁２７側の内壁を被覆している。底側絶縁層２８は、より具体的には、ボディ領域２０の底部に対して底壁２７側の内壁を被覆している。つまり、底側絶縁層２８は、中濃度領域１２および低濃度領域１３に接している。底側絶縁層２８は、底壁２７側においてＵ字空間を区画している。底側絶縁層２８の一部は、ボディ領域２０に接していてもよい。
開口側絶縁層２９は、トレンチ２２の開口側の内壁を被覆している。開口側絶縁層２９は、より具体的には、ボディ領域２０の底部に対して開口側の領域において側壁２６を被覆している。開口側絶縁層２９は、ボディ領域２０に接している。開口側絶縁層２９は、ボディ領域２０外の領域において低濃度領域１３に接していてもよい。開口側絶縁層２９の一部は、中濃度領域１２に接していてもよい。
底側絶縁層２８は、第１厚さＴ１を有している。開口側絶縁層２９は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第２厚さＴ２は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第１厚さＴ１は、底側絶縁層２８においてトレンチ２２の内壁の法線方向に沿う厚さである。第２厚さＴ２は、開口側絶縁層２９においてトレンチ２２の内壁の法線方向に沿う厚さである。
トレンチ幅Ｗに対する底側絶縁層２８の第１厚さＴ１の比Ｔ１／Ｗは、０．１以上０．４以下であってもよい。比Ｔ１／Ｗは、０．１以上０．２以下、０．２以上０．３以下、または、０．３以上０．４以下であってもよい。比Ｔ１／Ｗは、０．２５以上０．３５以下であることが好ましい。
底側絶縁層２８の第１厚さＴ１は、０．１μｍ以上１．５μｍ以下であってもよい。第１厚さＴ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。第１厚さＴ１は、０．１５μｍ以上１μｍ以下であることが好ましい。
開口側絶縁層２９の第２厚さＴ２は、０．０１μｍ以上０．１５μｍ以下であってもよい。第２厚さＴ２は、０．０１μｍ以上０．０２５μｍ以下、０．０２５μｍ以上０．０５μｍ以下、０．０５μｍ以上０．０７５μｍ以下、０．０７５μｍ以上０．１μｍ以下、０．１μｍ以上０．１２５μｍ以下、または、０．１２５μｍ以上０．１５μｍ以下であってもよい。第２厚さＴ２は、０．０５μｍ以上０．１μｍ以下であることが好ましい。
埋設電極２４は、この形態では、底側電極３１、開口側電極３２および中間絶縁層３３を含む絶縁分離型のスプリット電極構造を有している。
底側電極３１に基準電圧（たとえばグランド電圧）が印加され、開口側電極３２にゲート電圧が印加されてもよい。この場合、底側電極３１がフィールド電極として機能する一方で、開口側電極３２がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
底側電極３１および開口側電極３２にゲート電圧が印加されてもよい。この場合、底側電極３１および開口側電極３２は、ゲート電極として機能する。これにより、底側電極３１および開口側電極３２の間の電圧降下を抑制できるから、底側電極３１および開口側電極３２の間の不所望な電界集中を抑制できる。また、エピタキシャル層６におけるオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
底側電極３１は、絶縁層２３を挟んで底壁２７側に埋設されている。底側電極３１は、より具体的には、底側絶縁層２８を挟んで底壁２７側に埋設されている。底側電極３１は、底側絶縁層２８を挟んで中濃度領域１２および低濃度領域１３に対向している。底側電極３１の一部は、底側絶縁層２８を挟んでボディ領域２０に対向していてもよい。底側電極３１は、図示しない領域においてトレンチ２２の開口に引き出された引き出し部を含む。ゲート電圧または基準電圧は、底側電極３１の引き出し部に印加される。
底側電極３１は、上端部３４、下端部３５および壁部３６を含む。上端部３４は、法線方向Ｚに関して、トレンチ２２の中間部よりもトレンチ２２の開口側に位置している。上端部３４は、底側絶縁層２８を挟んで低濃度領域１３に対向している。
下端部３５は、法線方向Ｚに関して、トレンチ２２の中間部よりもトレンチ２２の底壁２７側に位置している。下端部３５は、底側絶縁層２８を挟んで中濃度領域１２に対向している。下端部３５は、トレンチ２２の底壁２７に向かう湾曲状に形成されている。
下端部３５は、より具体的には、底側絶縁層２８によって区画されたＵ字空間の底壁に倣って形成され、トレンチ２２の底壁２７に向かう滑らかな湾曲状に形成されている。これにより、底側電極３１に対する局所的な電界集中を抑制できるから、ブレークダウン電圧ＢＶＤＳＳの低下を抑制できる。
壁部３６は、上端部３４および下端部３５を接続し、トレンチ２２の側壁２６に沿って壁状に延びている。壁部３６の第１方向Ｘの幅は、上端部３４の第１方向Ｘの幅を超えている。
底側電極３１は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。底側電極３１は、この形態では、導電性ポリシリコンを含む。底側電極３１は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
開口側電極３２は、絶縁層２３を挟んでトレンチ２２の開口側に埋設されている。開口側電極３２は、より具体的には、開口側絶縁層２９を挟んでトレンチ２２の開口側に埋設されている。開口側電極３２は、開口側絶縁層２９を挟んでボディ領域２０に対向している。開口側電極３２の一部は、開口側絶縁層２９を挟んで低濃度領域１３に対向していてもよい。
開口側電極３２は、この形態では、エピタキシャル主面７からトレンチ２２の底壁２７側に間隔を空けて形成されている。これにより、開口側電極３２は、トレンチ２２の開口側において側壁２６との間でリセス空間を区画している。
開口側電極３２は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。開口側電極３２は、底側電極３１と同一種の導電材料を含むことが好ましい。開口側電極３２は、この形態では、導電性ポリシリコンを含む。開口側電極３２は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
中間絶縁層３３は、底側電極３１および開口側電極３２の間に介在し、底側電極３１および開口側電極３２を電気的に絶縁している。中間絶縁層３３は、より具体的には、底側電極３１および開口側電極３２の間の領域において底側絶縁層２８から露出する底側電極３１の上端部３４を被覆している。中間絶縁層３３は、絶縁層２３（底側絶縁層２８および開口側絶縁層２９）に連なっている。
中間絶縁層３３は、法線方向Ｚに関して第３厚さＴ３を有している。第３厚さＴ３は、開口側絶縁層２９の第２厚さＴ２を超えている（Ｔ２＜Ｔ３）。第３厚さＴ３は、０．１μｍ以上１．５μｍ以下であってもよい。第３厚さＴ３は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。第３厚さＴ３は、０．２μｍ以上０．５μｍ以下であることが好ましい。
中間絶縁層３３は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの少なくとも１つを含んでいてもよい。中間絶縁層３３は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層またはＴａ２Ｏ３層を含む単層構造を有していてもよい。
中間絶縁層３３は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。中間絶縁層３３は、絶縁層２３と同一の絶縁材料からなることが好ましい。中間絶縁層３３は、この形態では、ＳｉＯ２層を含む。
絶縁体２５は、トレンチ２２の開口側に埋設されている。絶縁体２５は、より具体的には、トレンチ２２の開口側において側壁２６および開口側電極３２によって区画されたリセス空間に埋設されている。絶縁体２５は、トレンチ２２から露出する露出面３７を有している。露出面３７は、エピタキシャル主面７に対してトレンチ２２の底壁２７側に位置していてもよい。露出面３７は、トレンチ２２の底壁２７側に向って窪んだ湾曲面を有していてもよい。
絶縁体２５は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの少なくとも１つを含んでいてもよい。絶縁体２５は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層またはＴａ２Ｏ３層を含む単層構造を有していてもよい。
絶縁体２５は、ＳｉＯ２層、ＳｉＮ層、Ａｌ２Ｏ３層、ＺｒＯ２層およびＴａ２Ｏ３層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。絶縁体２５は、絶縁層２３と同一の絶縁材料からなることが好ましい。絶縁体２５は、この形態では、ＳｉＯ２層を含む。
図１、図２および図４を参照して、半導体装置１は、ボディ領域２０内において複数のトレンチ２２に沿う領域にそれぞれ形成されたｎ＋＋型の複数のソース領域４１を含む。複数のソース領域４１は、エピタキシャル主面７から露出するようにボディ領域２０の表層部に形成されている。
ソース領域４１は、低濃度領域１３のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域４１のｎ型不純物濃度は、中濃度領域１２のｎ型不純物濃度を超えている。ソース領域４１のｎ型不純物濃度は、高濃度領域１１のｎ型不純物濃度を超えている。ソース領域４１のｎ型不純物濃度のピーク値は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ソース領域４１のｎ型不純物濃度のピーク値は、この形態では、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下である。
複数のソース領域４１は、平面視において複数のトレンチ２２に沿って延びる帯状にそれぞれ形成されている。各ソース領域４１は、断面視においてエピタキシャル主面７からボディ領域２０の底部に向けて対応するトレンチ２２の側壁２６に沿って延びる縦長の帯状に形成されている。
各ソース領域４１は、対応するトレンチ２２から露出する絶縁体２５を被覆している。各ソース領域４１は、さらに、絶縁体２５を法線方向Ｚに沿って横切り、対応するトレンチ２２から露出する開口側絶縁層２９を被覆している。
これにより、各ソース領域４１は、開口側絶縁層２９を挟んで開口側電極３２に対向している。各ソース領域４１の底部は、ボディ領域２０の底部に対してエピタキシャル主面７側の領域に位置している。各ソース領域４１は、ボディ領域２０内において低濃度領域１３との間でＭＩＳＦＥＴのｐ型のチャネル４２を画定する。すなわち、ＭＩＳＦＥＴのチャネル４２は、低濃度領域１３内に形成されている。
半導体装置１は、複数のトレンチ２２の間の領域にそれぞれ形成された複数のコンタクト孔４３を含む。複数のコンタクト孔４３は、１つのトレンチ２２を挟み込む態様で、第１方向Ｘに沿って複数のトレンチ２２と交互に形成されている。複数のコンタクト孔４３は、平面視において第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。
これにより、複数のコンタクト孔４３は、平面視において全体として第２方向Ｙに沿って延びるストライプ状に形成されている。具体的な図示は省略されるが、平面視において各コンタクト孔４３の第２方向Ｙの長さは、トレンチ２２の第２方向Ｙの長さ未満であることが好ましい。
各コンタクト孔４３は、平面視においてトレンチ２２から間隔を空けて形成されている。各コンタクト孔４３は、１つのソース領域４１を挟んで一方側のトレンチ２２に対向し、１つのソース領域４１を挟んで他方側のトレンチ２２に対向している。各コンタクト孔４３は、断面視において両側からソース領域４１を露出させている。各コンタクト孔４３は、第１方向Ｘに絶縁体２５に対向している。各コンタクト孔４３の一部は、第１方向Ｘに開口側電極３２に対向していてもよい。
各コンタクト孔４３は、コンタクト側壁４４およびコンタクト底壁４５を含む。コンタクト側壁４４は、法線方向Ｚに沿って壁状に延びている。コンタクト側壁４４は、ソース領域４１を挟んで絶縁体２５に対向している。コンタクト側壁４４の一部は、ソース領域４１を挟んで開口側電極３２に対向していてもよい。
コンタクト底壁４５は、ソース領域４１の底部に対してボディ領域２０の底部側の領域に位置している。コンタクト底壁４５は、ボディ領域２０の底部に対してエピタキシャル主面７側の領域に位置している。コンタクト底壁４５は、ソース領域４１の底部に対してエピタキシャル主面７側の領域に位置していてもよい。
コンタクト側壁４４は、エピタキシャル主面７に対して傾斜していてもよい。エピタキシャル層６内においてコンタクト側壁４４がエピタキシャル主面７との間で成す角度（絶対値）は、９０°以上９５°以下であってもよい。角度は、９０°以上９５°以下であってもよい。角度は、９０°以上９１°以下、９１°以上９２°以下、９２°以上９３°以下、９３°以上９４°以下、または、９４°以上９５°以下であってもよい。
角度は、９０°を超えて９２°以下であってもよい。つまり、コンタクト孔４３は、断面視においてエピタキシャル主面７からコンタクト底壁４５に向けて先細りになるテーパ形状に形成されていてもよい。
コンタクト孔４３は、コンタクト幅ＷＣおよびコンタクト深さＤＣを有している。コンタクト幅ＷＣは、コンタクト孔４３の第１方向Ｘの幅である。コンタクト深さＤＣは、エピタキシャル主面７を基準としたときのコンタクト孔４３の法線方向Ｚの深さである。
コンタクト幅ＷＣは、トレンチ幅Ｗ未満（ＷＣ＜Ｗ）であることが好ましい。コンタクト幅ＷＣは、０．１μｍ以上０．３μｍ以下であってもよい。コンタクト幅ＷＣは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、または、０．２μｍ以上０．３μｍ以下であってもよい。
コンタクト深さＤＣは、ボディ領域２０の厚さ未満である。コンタクト深さＤＣは、０．１μｍ以上０．５μｍ以下であってもよい。コンタクト深さＤＣは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。
図２および図４を参照して、半導体装置１は、ボディ領域２０内において複数のコンタクト孔４３に沿う領域にそれぞれ形成されたｐ＋型の複数のコンタクト領域４６を含む。各コンタクト領域４６は、各コンタクト底壁４５に沿って形成されている。各コンタクト領域４６は、ボディ領域２０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各コンタクト領域４６のｐ型不純物濃度のピーク値は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
各コンタクト領域４６は、各コンタクト底壁４５の全域を被覆している。各コンタクト領域４６は、コンタクト底壁４５に対して平行に延びている。各コンタクト領域４６の底部は、ボディ領域２０の底部に対してコンタクト底壁４５側の領域に位置している。各コンタクト領域４６は、複数のソース領域４１に接続されていてもよい。各コンタクト領域４６は、コンタクト孔４３の角部を介してコンタクト側壁４４を被覆する部分を有していてもよい。
図２および図４を参照して、半導体装置１は、エピタキシャル主面７の上に形成されたソース電極５１を含む。ソース電極５１は、ボディ領域２０、ソース領域４１およびコンタクト領域４６に基準電圧（たとえばグランド電圧）を伝達する。
ソース電極５１は、複数のトレンチ２２を被覆し、複数のコンタクト孔４３に入り込んでいる。ソース電極５１は、複数の絶縁体２５の露出面３７を被覆している。ソース電極５１は、複数のコンタクト孔４３内においてボディ領域２０、複数のソース領域４１および複数のコンタクト領域４６に電気的に接続されている。
ソース電極５１は、複数の第１電極層５２および第２電極層５３を含む。複数の第１電極層５２は、複数のコンタクト孔４３内に位置する層である。第２電極層５３は、複数のコンタクト孔４３外に位置する層である。
各第１電極層５２は、対応するコンタクト孔４３内において複数のソース領域４１およびコンタクト領域４６に電気的に接続されている。これにより、各第１電極層５２は、コンタクト領域４６を介してボディ領域２０に電気的に接続されている。
各第１電極層５２は、コンタクト孔４３から露出する電極面５４を有している。電極面５４は、エピタキシャル主面７に対してコンタクト底壁４５側に位置していてもよい。電極面５４は、コンタクト底壁４５に向かって窪んだ湾曲面を有していてもよい。
各第１電極層５２は、この形態では、複数の電極が積層された積層構造を有している。第１電極層５２は、この形態では、コンタクト孔４３の内壁からこの順に積層された第１層５５および第２層５６を含む。
第１層５５は、コンタクト孔４３の内壁に沿って膜状に形成されている。第１層５５は、コンタクト孔４３内においてリセス空間を区画している。第１層５５は、Ｔｉ（チタン）層およびＴｉＮ（窒化チタン）層のうちの少なくとも１つを含む。第１層５５は、コンタクト孔４３の内壁からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していてもよい。第１層５５は、Ｔｉ層またはＴｉＮ層を含む単層構造を有していてもよい。第１層５５は、第２層５６に対するバリア層として形成されている。
第２層５６は、第１層５５を挟んでコンタクト孔４３に埋設されている。第２層５６は、より具体的には、第１層５５によって区画されたリセス空間に埋設されている。第２層５６は、Ｗ（タングステン）層を含む。各第１電極層５２の電極面５４は、第１層５５および第２層５６によって形成されている。
第２電極層５３は、複数の第１電極層５２を被覆している。第２電極層５３は、より具体的には、複数の第１電極層５２の電極面５４および複数の絶縁体２５の露出面３７を被覆している。これにより、第２電極層５３は、絶縁体２５の露出面３７に接すると同時に、第１電極層５２の電極面５４に接続されている。第２電極層５３は、複数の第１電極層５２を介して、ボディ領域２０、複数のソース領域４１および複数のコンタクト領域４６に電気的に接続されている。
第２電極層５３は、この形態では、複数の電極が積層された積層構造を有している。第２電極層５３は、この形態では、エピタキシャル主面７からこの順に積層された第１層５７および第２層５８を含む。
第１層５７は、エピタキシャル主面７に沿って膜状に形成されている。第１層５７は、絶縁体２５の露出面３７に接すると同時に、第１電極層５２の電極面５４に接続されている。第１層５５は、Ｔｉ（チタン）層およびＴｉＮ（窒化チタン）層のうちの少なくとも１つを含む。第１層５７は、エピタキシャル主面７側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有していてもよい。第１層５７は、Ｔｉ層またはＴｉＮ層を含む単層構造を有していてもよい。第１層５７は、第２層５６に対するバリア層として形成されている。
第２層５８は、第１層５７の上に膜状に形成されている。第２層５８は、ニッケル層、パラジウム層、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの少なくとも１つを含んでいてもよい。第２層５８は、ニッケル層、パラジウム層、アルミニウム層、銅層、アルミニウム合金層および銅合金層を含む単層構造を有していてもよい。第２層５８は、ニッケル層、パラジウム層、アルミニウム層、銅層、アルミニウム合金層および銅合金層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
半導体装置１は、第２基板主面４の上に形成されたドレイン電極５９を含む。ドレイン電極５９は、半導体基板２に電気的に接続されている。ドレイン電極５９は、半導体基板２およびエピタキシャル層６に電源電圧を伝達する。
ドレイン電極５９は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極５９は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極５９は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
図５は、ブレークダウン電圧ＢＶＤＳＳの特性をシミュレーションによって求めたグラフである。図５において縦軸はブレークダウン電圧ＢＶＤＳＳ［Ｖ］を示し、横軸は低濃度領域１３のｎ型不純物濃度を示している。
ここでは、第１モデルＭ１、第２モデルＭ２、第３モデルＭ３、第４モデルＭ４、第５モデルＭ５および第６モデルＭ６を作成し、第１～第６モデルＭ１～Ｍ６のブレークダウン電圧ＢＶＤＳＳをそれぞれ調べた。また、第１～第６モデルＭ１～Ｍ６に係る低濃度領域１３のｎ型不純物濃度を１×１０１６ｃｍ－３から２．１×１０１６ｃｍ－３まで変化させたときのブレークダウン電圧ＢＶＤＳＳを調べた。
第１～第６モデルＭ１～Ｍ６は、高濃度遷移領域１４に関して、互いに異なるｎ型不純物濃度をそれぞれ有している。高濃度遷移領域１４のｎ型不純物濃度の増加は、中濃度領域１２全域のｎ型不純物濃度の増加を意味している（図３も合わせて参照）。高濃度遷移領域１４のｎ型不純物濃度の減少は、中濃度領域１２全域のｎ型不純物濃度の減少を意味している（図３も合わせて参照）。
第１モデルＭ１では、高濃度遷移領域１４のｎ型不純物濃度が２．０×１０１６ｃｍ－３に設定されている。第２モデルＭ２では、高濃度遷移領域１４のｎ型不純物濃度が２．３×１０１６ｃｍ－３に設定されている。第３モデルＭ３では、高濃度遷移領域１４のｎ型不純物濃度が３．１×１０１６ｃｍ－３に設定されている。
第４モデルＭ４では、高濃度遷移領域１４のｎ型不純物濃度が５．６×１０１６ｃｍ－３に設定されている。第５モデルＭ５では、高濃度遷移領域１４のｎ型不純物濃度が９．９×１０１６ｃｍ－３に設定されている。第６モデルＭ６では、高濃度遷移領域１４のｎ型不純物濃度が１．８×１０１７ｃｍ－３に設定されている。
図５には、第１折れ線ＰＬ１、第２折れ線ＰＬ２、第３折れ線ＰＬ３、第４折れ線ＰＬ４、第５折れ線ＰＬ５および第６折れ線ＰＬ６が示されている。第１折れ線ＰＬ１は、第１モデルＭ１の評価結果を示している。第２折れ線ＰＬ２は、第２モデルＭ２の評価結果を示している。第３折れ線ＰＬ３は、第３モデルＭ３の評価結果を示している。第４折れ線ＰＬ４は、第４モデルＭ４の評価結果を示している。第５折れ線ＰＬ５は、第５モデルＭ５の評価結果を示している。第６折れ線ＰＬ６は、第６モデルＭ６の評価結果を示している。
第１～第６折れ線ＰＬ１～ＰＬ６を参照して、高濃度遷移領域１４（中濃度領域１２）のｎ型不純物濃度を増加させた場合、ブレークダウン電圧ＢＶＤＳＳが低下することが分かった。一方、低濃度領域１３のｎ型不純物濃度を増加させた場合、所定の範囲においてはブレークダウン電圧ＢＶＤＳＳが増加するが、所定の範囲を超えるとブレークダウン電圧ＢＶＤＳＳが低下することが分かった。
たとえば、第１モデルＭ１および第２モデルＭ２では、低濃度領域１３のｎ型不純物濃度が１．０×１０１６ｃｍ－３以上１．８×１０１６ｃｍ－３以下の範囲においてブレークダウン電圧ＢＶＤＳＳが増加し、当該範囲を超えるとブレークダウン電圧ＢＶＤＳＳが急激に低下した。また、第３～第６モデルＭ３～Ｍ６では、低濃度領域１３のｎ型不純物濃度が１．０×１０１６ｃｍ－３以上１．５×１０１６ｃｍ－３以下の範囲においてブレークダウン電圧ＢＶＤＳＳが増加し、当該範囲を超えるとブレークダウン電圧ＢＶＤＳＳが急激に低下した。
これらの結果から、高濃度遷移領域１４のｎ型不純物濃度は、２×１０１６ｃｍ－３以上５×１０１６ｃｍ－３以下であることが特に好ましいことが分かった。また、低濃度領域１３のｎ型不純物濃度は、１×１０１６ｃｍ－３以上１．８×１０１６ｃｍ－３以下であることが特に好ましいことが分かった。
図６は、砒素に代えて燐を主たるｎ型不純物として含む半導体基板２を採用した場合の第２濃度プロファイルＰＦ２をシミュレーションによって求めたグラフである。図６において縦軸はｎ型不純物濃度［ｃｍ－３］を示し、横軸はエピタキシャル主面７を基準（零地点）とした深さ［μｍ］を示している。図６には、図３に示される濃度プロファイルＰＦ１が破線によって示されている。
図６を参照して、砒素に代えて燐を主たるｎ型不純物として含む半導体基板２を採用した場、エピタキシャル層６は、中濃度領域１２を有さず、高濃度領域１１および低濃度領域１３だけを含む。高濃度領域１１は、半導体基板２中の燐がエピタキシャル層６に拡散することによって形成されている。
第２濃度プロファイルＰＦ２において濃度プロファイルＰＦ１の高濃度遷移領域１４に対応する部分のｎ型不純物濃度は、１×１０１９ｃｍ－３を超えている。したがって、砒素に代えて燐を主たるｎ型不純物として含む半導体基板２を採用した場合には、図５に示されたグラフの結果からも明らかなように、ブレークダウン電圧ＢＶＤＳＳが著しく低下することが分かる。
以上、半導体装置１は、半導体基板２、エピタキシャル層６およびトレンチ構造２１を含む。半導体基板２は、燐の拡散係数未満の拡散係数を有するｎ型不純物を含む。半導体基板２は、より具体的には、砒素を主たるｎ型不純物として含む。これにより、半導体基板２からエピタキシャル層６へのｎ型不純物（砒素）の不所望な拡散を抑制できる。その結果、半導体基板２のｎ型不純物（砒素）に起因するエピタキシャル層６の不所望な高濃度化を抑制できるから、エピタキシャル層６のｎ型不純物濃度を適切に調整できる。
エピタキシャル層６は、半導体基板２の上にこの順に形成された高濃度領域１１、中濃度領域１２および低濃度領域１３を含む。エピタキシャル層６は、高濃度領域１１、中濃度領域１２および低濃度領域１３によって半導体基板２から結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有している。
高濃度領域１１は、半導体基板２から拡散する砒素を取り込むバッファ領域である。中濃度領域１２は、エピタキシャル層６のｎ型不純物濃度を部分的に高め、エピタキシャル層６の低抵抗化を図る領域である。低濃度領域１３は、エピタキシャル層６の全域の高濃度化を抑制する領域である。
エピタキシャル層６においてトレンチ構造２１が形成される領域では、電流経路が制限される構造上、電界集中が生じやすい。すなわち、エピタキシャル層６においてチャネル４２が形成される領域では電界集中が生じやすい。また、エピタキシャル層６においてトレンチ構造２１が形成される領域を高濃度化すると、トレンチ構造２１からの空乏層の広がりが不十分になる結果、ブレークダウン電圧ＢＶＤＳＳが低下する。
そこで、この半導体装置１では、エピタキシャル層６においてトレンチ構造２１が形成される領域に低濃度領域１３を形成している。これにより、低濃度領域１３において空乏層を適切に形成できる。よって、ブレークダウン電圧ＢＶＤＳＳの低下を抑制しながら、エピタキシャル層６の低抵抗化を図ることができる半導体装置１を提供できる。
また、この半導体装置１によれば、低濃度領域１３を貫通して中濃度領域１２に至るトレンチ構造２１が形成されている。このような構造によれば、トレンチ構造２１に対して負荷となる電界を低濃度領域１３および中濃度領域１２に分散させることができる。これにより、低濃度領域１３および中濃度領域１２における局所的な電界集中を抑制できる。その結果、ブレークダウン電圧ＢＶＤＳＳの低下を適切に抑制できる。このような構造は、複数のトレンチ構造２１が形成されている場合において特に有効である。
また、この半導体装置１によれば、トレンチ構造２１が、高濃度領域１１から間隔を空けて形成されている。これにより、トレンチ構造２１から空乏層を適切に広げることができるから、ブレークダウン電圧ＢＶＤＳＳの低下を適切に抑制できる。
図７Ａ～図７Ｚは、図２に対応する領域の断面図であって、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。
図７Ａを参照して、半導体基板２のベースとなるシリコン製のｎ＋＋型の半導体ウエハ６１が用意される。半導体ウエハ６１は、第１ウエハ主面６２および第２ウエハ主面６３を含む。半導体ウエハ６１の第１ウエハ主面６２および第２ウエハ主面６３は、半導体基板２の第１基板主面３および第２基板主面４にそれぞれ対応している。
半導体ウエハ６１は、燐の拡散係数未満の拡散係数を有する５価元素を主たるｎ型不純物（ドナー）として含む。砒素、アンチモン、ビスマス等が、比較的低い拡散係数を有する５価元素として例示される。半導体ウエハ６１は、この形態では、砒素を主たるｎ型不純物として含む。
半導体ウエハ６１のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。半導体ウエハ６１のｎ型不純物濃度は、この形態では、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下である。
次に、第１ウエハ主面６２の表層部に不純物領域５が形成される。不純物領域５は、ｎ型不純物を第１ウエハ主面６２の表層部に導入することによって形成される。不純物領域５のｎ型不純物は、半導体ウエハ６１のｎ型不純物の拡散係数を超える比較的大きい拡散係数を有している。比較的大きい拡散係数を有するｎ型不純物は、この形態では、燐である。燐は、イオン注入法または燐デポ法によって導入されてもよい。これにより、砒素および燐を主たるｎ型不純物として含む不純物領域５が形成される。
不純物領域５の燐濃度は、半導体ウエハ６１の砒素濃度未満である。不純物領域５の燐濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。不純物領域５の厚さは、１０ｎｍ以上１０００ｎｍ以下であってもよい。不純物領域５の厚さは、１０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上５００ｎｍ以下、５００ｎｍ以上７５０ｎｍ以下、または、７５０ｎｍ以上１０００ｎｍ以下であってもよい。
次に、図７Ｂを参照して、エピタキシャル成長法によって第１ウエハ主面６２の上にエピタキシャル層６が形成される。エピタキシャル層６は、結晶成長面からなるエピタキシャル主面７を有している。この工程では、ｎ型不純物としての燐を含むガス雰囲気下でエピタキシャル成長法が実施される。
これにより、エピタキシャル成長時にｎ型不純物が同時に添加されて、エピタキシャル層６にベース燐濃度が付与される。ベース燐濃度は、５×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。ベース燐濃度は、１×１０１６ｃｍ－３以上５×１０１６ｃｍ－３以下であることが好ましい。
この工程では、半導体ウエハ６１のｎ型不純物（砒素）および不純物領域５のｎ型不純物（燐）がエピタキシャル層６に拡散する。砒素の拡散係数は、燐の拡散係数よりも小さい。半導体ウエハ６１からエピタキシャル層６に拡散する砒素の単位厚さ当たりの減少率は、不純物領域５からエピタキシャル層６に拡散する燐の単位厚さ当たりの減少率未満となる。
これにより、半導体ウエハ６１から拡散したｎ型不純物（砒素）、不純物領域５から拡散したｎ型不純物（燐）およびエピタキシャル成長時に添加されたｎ型不純物（燐）を含む高濃度領域１１が形成される。高濃度領域１１は、結晶成長方向に向けて燐濃度および砒素濃度からなるｎ型不純物濃度が燐濃度からなるｎ型不純物濃度に置き換わる態様で形成される。
また、不純物領域５から拡散したｎ型不純物（燐）およびエピタキシャル成長時に添加されたｎ型不純物（燐）を含む中濃度領域１２が、高濃度領域１１の上に形成される。中濃度領域１２は、結晶成長方向に向けて高濃度領域１１から引き継いだ燐濃度からなるｎ型不純物濃度がベース燐濃度からなるｎ型不純物濃度に置き換わる態様で形成される。
また、エピタキシャル成長時に添加されたｎ型不純物（燐）を含み、ベース燐濃度を維持する低濃度領域１３が、中濃度領域１２の上に形成される。また、高濃度領域１１および中濃度領域１２の間の領域には、濃度勾配の傾斜が緩やかになる高濃度遷移領域１４が形成される。また、中濃度領域１２および低濃度領域１３の間の領域には、濃度勾配の傾斜が緩やかになる低濃度遷移領域１５が形成される。
次に、図７Ｃを参照して、エピタキシャル主面７に、トレンチ２２が形成される。この工程では、まず、所定パターンを有する絶縁性の第１ハードマスク６４がエピタキシャル主面７の上に形成される。第１ハードマスク６４は、ＳｉＯ２層であってもよい。第１ハードマスク６４は、エピタキシャル主面７においてトレンチ２２を形成すべき領域を露出させる開口６５を有している。
第１ハードマスク６４は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。第１ハードマスク６４の開口６５は、レジストマスク（図示せず）を介するエッチング法によって形成されてもよい。
次に、半導体ウエハ６１の不要な部分が、第１ハードマスク６４を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、トレンチ２２が、エピタキシャル主面７に形成される。トレンチ２２は、より具体的には、低濃度領域１３（低濃度遷移領域１５）を貫通し、中濃度領域１２に至るように形成される。また、トレンチ２２は、高濃度領域１１から間隔を空けて形成される。その後、第１ハードマスク６４は除去される。
次に、図７Ｄを参照して、絶縁層２３の底側絶縁層２８のベースとなる第１ベース絶縁層６６が形成される。第１ベース絶縁層６６は、エピタキシャル主面７、トレンチ２２の内壁に沿って膜状に形成される。第１ベース絶縁層６６は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第１ベース絶縁層６６は、この形態では、熱酸化処理法によって形成されている。
この工程において、トレンチ２２の側壁２６およびエピタキシャル主面７を接続する角部は、酸化によって丸められる。また、トレンチ２２の側壁２６および底壁２７を接続する角部は、酸化によって丸められる。
次に、図７Ｅを参照して、埋設電極２４の底側電極３１のベースとなる第１ベース電極層６７が、エピタキシャル主面７の上に形成される。第１ベース電極層６７は、トレンチ２２を埋めてエピタキシャル主面７を被覆する。第１ベース電極層６７は、導電性ポリシリコンを含む。第１ベース電極層６７は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｆを参照して、第１ベース電極層６７の不要な部分が除去される。第１ベース電極層６７の不要な部分は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース電極層６７は、エッチング面（上端部３４）がトレンチ２２の深さ方向途中部に位置するまで除去される。
次に、図７Ｇを参照して、第１ベース絶縁層６６の不要な部分が除去される。第１ベース絶縁層６６の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース絶縁層６６は、底側電極３１の上端部３４（壁部３６の一部）が露出するまで除去される。これにより、絶縁層２３の底側絶縁層２８が形成される。
次に、図７Ｈを参照して、中間絶縁層３３の一部のベースとなる第２ベース絶縁層６８が形成される。第２ベース絶縁層６８は、エピタキシャル主面７、トレンチ２２の内壁および底側電極３１の上端部３４（壁部３６の一部）に沿って膜状に形成される。第２ベース絶縁層６８は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第２ベース絶縁層６８は、この形態では、熱酸化処理法によって形成されている。
次に、図７Ｉを参照して、中間絶縁層３３の一部のベースとなる第３ベース絶縁層６９が形成される。第３ベース絶縁層６９は、トレンチ２２を埋めてエピタキシャル主面７を被覆する。第３ベース絶縁層６９は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第３ベース絶縁層６９は、この形態では、ＣＶＤ法によって形成されている。
次に、図７Ｊを参照して、第２ベース絶縁層６８の不要な部分および第３ベース絶縁層６９の不要な部分が除去される。第２ベース絶縁層６８の不要な部分および第３ベース絶縁層６９の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、トレンチ２２内において底側電極３１を被覆する中間絶縁層３３が形成される。中間絶縁層３３は、トレンチ２２の側壁２６との間でリセス空間を区画している。
次に、図７Ｋを参照して、絶縁層２３の開口側絶縁層２９のベースとなる第４ベース絶縁層７０が形成される。第４ベース絶縁層７０は、トレンチ２２の側壁２６およびエピタキシャル主面７を被覆する。第４ベース絶縁層７０は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第４ベース絶縁層７０は、この形態では、熱酸化処理法によって形成されている。
次に、図７Ｌを参照して、埋設電極２４の開口側電極３２のベースとなる第２ベース電極層７１が、エピタキシャル主面７の上に形成される。第２ベース電極層７１は、トレンチ２２を埋めてエピタキシャル主面７を被覆する。第２ベース電極層７１は、導電性ポリシリコンを含む。第２ベース電極層７１は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｍを参照して、第２ベース電極層７１の不要な部分が除去される。第２ベース電極層７１の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第２ベース電極層７１は、トレンチ２２の側壁２６が露出するまで除去される。これにより、埋設電極２４の開口側電極３２が形成される。
次に、図７Ｎを参照して、絶縁体２５の一部のベースとなる第５ベース絶縁層７２が形成される。第５ベース絶縁層７２は、開口側電極３２を被覆するように膜状に形成される。第５ベース絶縁層７２は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第５ベース絶縁層７２は、この形態では、熱酸化処理法によって形成されている。第５ベース絶縁層７２の形成工程は必要に応じて除かれてもよい。
次に、図７Ｏを参照して、絶縁体２５の一部のベースとなる第６ベース絶縁層７３が形成される。第６ベース絶縁層７３は、トレンチ２２を埋めてエピタキシャル主面７を被覆する。第６ベース絶縁層７３は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第６ベース絶縁層７３は、この形態では、ＣＶＤ法によって形成されている。
次に、図７Ｐを参照して、第６ベース絶縁層７３の不要な部分が除去される。第６ベース絶縁層７３は、エピタキシャル主面７が露出するまで除去される。第６ベース絶縁層７３の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、トレンチ２２内に絶縁体２５が形成される。
次に、図７Ｑを参照して、絶縁体２５の一部が露出するようにエピタキシャル主面７が半導体ウエハ６１に向けて掘り下げられる。絶縁体２５の一部は、絶縁体２５においてトレンチ２２の側壁２６を被覆していた部分である。エピタキシャル主面７は、エッチング法によって掘り下げられてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図７Ｒを参照して、エピタキシャル主面７において絶縁体２５から露出する部分に絶縁性の第２ハードマスク７４が形成される。第２ハードマスク７４は、ＳｉＯ２層であってもよい。第２ハードマスク７４は、絶縁体２５の露出面に対してエピタキシャル主面７側の領域に形成される。第２ハードマスク７４は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。第２ハードマスク７４は、この形態では、熱酸化処理法によって形成されている。
次に、図７Ｓを参照して、エピタキシャル主面７の表層部にボディ領域２０が形成される。ボディ領域２０は、中濃度領域１２からエピタキシャル主面７側に間隔を空けて低濃度領域１３の表層部に形成される。ボディ領域２０は、イオン注入マスク（図示せず）を介するイオン注入法によって、エピタキシャル主面７の表層部にｐ型不純物を導入することによって形成される。ｐ型不純物は、第２ハードマスク７４を通過してエピタキシャル主面７の表層部に導入される。ｐ型不純物は、エピタキシャル主面７およびトレンチ２２の側壁２６からエピタキシャル主面７の表層部に導入される。
また、ボディ領域２０の表層部にソース領域４１が形成される。ソース領域４１は、エピタキシャル主面７から露出するようにボディ領域２０の表層部に形成される。ソース領域４１は、ボディ領域２０の底部からエピタキシャル主面７側に間隔を空けて形成される。これにより、ボディ領域２０においてソース領域４１および低濃度領域１３の間の領域にｐ型のチャネル４２が画定される。
ソース領域４１は、イオン注入マスク（図示せず）を介するイオン注入法によって、ボディ領域２０の表層部にｎ型不純物を導入することによって形成される。ｎ型不純物は、第２ハードマスク７４を通過してボディ領域２０の表層部に導入される。ｎ型不純物は、エピタキシャル主面７およびトレンチ２２の側壁２６からボディ領域２０の表層部に導入される。
ボディ領域２０の形成工程およびソース領域４１の形成工程の順序は任意である。ボディ領域２０の形成工程の後、ソース領域４１の形成工程が実施されてもよい。ソース領域４１の形成工程の後、ボディ領域２０の形成工程が実施されてもよい。絶縁体２５は、ボディ領域２０のｐ型不純物と同一種のｐ型不純物を含んでいてもよい。絶縁体２５は、ソース領域４１のｎ型不純物と同一種のｎ型不純物を含んでいてもよい。
次に、図７Ｔを参照して、絶縁体２５および第２ハードマスク７４を被覆する第３ハードマスク７５が、エピタキシャル主面７の上に形成される。第３ハードマスク７５は、ＳｉＯ２層であってもよい。第３ハードマスク７５は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｕを参照して、第３ハードマスク７５の不要な部分および第２ハードマスク７４が除去される。第３ハードマスク７５の不要な部分および第２ハードマスク７４は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
この工程では、第２ハードマスク７４が消失するまで、第３ハードマスク７５の不要な部分が除去される。これにより、第３ハードマスク７５に複数のソース領域４１をそれぞれ露出させる複数の開口７６が形成される。
次に、図７Ｖを参照して、複数のコンタクト孔４３が、エピタキシャル主面７に形成される。複数のコンタクト孔４３は、第３ハードマスク７５を介するエッチング法によって、エピタキシャル層６の不要な部分を除去することによって形成される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図７Ｗを参照して、複数のコンタクト領域４６が、ボディ領域２０において複数のコンタクト孔４３（コンタクト底壁４５）に沿う領域にそれぞれ形成される。コンタクト領域４６は、イオン注入マスク（図示せず）を介するイオン注入法によってコンタクト底壁４５にｐ型不純物を導入することによって形成される。
次に、図７Ｘを参照して、ソース電極５１の一部（第１電極層５２）のベースとなる第３ベース電極層７７が、エピタキシャル主面７の上に形成される。第３ベース電極層７７の形成工程は、エピタキシャル主面７側から第１層５５および第２層５６をこの順に形成する工程を含む。
第１層５５は、コンタクト孔４３の内壁および第３ハードマスク７５に沿って膜状に形成される。第２層５６は、第１層５５に沿って膜状に形成される。第１層５５および第２層５６は、スパッタ法および／またはＣＶＤ法によってそれぞれ形成されてもよい。
次に、第３ベース電極層７７の不要な部分が除去される。第３ベース電極層７７の不要な部分は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第３ベース電極層７７の不要な部分は、第３ハードマスク７５が露出するまで除去される。これにより、第１電極層５２がコンタクト孔４３内に形成される。
次に、図７Ｙを参照して、第３ハードマスク７５が除去される。第３ハードマスク７５は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第３ハードマスク７５は、エピタキシャル主面７が露出するまで除去される。この工程では、トレンチ２２の側壁２６が露出するまで絶縁体２５の一部も除去される。
次に、図７Ｚを参照して、ソース電極５１の一部（第２電極層５３）のベースとなる第４ベース電極層７８が、エピタキシャル主面７の上に形成される。第４ベース電極層７８の形成工程は、エピタキシャル主面７側から第１層５７および第２層５８をこの順に形成する工程を含む。
第１層５７は、エピタキシャル主面７、絶縁体２５の露出面３７および第１電極層５２に沿って膜状に形成される。第２層５８は、第１層５７に沿って膜状に形成される。第１層５７および第２層５８は、スパッタ法および／またはＣＶＤ法によってそれぞれ形成されてもよい。
次に、第４ベース電極層７８の不要な部分が除去される。第４ベース電極層７８の不要な部分は、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、所定パターンを有する第２電極層５３が形成される。
また、ドレイン電極５９が、第２ウエハ主面６３の上に形成される。ドレイン電極５９は、スパッタ法によって形成されてもよい。ドレイン電極５９の形成工程は、半導体ウエハ６１を用意した後、任意のタイミングで実施されてもよい。その後、半導体ウエハ６１が選択的に切断されて、半導体装置１が切り出される。以上を含む工程を経て半導体装置１が製造される。
以上、半導体装置１の製造方法によれば、燐の拡散係数未満の拡散係数を有するｎ型不純物（砒素）を含む半導体ウエハ６１が用意される。これにより、半導体ウエハ６１からエピタキシャル層６へのｎ型不純物（砒素）の不所望な拡散を抑制できる。その結果、半導体ウエハ６１のｎ型不純物（砒素）に起因するエピタキシャル層６の不所望な高濃度化を抑制できるから、エピタキシャル層６のｎ型不純物濃度を適切に調整できる。
不純物領域５の形成工程では、半導体ウエハ６１のｎ型不純物（砒素）の拡散係数を超える拡散係数を有するｎ型不純物（燐）が第１ウエハ主面６２の表層部に導入される。不純物領域５は、エピタキシャル層６にｎ型不純物（燐）を供給する不純物供給源として形成される。不純物領域５は、第１ウエハ主面６２の表層部に形成される。また、不純物領域５の燐濃度は、半導体ウエハ６１の砒素濃度未満である。これにより、エピタキシャル層６に拡散するｎ型不純物（燐）を適切に制御できる。
エピタキシャル層６の形成工程では、半導体ウエハ６１のｎ型不純物（砒素）および不純物領域５のｎ型不純物（燐）がエピタキシャル層６に拡散すると同時に、ｎ型不純物が別途添加される。これにより、半導体ウエハ６１から拡散したｎ型不純物（砒素）、不純物領域５から拡散したｎ型不純物（燐）およびエピタキシャル成長時に添加されたｎ型不純物（燐）を含む高濃度領域１１が、半導体ウエハ６１（不純物領域５）の上に形成される。
また、不純物領域５から拡散したｎ型不純物（燐）およびエピタキシャル成長時に添加されたｎ型不純物（燐）を含む中濃度領域１２が、高濃度領域１１の上に形成される。また、エピタキシャル成長時に添加されたｎ型不純物（燐）を含む低濃度領域１３が、中濃度領域１２の上に形成される。
その結果、半導体ウエハ６１から結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有するｎ型のエピタキシャル層６を半導体ウエハ６１の上に適切に形成できる。
高濃度領域１１は、半導体ウエハ６１から拡散するｎ型不純物（砒素）を取り込むバッファ領域である。中濃度領域１２は、エピタキシャル層６のｎ型不純物濃度を部分的に高め、低抵抗化を図る領域である。低濃度領域１３は、ベース燐濃度を維持し、エピタキシャル層６の全域の高濃度化を抑制する領域である。
半導体装置１の製造方法では、エピタキシャル層６にトレンチ構造２１が形成される。エピタキシャル層６においてトレンチ構造２１が形成される領域では、電流経路が制限される構造上、電界集中が生じやすい。すなわち、エピタキシャル層６においてチャネル４２が形成される領域では電界集中が生じやすい。また、エピタキシャル層６においてトレンチ構造２１が形成される領域を高濃度化すると、トレンチ構造２１からの空乏層の広がりが不十分になる結果、ブレークダウン電圧ＢＶＤＳＳが低下する。
そこで、この半導体装置１の製造方法では、エピタキシャル層６においてトレンチ構造２１が形成される領域に低濃度領域１３を形成している。これにより、低濃度領域１３において空乏層を適切に形成できる。よって、ブレークダウン電圧ＢＶＤＳＳの低下を抑制しながら、エピタキシャル層６の低抵抗化を図ることができる半導体装置１を製造し、提供できる。
また、この半導体装置１の製造方法によれば、低濃度領域１３を貫通して中濃度領域１２に至るトレンチ構造２１が形成される。このような構造によれば、トレンチ構造２１に対して負荷となる電界を低濃度領域１３および中濃度領域１２に分散させることができる。これにより、低濃度領域１３および中濃度領域１２における局所的な電界集中を抑制できる。その結果、ブレークダウン電圧ＢＶＤＳＳの低下を適切に抑制できる。このような構造は、複数のトレンチ構造２１が形成されている場合において特に有効である。
また、この半導体装置１の製造方法によれば、トレンチ構造２１が、高濃度領域１１から間隔を空けて形成される。これにより、トレンチ構造２１から空乏層を適切に広げることができるから、ブレークダウン電圧ＢＶＤＳＳの低下を適切に抑制できる。
図８は、図２に対応する領域の断面図であって、本発明の第２実施形態に係る半導体装置８１の一部の領域を拡大して示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１では、トレンチ２２が低濃度領域１３を貫通して中濃度領域１２に至るように形成されている。これに対して、半導体装置８１では、トレンチ２２が中濃度領域１２からエピタキシャル主面７側に間隔を空けて低濃度領域１３に形成されている。このような構造は、高濃度領域１１の厚さＴＨ、中濃度領域１２の厚さＴＭ、低濃度領域１３の厚さＴＬ、トレンチ２２のトレンチ深さＤ等を調整することによって形成される。
以上、半導体装置８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図９は、図２に対応する領域の断面図であって、本発明の第３実施形態に係る半導体装置９１の一部の領域を拡大して示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１では、絶縁層２３が底側絶縁層２８および開口側絶縁層２９を含み、埋設電極２４が底側電極３１、開口側電極３２および中間絶縁層３３を含む。これに対して、半導体装置９１では、絶縁層２３が底側絶縁層２８を含まず、埋設電極２４が底側電極３１および中間絶縁層３３を含まない。半導体装置９１では、絶縁層２３が開口側絶縁層２９に対応したゲート絶縁層９２を含み、埋設電極２４が開口側電極３２に対応したゲート電極９３を含む。
ゲート絶縁層９２は、トレンチ２２の内壁に沿って膜状に形成されている。ゲート絶縁層９２は、トレンチ２２内においてリセス空間を区画している。ゲート絶縁層９２は、一様な厚さを有していてもよい。ゲート絶縁層９２において底壁２７を被覆する部分の厚さは、ゲート絶縁層９２において側壁２６を被覆する部分の厚さを超えていてもよい。ゲート絶縁層９２は、一様な厚さを有していてもよい。
ゲート電極９３は、一体物として、ゲート絶縁層９２を挟んでトレンチ２２に埋め込まれている。ゲート電極９３は、より具体的には、トレンチ２２においてゲート絶縁層９２によって区画されたリセス空間に埋め込まれている。ゲート電極９３には、ゲート電圧が印加される。ゲート電極９３は、ゲート絶縁層９２を挟んで中濃度領域１２および低濃度領域１３に対向している。
ゲート電極９３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極９３は、この形態では、導電性ポリシリコンを含む。ゲート電極９３は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
以上、半導体装置９１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。このような構造は、前述の半導体装置８１にも適用できる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施できる。
前述の各実施形態は、不純物領域５を利用してエピタキシャル層６に階段状のｎ型不純物濃度勾配を形成した例について説明した。しかし、階段状のｎ型不純物濃度勾配を形成できるのであれば、必ずしも不純物領域５を利用する必要はない。たとえば、エピタキシャル層６の形成工程時に付与されるベース燐濃度を調整することにより、エピタキシャル層６に階段状のｎ型不純物濃度勾配を形成してもよい。
また、階段状のｎ型不純物濃度勾配を形成できるのであれば、エピタキシャル層６のｎ型不純物濃度勾配は、燐に代えて砒素によって調整されてもよい。つまり、砒素を主たるｎ型不純物として含むエピタキシャル層６が形成されてもよい。
前述の各実施形態は、半導体基板２がＳｉ（シリコン）からなる例について説明した。しかし、前述の各実施形態において、ワイドバンドギャップ半導体からなる半導体基板２が採用されてもよい。たとえば、前述の各実施形態において、ワイドバンドギャップ半導体の一例としてのIII-V族半導体、ＳｉＣ（炭化ケイ素）またはダイヤモンドからなる半導体基板２が採用されてもよい。III-V族半導体の一例として、ＧａＮ、ＧａＡｓ、ＡｌＮ、ＩｎＮ等が例示される。
この明細書は、第１～第３実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第３実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第３実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。以下、この明細書および図面から抽出される特徴例を示す。
［Ａ１］燐の拡散係数未満の拡散係数を有するｎ型不純物を含み、主面を有するｎ型の半導体ウエハを用意する工程と、前記半導体ウエハの前記主面の表層部に前記半導体ウエハのｎ型不純物の拡散係数を超える拡散係数を有するｎ型不純物を導入し、前記半導体ウエハの前記主面の表層部に不純物領域を形成する工程と、エピタキシャル成長法によって前記半導体ウエハの前記主面の上にエピタキシャル層を形成すると同時に、前記エピタキシャル層にｎ型不純物を添加する工程と、を含む、半導体装置の製造方法。
この半導体装置の製造方法は、半導体ウエハから結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有するｎ型のエピタキシャル層を半導体ウエハの上に適切に形成することを目的としている。
この半導体装置の製造方法によれば、燐の拡散係数未満の拡散係数を有するｎ型不純物を含む半導体ウエハが用意される。これにより、半導体ウエハからエピタキシャル層へのｎ型不純物の不所望な拡散を抑制できる。その結果、半導体ウエハのｎ型不純物に起因するエピタキシャル層の不所望な高濃度化を抑制できるから、エピタキシャル層のｎ型不純物濃度を適切に調整できる。
不純物領域の形成工程では、半導体ウエハのｎ型不純物の拡散係数を超える拡散係数を有するｎ型不純物が半導体ウエハの主面の表層部に導入される。不純物領域は、エピタキシャル層にｎ型不純物を供給する不純物供給源として形成される。半導体ウエハの主面の表層部に不純物領域を形成することにより、エピタキシャル層に拡散するｎ型不純物を適切に制御できる。
エピタキシャル層の形成工程では、半導体ウエハのｎ型不純物および不純物領域のｎ型不純物がエピタキシャル層に拡散すると同時に、ｎ型不純物が別途添加される。これにより、半導体ウエハから拡散したｎ型不純物、不純物領域から拡散したｎ型不純物およびエピタキシャル成長時に添加されたｎ型不純物を含む高濃度領域が形成される。また、不純物領域から拡散したｎ型不純物およびエピタキシャル成長時に添加されたｎ型不純物を含む中濃度領域が、高濃度領域の上に形成される。また、エピタキシャル成長時に添加されたｎ型不純物を含む低濃度領域が、中濃度領域の上に形成される。
その結果、半導体ウエハから結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有するｎ型のエピタキシャル層を半導体ウエハの上に適切に形成できる。
［Ａ２］前記半導体ウエハから拡散したｎ型不純物、前記不純物領域から拡散したｎ型不純物およびエピタキシャル成長中に添加されたｎ型不純物を含む高濃度領域、前記不純物領域から拡散したｎ型不純物およびエピタキシャル成長中に添加されたｎ型不純物を含む中濃度領域、ならびに、エピタキシャル成長中に添加されたｎ型不純物を含む低濃度領域を、前記半導体ウエハの前記主面からこの順に含む前記エピタキシャル層が形成される、Ａ１に記載の半導体装置の製造方法。
［Ａ３］前記高濃度領域および前記中濃度領域の間において濃度勾配の傾斜が緩やかになる高濃度遷移領域を有する前記エピタキシャル層が形成される、Ａ２に記載の半導体装置の製造方法。
［Ａ４］前記中濃度領域および前記低濃度領域の間において濃度勾配の傾斜が緩やかになる低濃度遷移領域を有する前記エピタキシャル層が形成される、Ａ２またはＡ３に記載の半導体装置の製造方法。
［Ａ５］砒素を主たるｎ型不純物として含む前記半導体ウエハが用意される、Ａ２～Ａ４のいずれか１つに記載の半導体装置の製造方法。
［Ａ６］砒素および燐を主たるｎ型不純物として含む前記不純物領域が形成される、Ａ５に記載の半導体装置の製造方法。
［Ａ７］砒素および燐を主たるｎ型不純物として含む前記高濃度領域が形成される、Ａ５またはＡ６に記載の半導体装置の製造方法。
［Ａ８］燐を主たるｎ型不純物として含む前記中濃度領域が形成される、Ａ５～Ａ７のいずれか１つに記載の半導体装置の製造方法。
［Ａ９］燐を主たるｎ型不純物として含む前記低濃度領域が形成される、Ａ５～Ａ８のいずれか１つに記載の半導体装置の製造方法。
［Ａ１０］燐の拡散係数未満の拡散係数を有するｎ型不純物を含み、主面を有するｎ型の半導体ウエハを用意する工程と、前記半導体ウエハの前記主面の表層部に前記半導体ウエハのｎ型不純物の拡散係数を超える拡散係数を有するｎ型不純物を導入し、前記半導体ウエハの前記主面の表層部に不純物領域を形成する工程と、エピタキシャル成長法によって前記半導体ウエハの前記主面の上にエピタキシャル層を形成すると同時に、前記エピタキシャル層にｎ型不純物を添加することにより、前記半導体ウエハから拡散したｎ型不純物、前記不純物領域から拡散したｎ型不純物およびエピタキシャル成長中に添加されたｎ型不純物を含む高濃度領域、前記不純物領域から拡散したｎ型不純物およびエピタキシャル成長中に添加されたｎ型不純物を含む中濃度領域、ならびに、エピタキシャル成長中に添加されたｎ型不純物を含む低濃度領域を、前記半導体ウエハの前記主面からこの順に含む前記エピタキシャル層を形成する工程と、エッチング法によって前記低濃度領域にトレンチを形成する工程と、前記トレンチの内壁を被覆する絶縁層を形成する工程と、前記絶縁層を挟んで前記トレンチに電極を埋め込む工程と、を含む、半導体装置の製造方法。
この半導体装置の製造方法は、ブレークダウン電圧の低下の抑制、および、エピタキシャル層の低抵抗化を図ることができる半導体装置を製造し、提供することを目的とする。
この半導体装置の製造方法によれば、燐の拡散係数未満の拡散係数を有するｎ型不純物を含む半導体ウエハが用意される。これにより、半導体ウエハからエピタキシャル層へのｎ型不純物の不所望な拡散を抑制できる。その結果、半導体ウエハのｎ型不純物に起因するエピタキシャル層の不所望な高濃度化を抑制できるから、エピタキシャル層のｎ型不純物濃度を適切に調整できる。
エピタキシャル層の形成工程では、半導体ウエハの主面から高濃度領域、中濃度領域および低濃度領域を含むエピタキシャル層が形成される。高濃度領域は、半導体基板から拡散するｎ型不純物を取り込む領域である。中濃度領域は、エピタキシャル層のｎ型不純物濃度を部分的に高め、低抵抗化を図る領域である。低濃度領域は、エピタキシャル層全域の高濃度化を抑制する領域である。
エピタキシャル層においてトレンチ構造が形成される領域では、電流経路が制限される構造上、電界集中が生じやすい。また、エピタキシャル層においてトレンチ構造が形成される領域を高濃度化すると、トレンチ構造からの空乏層の広がりが不十分になる結果、ブレークダウン電圧が低下する。
そこで、この半導体装置の製造方法では、エピタキシャル層においてトレンチ構造が形成される領域に低濃度領域を形成している。これにより、低濃度領域において空乏層を適切に形成できる。よって、ブレークダウン電圧の低下を抑制しながら、エピタキシャル層の低抵抗化を図ることができる半導体装置を製造し、提供できる。
［Ａ１１］前記高濃度領域および前記中濃度領域の間において濃度勾配の傾斜が緩やかになる高濃度遷移領域を有する前記エピタキシャル層が形成される、Ａ１０に記載の半導体装置の製造方法。
［Ａ１２］前記中濃度領域および前記低濃度領域の間において濃度勾配の傾斜が緩やかになる低濃度遷移領域を有する前記エピタキシャル層が形成される、Ａ１０またはＡ１１に記載の半導体装置の製造方法。
［Ａ１３］砒素を主たるｎ型不純物として含む前記半導体ウエハが用意される、Ａ１０～Ａ１２のいずれか１つに記載の半導体装置の製造方法。
［Ａ１４］砒素および燐を主たるｎ型不純物として含む前記不純物領域が形成される、Ａ１３に記載の半導体装置の製造方法。
［Ａ１５］砒素および燐を主たるｎ型不純物として含む前記高濃度領域が形成される、Ａ１３またはＡ１４に記載の半導体装置の製造方法。
［Ａ１６］燐を主たるｎ型不純物として含む前記中濃度領域が形成される、Ａ１３～Ａ１５のいずれか１つに記載の半導体装置の製造方法。
［Ａ１７］燐を主たるｎ型不純物として含む前記低濃度領域が形成される、Ａ１３～Ａ１６のいずれか１つに記載の半導体装置の製造方法。
［Ａ１８］前記低濃度領域を貫通し、前記低濃度領域および前記高濃度領域を露出させる前記トレンチが形成される、Ａ１０～Ａ１７のいずれか１つに記載の半導体装置の製造方法。
［Ａ１９］前記高濃度領域を挟んで前記半導体ウエハに対向する前記トレンチが形成される、Ａ１０～Ａ１８のいずれか１つに記載の半導体装置の製造方法。
［Ａ２０］前記低濃度領域の表層部において前記トレンチに沿う領域にｐ型不純物を導入することにより、ｐ型のボディ領域を形成する工程と、前記ボディ領域の表層部において前記トレンチに沿う領域にｎ型不純物を導入することにより、ｎ型のソース領域を形成する工程と、をさらに含む、Ａ１０～Ａ１９のいずれか１つに記載の半導体装置の製造方法。
［Ａ２１］前記中濃度領域から結晶成長方向に間隔を空けて前記ボディ領域が形成される、Ａ２０に記載の半導体装置の製造方法。
［Ａ２２］前記エピタキシャル層の上にソース電極を形成する工程さらに含む、Ａ２０またはＡ２１に記載の半導体装置の製造方法。
［Ａ２３］前記ソース電極の形成工程に先立って、前記低濃度領域において前記ソース領域を挟んで前記トレンチに対向する領域をエッチング法によって掘り下げることにより、前記ソース領域を露出させるコンタクト孔を形成する工程さらに含み、前記コンタクト孔内において前記ソース領域に電気的に接続される前記ソース電極が形成される、Ａ２２に記載の半導体装置の製造方法。
［Ａ２４］前記コンタクト孔の形成工程の後、前記ソース電極の形成工程に先立って、前記ボディ領域において前記コンタクト孔に沿う領域にｐ型不純物を導入することによって、前記ボディ領域のｐ型不純物濃度を超えるｐ型不純物濃度を有するｐ型のコンタクト領域を形成する工程さらに含み、前記コンタクト孔内において前記コンタクト領域に電気的に接続される前記ソース電極が形成される、Ａ２３に記載の半導体装置の製造方法。
［Ａ２５］前記半導体ウエハの前記主面とは反対側の主面の上に、ドレイン電極を形成する工程をさらに含む、Ａ１０～Ａ２４のいずれか１つに記載の半導体装置の製造方法。
［Ａ２６］前記半導体ウエハから半導体装置を切り出す工程をさらに含む、Ａ１０～Ａ２５のいずれか１つに記載の半導体装置の製造方法。
１ 半導体装置
２ 半導体基板
６ エピタキシャル層
１１ 高濃度領域
１２ 中濃度領域
１３ 低濃度領域
１４ 高濃度遷移領域
１５ 低濃度遷移領域
２０ ボディ領域
２１ トレンチ構造
２２ トレンチ
２３ 絶縁層
２４ 埋設電極
２７ 底壁
２８ 底側絶縁層
２９ 開口側絶縁層
３１ 底側電極
３２ 開口側電極
３３ 中間絶縁層
４１ ソース領域
４２ チャネル
４３ コンタクト孔
４６ コンタクト領域
５１ ソース電極
５９ ドレイン電極
８１ 半導体装置
９１ 半導体装置
Ｔ１ 第１厚さ
Ｔ２ 第２厚さ

Claims (16)

  1. 燐の拡散係数未満の拡散係数を有するｎ型不純物を含むｎ型の半導体基板と、
    前記半導体基板の上にこの順に形成された高濃度領域、中濃度領域および低濃度領域を含み、前記高濃度領域、前記中濃度領域および前記低濃度領域によって前記半導体基板から結晶成長方向に向けて下り階段状に形成されたｎ型不純物濃度勾配を有するｎ型のエピタキシャル層と、
    前記エピタキシャル層の表面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された埋設電極を含むトレンチ構造と、を含み、
    前記エピタキシャル層の前記ｎ型不純物濃度勾配は、前記高濃度領域および前記中濃度領域の間で濃度勾配の傾斜が緩やかになる高濃度遷移領域、および、前記中濃度領域および前記低濃度領域の間で濃度勾配の傾斜が緩やかになる低濃度遷移領域を含む２ステップ構成をなし、
    前記トレンチは、前記中濃度領域に至るように前記低濃度遷移領域を貫通し、前記高濃度遷移領域から前記エピタキシャル層の表面側に間隔を空けて形成され、
    前記埋設電極は、前記絶縁層を挟んで前記低濃度領域および前記中濃度領域に対向している、半導体装置。
  2. 前記エピタキシャル層は、前記半導体基板のｎ型不純物の拡散係数を超える拡散係数を有するｎ型不純物を含む、請求項１に記載の半導体装置。
  3. 前記半導体基板は、砒素を主たるｎ型不純物として含む、請求項１または２に記載の半導体装置。
  4. 前記高濃度領域は、砒素および燐を主たるｎ型不純物として含む、請求項３に記載の半導体装置。
  5. 前記中濃度領域は、燐を主たるｎ型不純物として含む、請求項３または４に記載の半導体装置。
  6. 前記低濃度領域は、燐を主たるｎ型不純物として含む、請求項３～５のいずれか一項に記載の半導体装置。
  7. 前記低濃度領域において前記トレンチ構造に沿う領域に形成されたｐ型のチャネルをさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記低濃度領域の表層部において前記トレンチ構造に沿う領域に形成されたｐ型のボディ領域と、
    前記ボディ領域の表層部において前記トレンチ構造に沿う領域に形成され、前記低濃度領域との間で前記チャネルを画定するｎ型のソース領域と、をさらに含む、請求項７に記載の半導体装置。
  9. 前記ボディ領域は、前記中濃度領域から間隔を空けて前記低濃度領域の表層部に形成されている、請求項８に記載の半導体装置。
  10. 前記エピタキシャル層の上で前記ソース領域に電気的に接続されたソース電極をさらに含む、請求項８または９に記載の半導体装置。
  11. 前記低濃度領域において前記ソース領域を挟んで前記トレンチ構造に対向する領域に形成され、前記ソース領域を露出させるコンタクト孔をさらに含み、
    前記ソース電極は、前記コンタクト孔内において前記ソース領域に電気的に接続されている、請求項１０に記載の半導体装置。
  12. 前記ボディ領域において前記コンタクト孔に沿う領域に形成され、前記ボディ領域のｐ型不純物濃度を超えるｐ型不純物濃度を有するｐ型のコンタクト領域をさらに含み、
    前記ソース電極は、前記コンタクト孔内において前記コンタクト領域に電気的に接続されている、請求項１１に記載の半導体装置。
  13. 前記半導体基板に電気的に接続されたドレイン電極をさらに含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記埋設電極は、前記絶縁層を挟んで前記トレンチの底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記絶縁層は、前記トレンチの底壁側の領域を被覆し、第１厚さを有する底側絶縁層、および、前記トレンチの開口側の領域を被覆し、前記第１厚さ未満の第２厚さを有する開口側絶縁層を含み、
    前記底側電極は、前記底側絶縁層を挟んで前記トレンチの底壁側に埋設され、
    前記開口側電極は、前記開口側絶縁層を挟んで前記トレンチの開口側に埋設されている、請求項１４に記載の半導体装置。
  16. 前記埋設電極は、一体物として前記トレンチに埋設されている、請求項１～１３のいずれか一項に記載の半導体装置。
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