JP2015035566A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】拡散ウェーハからなる半導体基体を用いることなく、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きをなだらかにしてソフトリカバリである（破壊耐量の高い）半導体装置を製造可能な、半導体装置の製造方法を提供する。
【解決手段】ｎ^＋型の低抵抗半導体層１１２及びｎ⁻型のドリフト層を備える半導体基体１１０を準備する第１工程と、ドリフト層１２２の表面に絶縁ゲート構造１１８を形成する第２工程とを含む半導体装置の製造方法であって、第１工程においては、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）を含有する低抵抗半導体層１１２に、リン（Ｐ）を含有するｎ型のバッファ層１１４及びリン（Ｐ）を含有するｎ⁻型のドリフト層１１６を順次エピタキシャル成長させて製造した半導体基体１１０を準備する半導体装置の製造方法。
【選択図】図３

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

従来、パワーＭＯＳＦＥＴからなる半導体装置の製造方法が知られている。（例えば特許文献１及び２参照。）。図１４は従来の半導体装置の製造方法を説明するために示す図である。図１４（ａ）〜図１４（ｃ）は各工程図である。

従来の半導体装置の製造方法は、図１４に示すように、ｎ^＋型の低抵抗半導体基板からなる低抵抗半導体層８１２及びｎ⁻型のドリフト層８１６を備える半導体基体８１０を準備する第１工程（図１４（ａ）参照）と、ドリフト層８１６の表面に絶縁ゲート構造８１８を形成する第２工程（図１４（ｂ）参照）と、半導体基体８１０の第１主面側にソース電極層８３０を形成するとともに、半導体基体８１０の第２主面側にドレイン電極層８３２を形成する第３工程（図１４（ｃ）参照。）を含む。絶縁ゲート構造８１８には、ドリフト層８１６の表面に形成されたｐ型のベース領域８２０と、ベース領域８２０の表面に形成されたｎ^＋型のソース領域８２２と、半導体基体８１０の第１主面側表面における所定領域にゲート絶縁層８２４を介して形成されたゲート電極層８２６と、ゲート電極層８２６を覆うように形成された保護絶縁層８２８とが含まれる。なお、本明細書においては、ソース電極層を形成する側の面を第１主面といい、ドレイン電極層を形成する側の面を第２主面ということにする。

そして、従来の半導体装置の製造方法においては、通常、第１工程において準備する半導体基体８１０として、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）を含有するｎ^＋型の低抵抗半導体基板からなる低抵抗半導体層８１２に、リン（Ｐ）を含有するｎ⁻型のドリフト層８１６をエピタキシャル成長させて製造した半導体基体を用いる。従来の半導体装置の製造方法によれば、パワーＭＯＳＦＥＴからなる半導体装置８００を製造することができる。

しかしながら、従来の半導体装置の製造方法により製造した半導体装置８００においては、ハードリカバリである（破壊耐量が低い）という問題がある。図１５は、従来の半導体装置の製造方法により製造した半導体装置８００の問題点を説明するために示す図である。図１５（ａ）は従来の半導体装置の製造方法により製造した半導体装置８００におけるスイッチオフ時の応答波形を示す図であり、図１５（ｂ）は従来の半導体装置の製造方法により製造した半導体装置８００における深さ方向に沿った不純物濃度分布を示す図である。

従来の半導体装置の製造方法により製造した半導体装置８００は、図１５（ａ）に示すように、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きが急峻すぎることから、大きなサージ電圧が発生してハードリカバリである（破壊耐量が低い）という問題がある。これは、従来の半導体装置の製造方法により製造した半導体装置８００においては、製造工程中のオートドーピングにより、低抵抗半導体層８１２中のヒ素（Ａｓ）又はアンチモン（Ｓｂ）がドリフト層８１６中に拡散するものの、その拡散距離ｔ０が短く（図１５（ｂ）参照。）、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が速すぎるからである。なお、本明細書において、スイッチオフ時の「ｄｉｒ／ｄｔ」とは、スイッチオフ時に一旦電流が正から負の最大値に達した後、負の最大値から０に近づくときの傾きのことをいう（図１５（ａ）の符号「ｄｉｒ／ｄｔ」をご参照。）。

そこで、半導体基体におけるドリフト層底部の蓄積キャリアの排出を穏やかにして当該半導体装置をソフトリカバリなものにするため、第１工程において準備する半導体基体として、上記した半導体基体８１０とは別の半導体基体、すなわち、リン（Ｐ）を含有するｎ−型の高抵抗半導体基板（ドリフト層）に高濃度のリン（Ｐ）を拡散してｎ^＋型の低抵抗半導体層を形成して製造した拡散ウェーハからなる半導体基体を用いることが考えられる。そのような拡散ウェーハからなる半導体基体を用いる半導体装置の製造方法を従来第２の半導体装置の製造方法ということとする。

図１６は、そのような従来第２の半導体装置の製造方法により製造した半導体装置９００（図示せず）の効果を説明するために示す図である。図１６（ａ）は従来第２の半導体装置の製造方法により製造した半導体装置９００におけるスイッチオフ時の応答波形を示す図であり、図１６（ｂ）は従来第２の半導体装置の製造方法により製造した半導体装置９００における深さ方向に沿った不純物濃度分布を示す図である。従来第２の半導体装置の製造方法により製造した半導体装置９００によれば、深さ方向に沿った不純物濃度分布が、従来の半導体装置の製造方法によって製造した半導体装置８００の場合よりも、ドリフト層底部でなだらかになることから（図１６（ｂ）参照。）、ドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、「dｖ／dt」もなだらかになることから、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる。

特開平５−１２９６１０号公報 国際公開第ＷＯ２００８／０６９３０９号

しかしながら、従来第２の半導体装置の製造方法においては、拡散ウェーハを製造するために長時間拡散プロセスを行う必要があり、製造日数が長くなるという問題がある。また、長時間拡散プロセスを避けようとすると薄いウェーハを用いる必要があり、その場合にはウェーハが割れやすく大口径の拡散ウェーハを用いることが困難であるという問題がある。

そこで、本発明は、上記した問題を解決するためになされたものであり、拡散ウェーハからなる半導体基体を用いることなく、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きをなだらかにしてソフトリカバリである（破壊耐量の高い）半導体装置を製造可能な、半導体装置の製造方法を提供することを目的とする。また、ソフトリカバリである（破壊耐量の高い）半導体装置でありながら、拡散ウェーハからなる半導体基体を用いることなく製造可能な半導体装置を提供することを目的とする。

［１］本発明の半導体装置の製造方法は、ｎ型不純物を第１濃度で含有する低抵抗半導体層及びｎ型不純物を第１濃度よりも低い第２濃度で含有するドリフト層を備える半導体基体を準備する第１工程と、前記ドリフト層の表面に絶縁ゲート構造を形成する第２工程とを含む半導体装置の製造方法であって、前記第１工程においては、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）を含有する低抵抗半導体層に、リン（Ｐ）を前記第１濃度よりも低くかつ前記第２濃度よりも高い第３濃度で含有するバッファ層及びリン（Ｐ）を前記第２濃度で含有するドリフト層を順次エピタキシャル成長させて製造した半導体基体を準備することを特徴とする。

［２］本発明の半導体装置の製造方法において、前記第１工程においては、前記第１濃度が１×１０^１８〜１×１０^２０ｃｍ^−３の範囲内にあり、前記第２濃度が１×１０^１４〜１×１０^１６ｃｍ^−３の範囲内にあり、前記第３濃度が１×１０^１６〜１×１０^１８ｃｍ^−３の範囲内にあり、前記バッファ層の厚さが２μｍ〜１０μｍの範囲内にある半導体基体を準備することが好ましい。

［３］本発明の半導体装置の製造方法においては、オートドーピングにより、ｎ型不純物の濃度が前記第１濃度から前記第１濃度よりも低く前記第２濃度よりも高い第４濃度まで第１の傾きでなだらかに減少する第１バッファ層と、ｎ型不純物の濃度が前記第４濃度から前記第２濃度まで前記第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層とが、前記低抵抗半導体層と前記ドリフト層との間に形成される条件で前記第２工程を実施することが好ましい。

［４］本発明の半導体装置の製造方法においては、オートドーピングにより、前記第１バッファ層と前記第２バッファ層とが連続して形成される条件で前記第２工程を実施することが好ましい。

［５］本発明の半導体装置の製造方法においては、オートドーピングにより、前記第１バッファ層と前記第２バッファ層との間に、ｎ型不純物を前記第４濃度で含有する第３バッファ層が形成される条件で前記第２工程を実施することが好ましい。

［６］本発明の半導体装置の製造方法においては、オートドーピングにより、前記第１バッファ層の厚さが２μｍ〜１０μｍの範囲内となり、前記第２バッファ層の厚さが５μｍ〜２０μｍの範囲内となる条件で前記第２工程を実施することが好ましい。

［７］本発明の半導体装置の製造方法においては、前記半導体装置がＭＯＳＦＥＴであることが好ましい。

［８］本発明の半導体装置は、ｎ型不純物を第１濃度で含有する低抵抗半導体層及びｎ型不純物を第１濃度よりも低い第２濃度で含有するドリフト層を備える半導体基体と、前記ドリフト層の表面に形成された絶縁ゲート構造とを備える半導体装置であって、前記低抵抗半導体層と前記ドリフト層との間には、ｎ型不純物の濃度が前記第１濃度から前記第１濃度よりも低く前記第２濃度よりも高い第４濃度まで第１の傾きでなだらかに減少する第１バッファ層と、ｎ型不純物の濃度が前記第４濃度から前記第２濃度まで前記第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層とが形成されていることを特徴とする。

［９］本発明の半導体装置においては、前記第１バッファ層と前記第２バッファ層とが連続して形成されていることが好ましい。

［１０］本発明の半導体装置においては、前記第１バッファ層と前記第２バッファ層との間に、ｎ型不純物を前記第４濃度で含有する第３バッファ層が形成されていることが好ましい。

［１１］本発明の半導体装置においては、前記第１濃度が１×１０^１８〜１×１０^２０ｃｍ^−３の範囲内にあり、前記第２濃度が１×１０^１４〜１×１０^１６ｃｍ^−３の範囲内にあり、前記第４濃度が１×１０^１６〜１×１０^１８ｃｍ^−３の範囲内にあり、前記第１バッファ層の厚さが２μｍ〜１０μｍの範囲内にあり、前記第２バッファ層の厚さが５μｍ〜２０μｍの範囲内にあることが好ましい。

［１２］本発明の半導体装置は、ＭＯＳＦＥＴであることが好ましい。

本発明の半導体装置の製造方法によれば、製造工程中のオートドーピングにより、低抵抗半導体層１１２中のヒ素（Ａｓ）又はアンチモン（Ｓｂ）がバッファ層１１４中に拡散するとともに、バッファ層１１４中のリン（Ｐ）がドリフト層１１６中に拡散することとなる。そして、「第２バッファ層１１４ｂにおける第２の傾きを形成するリン（Ｐ）の拡散係数」が「第１バッファ層１１４ａにおける第１の傾きを形成するヒ素（Ａｓ）やアンチモン（Ｓｂ）の拡散係数」よりも大きいことから、ｎ型不純物の濃度が第１の傾きでなだらかに減少する第１バッファ層１１４ａ及びｎ型不純物の濃度が第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層１１４ｂが形成される結果、従来の半導体装置の製造方法においてよりもｎ型不純物の拡散距離が全体として長くなり（後述する図３（ｂ）参照。）、従来第２の半導体装置の製造方法の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる（後述する図１２参照。）。また、本発明の半導体装置の製造方法によれば、拡散ウェーハからなる半導体基体を用いる必要もない。

その結果、本発明の半導体装置の製造方法によれば、拡散ウェーハからなる半導体基体を用いることなく、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きをなだらかにしてソフトリカバリである（破壊耐量の高い）半導体装置を製造可能な、半導体装置の製造方法となる。

また、本発明の半導体装置の製造方法によれば、後述する図１３からも分かるように、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置を製造することが可能となる。この理由は、以下のよう考えることができる。すなわち、本発明の半導体装置の製造方法によれば、後述する図２（ｂ）及び図３（ｂ）に示すように、オートドーピングによりバッファ層１１４からリン（Ｐ）がドリフト層１１６側に拡散して第２バッファ層１１４ｂが形成される。このとき、第２バッファ層１１４ｂはドリフト層１１６よりも不純物濃度が高くなることから、オン抵抗が低くなる。その一方において、逆バイアス時には、空乏層が第１バッファ層１１４ａと第２バッファ層１１４ｂとの境界付近まで伸びることから、耐圧はそれほど低くならないと考えられるからである。

本発明の半導体装置によれば、ソフトリカバリである（破壊耐量の高い）半導体装置でありながら、拡散ウェーハからなる半導体基体を用いることなく製造可能な半導体装置となる。

また、本発明の半導体装置によれば、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置となる。

実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法に用いる半導体基体１１０を説明するために示す図である。 実施形態１に係る半導体装置の製造方法により製造した半導体装置１００を説明するために示す図である。 実施形態２に係る半導体装置の製造方法により製造した半導体装置１０１（図示せず）における深さ方向に沿った不純物濃度分布を示す図である。 実施形態３に係る半導体装置の製造方法により製造した半導体装置１０２（図示せず）における深さ方向に沿った不純物濃度分布を示す図である。 実施形態４に係る半導体装置１０３の断面図である。 実施形態５に係る半導体装置１０４の断面図である。 実施形態６に係る半導体装置１０５の断面図である。 実施形態７に係る半導体装置１０６の断面図である。 実施形態６に用いる半導体基体１０５の断面図である。 実施形態８に係る半導体装置２００の断面図である。 試験例１におけるスイッチオフ時の応答波形を示す図である。 試験例２における耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎとのトレードオフ特性を示す図である。 従来の半導体装置の製造方法を説明するために示す図である。 従来の半導体装置の製造方法により製造した半導体装置８００の問題点を説明するために示す図である。 従来第２の半導体装置の製造方法により製造した半導体装置９００（図示せず）の効果を説明するために示す図である。

以下、本発明の半導体装置の製造方法及び半導体装置について、図に示す実施形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る半導体装置の製造方法
図１は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図１（ａ）〜図１（ｃ）は各工程図である。図２は、実施形態１に係る半導体装置の製造方法に用いる半導体基体１１０を説明するために示す図である。図２（ａ）は半導体基体１１０の断面図であり、図２（ｂ）は半導体基体１１０における深さ方向に沿った不純物濃度分布を示す図である。図３は、実施形態１に係る半導体装置の製造方法により製造した半導体装置１００を説明するために示す図である。図３（ａ）は半導体装置１００の断面図であり、図３（ｂ）は半導体装置１００における深さ方向に沿った不純物濃度分布を示す図である。

実施形態１に係る半導体装置の製造方法は、ＭＯＳＦＥＴを製造するための半導体装置の製造方法であって、図１に示すように、ｎ^＋型の低抵抗半導体層（ｎ型不純物を第１濃度で含有する低抵抗半導体層）１１２及びｎ−型のドリフト層（ｎ型不純物を第１濃度よりも低い第２濃度で含有するドリフト層）１１６を備える半導体基体１１０を準備する第１工程（図１（ａ）参照。）と、ドリフト層１１６の表面に絶縁ゲート構造１１８を形成する第２工程（図１（ｂ）参照。）と、半導体基体１１０の第１主面側にソース電極層１３０を形成するとともに、半導体基体１１０の第２主面側にドレイン電極層１３２を形成する第３工程（図１（ｃ）参照。）を含む。絶縁ゲート構造１１８には、ドリフト層１１６の表面に形成されたｐ型のベース領域１２０と、ベース領域１２０の表面に形成されたｎ^＋型のソース領域１２２と、半導体基体１１０の第１主面側表面における所定領域にゲート絶縁層１２４を介して形成されたゲート電極層１２６と、ゲート電極層１２６を覆うように形成された保護絶縁層１２８とが含まれる。

そして、第１工程においては、図２に示すように、半導体基体として、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）を第１濃度（１×１０^１８〜１×１０^２０ｃｍ^−３、例えば２．０×１０^１９ｃｍ^−３）で含有する低抵抗半導体基板からなる低抵抗半導体層１１２に、リン（Ｐ）を第１濃度よりも低くかつ第２濃度よりも高い第３濃度（１×１０^１６〜１×１０^１８ｃｍ^−３、例えば１．５×１０^１７ｃｍ^−３）で含有するバッファ層１１４及びリン（Ｐ）を第２濃度（１×１０^１４〜１×１０^１６ｃｍ^−３、例えば３．０×１０^１４ｃｍ^−３）で含有するドリフト層１１６を順次エピタキシャル成長させて製造した半導体基体１１０を用いる。

また、図３に示すように、オートドーピングにより、ｎ型不純物の濃度が第１濃度から「第１濃度よりも低く第２濃度よりも高い第４濃度」まで第１の傾きでなだらかに減少する第１バッファ層１１４ａと、ｎ型不純物の濃度が第４濃度（この場合第３濃度とほぼ同じ）から第２濃度まで第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層１１４ｂとが、低抵抗半導体層１１２とドリフト層１１６との間に形成される条件で第２工程を実施する。

また、図３（ｂ）に示すように、オートドーピングにより、第１バッファ層１１４ａと第２バッファ層１１４ｂとが連続して形成される条件で第２工程を実施する。また、その際には、オートドーピングにより、形成される第１バッファ層の厚さが２μｍ〜１０μｍの範囲内となり、第２バッファ層の厚さが５μｍ〜２０μｍの範囲内となる条件で第２工程を実施する。

２．実施形態１に係る半導体装置
上記した実施形態１に係る半導体装置の製造方法を用いることにより、以下のような構成の半導体装置（実施形態１に係る半導体装置）１００を製造することができる。
すなわち、実施形態１に係る半導体装置１００は、ｎ^＋型の低抵抗半導体基板からなる低抵抗半導体層（ｎ型不純物を第１濃度で含有する低抵抗半導体層）１１２及びｎ⁻型のドリフト層（ｎ型不純物を第１濃度よりも低い第２濃度で含有するドリフト層）１１６を備える半導体基体１１０と、ドリフト層１１６の表面に形成された絶縁ゲート構造１１８とを備える半導体装置１００であって、低抵抗半導体層１１２とドリフト層１１６との間には、ｎ型不純物の濃度が第１濃度から第１濃度よりも低く第２濃度よりも高い第４濃度まで第１の傾きでなだらかに減少する第１バッファ層１１４ａと、ｎ型不純物の濃度が第４濃度から第２濃度まで第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層１１４ｂとが形成されている半導体装置である。

実施形態１に係る半導体装置１００においては、第１バッファ層１１４ａと第２バッファ層１１４ｂとが連続して形成されている。

実施形態１に係る半導体装置１００においては、第１濃度が１×１０^１８〜１×１０^２０ｃｍ^−３の範囲内にあり、第２濃度が１×１０^１４〜１×１０^１６ｃｍ^−３の範囲内にあり、第４濃度が１×１０^１６〜１×１０^１８ｃｍ^−３の範囲内にあり、第１バッファ層１１４ａの厚さが２μｍ〜１０μｍの範囲内にあり、第２バッファ層１１４ｂの厚さが５μｍ〜２０μｍの範囲内にある。

３．実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置の製造方法によれば、製造工程中のオートドーピングにより、低抵抗半導体層１１２中のヒ素（Ａｓ）又はアンチモン（Ｓｂ）がバッファ層１１４中に拡散するとともに、バッファ層１１４中のリン（Ｐ）がドリフト層１１６中に拡散することとなる。そして、「第２バッファ層１１４ｂにおける第２の傾きを形成するリン（Ｐ）の拡散係数」が「第１バッファ層１１４ａにおける第１の傾きを形成するヒ素（Ａｓ）やアンチモン（Ｓｂ）の拡散係数」よりも大きいことから、ｎ型不純物の濃度が第１の傾きでなだらかに減少する第１バッファ層１１４ａ及びｎ型不純物の濃度が第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層１１４ｂが形成される結果、従来の半導体装置の製造方法においてよりもｎ型不純物の拡散距離が全体として長くなり（図３（ｂ）参照。）、従来第２の半導体装置の製造方法の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる（後述する図１２参照。）。また、実施形態１に係る半導体装置の製造方法によれば、拡散ウェーハからなる半導体基体を用いる必要もない。

その結果、実施形態１に係る半導体装置の製造方法によれば、拡散ウェーハからなる半導体基体を用いることなく、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きをなだらかにしてソフトリカバリである（破壊耐量の高い）半導体装置を製造可能な、半導体装置の製造方法となる。

また、実施形態１に係る半導体装置の製造方法によれば、後述する図１３からも分かるように、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置を製造することが可能となる。この理由は、以下のよう考えることができる。すなわち、本発明の半導体装置の製造方法によれば、図２（ｂ）及び図３（ｂ）に示すように、オートドーピングによりバッファ層１１４からリン（Ｐ）がドリフト層１１６側に拡散して第２バッファ層１１４ｂが形成される。このとき、第２バッファ層１１４ｂはドリフト層１１６よりも不純物濃度が高くなることから、オン抵抗が低くなる。その一方において、逆バイアス時には、空乏層が第１バッファ層１１４ａと第２バッファ層１１４ｂとの境界付近まで伸びることから、耐圧はそれほど低くならないと考えられるからである。

実施形態１に係る半導体装置の製造方法によれば、第１工程においては、第１濃度が１×１０^１８〜１×１０^２０ｃｍ^−３の範囲内にあり、第２濃度が１×１０^１４〜１×１０^１６ｃｍ^−３の範囲内にあり、第３濃度が１×１０^１６〜１×１０^１８ｃｍ^−３の範囲内にあり、バッファ層の厚さが２μｍ〜１０μｍの範囲内にある半導体基体を準備することから、従来の半導体装置の製造方法においてよりもｎ型不純物の拡散距離が全体として長くなるため、従来第２の半導体装置の製造方法の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。

実施形態１に係る半導体装置の製造方法によれば、オートドーピングにより、ｎ型不純物の濃度が第１濃度から第１濃度よりも低く第２濃度よりも高い第４濃度まで第１の傾きでなだらかに減少する第１バッファ層１１４ａと、ｎ型不純物の濃度が第４濃度から第２濃度まで第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層１１４ｂとが、低抵抗半導体層１１２とドリフト層１１６との間に形成される条件で第２工程を実施することとしているため、従来の半導体装置の製造方法においてよりもｎ型不純物の拡散距離が全体として長くなるため、従来第２の半導体装置の製造方法の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。

また、実施形態１に係る半導体装置の製造方法によれば、第２バッファ層１１４ｂにおいてｎ型不純物の濃度が減少する第２の傾きが、第１バッファ層１１４ａにおいてｎ型不純物の濃度が減少する第１の傾きよりもなだらかであることから、従来の半導体装置の製造方法においてよりもｎ型不純物の拡散距離が全体として長くなり（図３（ｂ）参照。）、従来第２の半導体装置の製造方法の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる（後述する図１２参照。）。

実施形態１に係る半導体装置の製造方法によれば、オートドーピングにより、第１バッファ層１１４ａと第２バッファ層１１４ｂとが連続して形成される条件で第２工程を実施することとしていることから、空乏層の伸長速度が遅くなる度合いが滑らかになるため、耐圧に優れた半導体装置を製造することが可能となる。

実施形態１に係る半導体装置の製造方法によれば、オートドーピングにより、第１バッファ層１１４ａの厚さが２μｍ〜１０μｍの範囲内となり、第２バッファ層１１４ｂの厚さが５μｍ〜２０μｍの範囲内となる条件で第２工程を実施することとしているため、従来の半導体装置の製造方法においてよりもｎ型不純物の拡散距離が全体として長くなるため、従来第２の半導体装置の製造方法の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。

４．実施形態１に係る半導体装置の効果
実施形態１に係る半導体装置によれば、上記したように、ソフトリカバリである（破壊耐量の高い）半導体装置でありながら、拡散ウェーハからなる半導体基体を用いることなく製造可能な半導体装置となる。

また、実施形態１に係る半導体装置によれば、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置となる。

［実施形態２及び３］
図４は、実施形態２に係る半導体装置の製造方法により製造した半導体装置１０１（図示せず）における深さ方向に沿った不純物濃度分布を示す図である。図５は、実施形態３に係る半導体装置の製造方法により製造した半導体装置１０２（図示せず）における深さ方向に沿った不純物濃度分布を示す図である。

実施形態２に係る半導体装置１０１及び実施形態３に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、低抵抗半導体層１１２とドリフト層１１６との間における深さ方向に沿った不純物濃度分布が実施形態１に係る半導体装置１００の場合とは異なる。

すなわち、実施形態２に係る半導体装置１０１においては、第１バッファ層１１４ａと第２バッファ層１１４ｂとが連続して形成されているのではなく、図４に示すように、第１バッファ層１１４ａと第２バッファ層１１４ｂとの間に、ｎ型不純物を第４濃度で含有する第３バッファ層１１４ｃが形成されている。実施形態２に係る半導体装置１０１は、第１工程で準備する半導体基体１１０として、実施形態１のバッファ層１１４よりも厚いバッファ層１１４を有する半導体基体を用いることにより製造することができる。

また、実施形態３に係る半導体装置１０２においては、図５に示すように、第１バッファ層１１４ａと第２バッファ層１１４ｂとが連続して形成されているのではあるが、第１バッファ層１１４ａと第２バッファ層１１４ｂとの境界面における不純物濃度が第３濃度よりも低くなるように、第１バッファ層１１４ａと第２バッファ層１１４ｂとが形成されている。実施形態３に係る半導体装置１０２は、第１工程で準備する半導体基体１１０として、実施形態１のバッファ層１１４よりも薄いバッファ層１１４を有する半導体基体を用いることにより製造することができる。

このように、実施形態２に係る半導体装置１０１及び実施形態３に係る半導体装置１０２は、低抵抗半導体層１１２とドリフト層１１６との間における深さ方向に沿った不純物濃度分布が実施形態１に係る半導体装置１００の場合とは異なるが、上記した構成の第１バッファ層１１４ａと第２バッファ層１１４ｂとが形成されていることから、実施形態１に係る半導体装置１００の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる。また、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置となる。

なお、実施形態２に係る半導体装置１０１及び実施形態３に係る半導体装置１０２は、低抵抗半導体層１１２とドリフト層１１６との間における深さ方向に沿った不純物濃度分布が異なる点以外の点においては、実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態４及び５］
図６は、実施形態４に係る半導体装置１０３の断面図である。図７は、実施形態５に係る半導体装置１０４の断面図である。

実施形態４に係る半導体装置１０３及び実施形態５に係る半導体装置１０４は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、絶縁ゲート構造１１８の構成が実施形態１に係る半導体装置１００の場合とは異なる。

すなわち、実施形態４に係る半導体装置１０３においては、図６に示すように、ｐ型ベース領域１２０からドリフト層１１６側に向けて張り出すようにｐ^＋型張り出し領域１３４が形成されている。また、実施形態５に係る半導体装置１０４においては、図７に示すように、ベース領域１２０の表面にｐ^＋型コンタクト領域１３６が形成されている。

このように、実施形態４に係る半導体装置１０３及び実施形態４に係る半導体装置１０４は、絶縁ゲート構造１１８の構成が実施形態１に係る半導体装置１００の場合とは異なるが、上記した構成の第１バッファ層１１４ａと第２バッファ層１１４ｂとが形成されていることから、実施形態１に係る半導体装置１００の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる。また、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置となる。

また、実施形態４に係る半導体装置１０３によれば、ベース領域１２０からドリフト層１１６側に向けて張り出すようにｐ^＋型張り出し領域１３４が形成されていることから、実施形態１に係る半導体装置１００によりも高耐圧の高い半導体基板を構成することができる。また、実施形態４に係る半導体装置１０３によれば、ベース領域１２０の表面にｐ^＋型コンタクト領域１３６が形成されていることから、ベース領域１２０の電位をより一層安定にすることができる。

なお、実施形態４に係る半導体装置１０３及び実施形態５に係る半導体装置１０４は、絶縁ゲート構造１１８の構成が異なる点以外の点においては、実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

［実施形態６及び７］
図８は、実施形態６に係る半導体装置１０５の断面図である。図９は、実施形態７に係る半導体装置１０６の断面図である。図１０は、実施形態６に用いる半導体基体１０５の断面図である。

実施形態６に係る半導体装置１０５及び実施形態７に係る半導体装置１０６は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、絶縁ゲート構造１１８の構成が実施形態１に係る半導体装置１００の場合とは異なる。

すなわち、実施形態６に係る半導体装置１０５においては、図８に示すように、ｐ型ベース領域１２０からドリフト層１１６側に向けて張り出すようにｐ⁻型張り出し領域（空乏層伸長領域）１３８が形成されている。また、ドリフト層１１６の表面にｎ型半導体層（基準濃度層）１４０が形成されている。また、実施形態７に係る半導体装置１０６においては、図９に示すように、実施形態６に係る半導体装置１０５におけるｎ型半導体層１４０の表面にｎ^＋型半導体層１４２がさらに形成されている。

このように、実施形態６に係る半導体装置１０５及び実施形態７に係る半導体装置１０６は、絶縁ゲート構造１１８の構成が実施形態１に係る半導体装置１００の場合とは異なるが、上記した構成の第１バッファ層１１４ａと第２バッファ層１１４ｂとが形成されていることから、実施形態１に係る半導体装置１００の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる。また、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置となる。

なお、実施形態６に係る半導体装置１０５及び実施形態７に係る半導体装置１０６は、絶縁ゲート構造１１８の構成が異なる点以外の点においては、実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

なお、実施形態６に係る半導体装置１０５は、実施形態１に係る半導体装置の製造方法とほぼ同じ製造工程を用いて製造することができる。但し、図１０に示すように、第１工程で準備する半導体基体として、ドリフト層１１６の表面にｎ型半導体層１４０が形成されている半導体基体を用いる。また、実施形態７に係る半導体装置１０６は、実施形態６に係る半導体装置の製造方法とほぼ同じ製造工程を用いて製造することができる。但し、製造工程中に所定のマククを介してｎ＋型半導体層１４２を形成する領域にｎ型不純物を導入する工程を設ける。

［実施形態８］
図１１は、実施形態８に係る半導体装置２００の断面図である。
実施形態８に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、絶縁ゲート構造の構成が実施形態１に係る半導体装置１００の場合とは異なる。

すなわち、実施形態８に係る半導体装置２００においては、図１１に示すように、トレンチ型の絶縁ゲート構造２１８を有する。従って、絶縁ゲート構造２１８には、ドリフト層２１６上に位置するｐ型のベース層２２０、ベース２２０層を開口しドリフト層２１６に達して形成してなるトレンチ２２１、ベース層２２０内に配置されるとともに少なくとも一部をトレンチ２２１の内周面に露出させて形成してなるｎ^＋型のソース領域２２２、トレンチ２２１の内周面に形成してなるゲート絶縁層２２４、ゲート絶縁層２２４の内周面に形成してなるゲート電極層２２６、及び、ゲート電極層２２６を覆うように形成された保護絶縁層２２８とが含まれる。

このように、実施形態８に係る半導体装置２００は、絶縁ゲート構造の構成が実施形態１に係る半導体装置１００の場合とは異なるが、上記した構成の第１バッファ層２１４ａと、第２バッファ層２１４ｂとが形成されていることから、実施形態１に係る半導体装置１００の場合と同様に、スイッチオフ時におけるドリフト層底部の蓄積キャリアの排出が穏やかになる。その結果、スイッチオフ時の「ｄｉｒ／ｄｔ」の傾きがなだらかなものとなるため、大きなサージ電圧が発生することがなくなり、ソフトリカバリな（破壊耐量の高い）半導体装置となる。また、耐圧とオン抵抗とのトレードオフ特性が改善された半導体装置となる。

なお、実施形態８に係る半導体装置２００は、絶縁ゲート構造の構成が異なる点以外の点においては、実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

［試験例１］
１．試料の調製
（１）試料１
実施形態１に係る半導体装置１００と同様の構造を有する半導体装置を試料１（試料１に係る半導体装置１００ａ、実施例）とした。半導体装置１００ａを製造する方法としては実施形態１に係る半導体装置の製造方法を用いた。なお、試料１に係る半導体装置１００ａを製造する際には、半導体基体１１０として、ヒ素（Ａｓ）を第１濃度（２．０×１０^１９ｃｍ^−３）で含有する低抵抗半導体基板からなる低抵抗半導体層１１２に、リン（Ｐ）を高い第３濃度（１．５×１０^１７ｃｍ^−３）で含有するバッファ層１１４及びリン（Ｐ）を第２濃度（３．０×１０^１４ｃｍ^−３）で含有するドリフト層１１６を順次エピタキシャル成長させて製造した半導体基体１１０を用いた。試験例１に係る半導体装置１００ａにおいては、第１バッファ層の厚さが３μｍとなり、第２バッファ層の厚さが８μｍとなる。

２．試験方法
２５Ａの順方向電流ＩＦを流した順バイアス状態から６５０Ａ／μｓの割合で順方向電流ＩＦが減少するようにスイッチオフしたときのリカバリ特性（電流応答特性及び電圧応答特性）を測定した。測定は、ｄｉ／ｄｔ法逆回復波形試験装置を用いて行った。

３．試験結果
図１２は、試験例１におけるイッチオフ時の応答波形を示す図である。図１２中、符号ｉで示すものがスイッチオフ時における電流応答波形であり、符号ｖで示すものがスイッチオフ時における電圧応答波形である。

試験例１の結果、図１２及び図１５（ｂ）からも分かるように、試料１に係る半導体装置１００ａが、従来の半導体装置の製造方法により製造した半導体装置８００よりも優れたソフトリカバリー特性を有することが分かった。

［試験例２］
１．試料の調製
（１）試料１
試験例１で用いた試料１と同じ条件で製造して得られた試料（複数個）を試料１（試料１に係る半導体装置１００ａ、実施例）とした。
（２）試験例２
従来の半導体装置の製造方法により製造して得られた半導体装置８００（複数個）を試料２（試料２に係る半導体装置１００ｂ、比較例）とした。なお、試料２に係る半導体装置１００ｂを製造する際には、半導体基体８１０として、ヒ素（Ａｓ）を第１濃度（２．０×１０^１９ｃｍ^−３）で含有する低抵抗半導体基板からなる低抵抗半導体層８１２にリン（Ｐ）を第２濃度（３．０×１０^１４ｃｍ^−３）で含有するドリフト層８１６をエピタキシャル成長させて製造した半導体基体を用いた。試料２に係る半導体装置１００ｂにおいては、バッファ層ｔ０の厚さが３μｍとなる。

２．試験方法
試料１（複数個）及び試料２（複数個）について耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎを測定した。その後、各試料毎に耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎとをグラフにプロットし、トレードオフ特性を測定した。

３．試験結果

図１３は、試験例２における耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎとのトレードオフ特性を示す図である。図１３中、実線で示す曲線は試料１に係る半導体装置１００ａにおけるトレードオフ曲線であり、破線で示す曲線は試料２に係る半導体装置１００ｂにおけるトレードオフ曲線である。また、図１３中、符号Ａ１で示す領域は試料１に係る半導体装置１００ａの耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎが実際にプロットされた領域であり、符号Ａ２で示す領域は試料２に係る半導体装置１００ｂの耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎが実際にプロットされた領域である。

試験例２の結果、図１３からも分かるように、試料１に係る半導体装置１００ａが、試料２に係る半導体装置１００ｂよりも優れたトレードオフ特性（耐圧Ｖ_ＤＳＳとオン抵抗Ｒｏｎとのトレードオフ特性）を有することが分かった。また、図３からも分かるように、試料１に係る半導体装置１００ａが、試料２に係る半導体装置１００ｂよりも特性ばらつきの少ない優れた半導体装置であることが分かった。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能である。

１００，１０３，１０４，１０５，１０６，２００，８００…半導体装置、１１０，２１０，８１０…半導体基体、１１２，２１２，８１２…低抵抗半導体層、１１４…バッファ層、１１４ａ，２１４ａ…第１バッファ層、１１４ｂ，２１４ｂ…第２バッファ層、１１４ｃ…第３バッファ層、１１６，２１６，８１６…ドリフト層、１１８，２１８，８１８…絶縁ゲート構造、１２０，８２０…ベース領域、１２２，８２２…ソース領域、１２４，８２４…ゲート絶縁層、１２６，８２６…ゲート電極層、１２８，８２８…保護絶縁層、１３０，２３０，８３０…ソース電極層、１３２，２３２，８３２…ドレイン電極層、２２０…ベース層、２２１…トレンチ、２２２…ソース領域、２２４…ゲート絶縁層、２２６…ゲート電極層、２２８…保護絶縁層

Claims (12)

1. ｎ型不純物を第１濃度で含有する低抵抗半導体層及びｎ型不純物を第１濃度よりも低い第２濃度で含有するドリフト層を備える半導体基体を準備する第１工程と、
   前記ドリフト層の表面に絶縁ゲート構造を形成する第２工程とを含む半導体装置の製造方法であって、
   前記第１工程においては、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）を含有する低抵抗半導体層に、リン（Ｐ）を前記第１濃度よりも低くかつ前記第２濃度よりも高い第３濃度で含有するバッファ層及びリン（Ｐ）を前記第２濃度で含有するドリフト層を順次エピタキシャル成長させて製造した半導体基体を準備することを特徴とする半導体装置の製造方法。
2. 前記第１工程においては、前記第１濃度が１×１０^１８〜１×１０^２０ｃｍ^−３の範囲内にあり、前記第２濃度が１×１０^１４〜１×１０^１６ｃｍ^−３の範囲内にあり、前記第３濃度が１×１０^１６〜１×１０^１８ｃｍ^−３の範囲内にあり、前記バッファ層の厚さが２μｍ〜１０μｍの範囲内にある半導体基体を準備することを特徴とする請求項１に記載の半導体装置の製造方法。
3. オートドーピングにより、ｎ型不純物の濃度が前記第１濃度から前記第１濃度よりも低く前記第２濃度よりも高い第４濃度まで第１の傾きでなだらかに減少する第１バッファ層と、ｎ型不純物の濃度が前記第４濃度から前記第２濃度まで前記第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層とが、前記低抵抗半導体層と前記ドリフト層との間に形成される条件で前記第２工程を実施することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. オートドーピングにより、前記第１バッファ層と前記第２バッファ層とが連続して形成される条件で前記第２工程を実施することを特徴とする請求項３に記載の半導体装置の製造方法。
5. オートドーピングにより、前記第１バッファ層と前記第２バッファ層との間に、ｎ型不純物を前記第４濃度で含有する第３バッファ層が形成される条件で前記第２工程を実施することを特徴とする請求項３に記載の半導体装置の製造方法。
6. オートドーピングにより、前記第１バッファ層の厚さが２μｍ〜１０μｍの範囲内となり、前記第２バッファ層の厚さが５μｍ〜２０μｍの範囲内となる条件で前記第２工程を実施することを特徴とする請求項３〜５のいずれかに記載の半導体装置の製造方法。
7. 前記半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
8. ｎ型不純物を第１濃度で含有する低抵抗半導体層及びｎ型不純物を第１濃度よりも低い第２濃度で含有するドリフト層を備える半導体基体と、
   前記ドリフト層の表面に形成された絶縁ゲート構造とを備える半導体装置であって、
   前記低抵抗半導体層と前記ドリフト層との間には、
   ｎ型不純物の濃度が前記第１濃度から前記第１濃度よりも低く前記第２濃度よりも高い第４濃度まで第１の傾きでなだらかに減少する第１バッファ層と、
   ｎ型不純物の濃度が前記第４濃度から前記第２濃度まで前記第１の傾きよりもなだらかな第２の傾きでなだらかに減少する第２バッファ層とが形成されていることを特徴とする半導体装置。
9. 前記第１バッファ層と前記第２バッファ層とが連続して形成されていることを特徴とする請求項８に記載の半導体装置。
10. 前記第１バッファ層と前記第２バッファ層との間に、ｎ型不純物を前記第４濃度で含有する第３バッファ層が形成されていることを特徴とする請求項８に記載の半導体装置。
11. 前記第１濃度が１×１０^１８〜１×１０^２０ｃｍ^−３の範囲内にあり、前記第２濃度が１×１０^１４〜１×１０^１６ｃｍ^−３の範囲内にあり、前記第４濃度が１×１０^１６〜１×１０^１８ｃｍ^−３の範囲内にあり、前記第１バッファ層の厚さが２μｍ〜１０μｍの範囲内にあり、前記第２バッファ層の厚さが５μｍ〜２０μｍの範囲内にあることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。
12. ＭＯＳＦＥＴであることを特徴とする請求項８〜１１のいずれかに記載の半導体装置。