JP2003023016A - 増強／空乏モード擬似形態高電子移動度トランジスタデバイス - Google Patents
増強／空乏モード擬似形態高電子移動度トランジスタデバイスInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】
【課題】増強モードトランジスタ及び空乏モードトラン
ジスタの両方を含むＰＨＥＭＴデバイスの提供。 【解決手段】増強／空乏ＰＨＥＭＴは、半導体基板、バ
ッファ領域、バッファ領域上のチャンネル層、電子ドナ
ー層、第１ショットキー層、第１InGaP層、第２ショッ
トキー層、第２ショットキー層上の第２InGaP層、第２I
nGaP層上のコンタクト層、第１活性領域及び第２活性領
域を画定する分離構造、第１活性領域内のコンタクト層
に配置された増強オーミックコンタクト、第１InGaP層
を貫通する増強ゲート凹部、第１ショットキー層上に配
置された増強ゲートコンタクト、第２活性領域内に配置
された空乏オーミックコンタクト、第２InGaP層を貫通
する空乏ゲート凹部、及び空乏ゲート凹部内の第２ショ
ットキー層上に配置された空乏ゲートコンタクトを具備
する。
ジスタの両方を含むＰＨＥＭＴデバイスの提供。 【解決手段】増強／空乏ＰＨＥＭＴは、半導体基板、バ
ッファ領域、バッファ領域上のチャンネル層、電子ドナ
ー層、第１ショットキー層、第１InGaP層、第２ショッ
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置された増強ゲートコンタクト、第２活性領域内に配置
された空乏オーミックコンタクト、第２InGaP層を貫通
する空乏ゲート凹部、及び空乏ゲート凹部内の第２ショ
ットキー層上に配置された空乏ゲートコンタクトを具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は、増強（enhancemen
t）モード及び空乏（depletion）モードの両モードの擬
似形態（pseudomorphic）高電子移動度トランジスタ
（ＰＨＥＭＴ）デバイスを具備する集積回路、及びその
製造方法に関する。
t）モード及び空乏（depletion）モードの両モードの擬
似形態（pseudomorphic）高電子移動度トランジスタ
（ＰＨＥＭＴ）デバイスを具備する集積回路、及びその
製造方法に関する。
【０００２】
【従来の技術】いくつかのタイプの電界効果トランジス
タ（ＦＥＴ）が、マイクロ波周波数及びミリ波周波数で
利用できる。これらの高周波ＦＥＴには、金属半導体電
界効果トランジスタ（ＭＥＳＦＥＴ）及び高電子移動度
トランジスタ（ＨＥＭＴ）が含まれる。各トランジスタ
は、III−Ｖ属材料（III−Ｖ属半導体）から製造される
のが典型的である。ＨＥＭＴは、電荷がＨＥＭＴの電荷
ドナー層から非ドープチャンネル層に移送される点で、
ＭＥＳＦＥＴと識別される。
タ（ＦＥＴ）が、マイクロ波周波数及びミリ波周波数で
利用できる。これらの高周波ＦＥＴには、金属半導体電
界効果トランジスタ（ＭＥＳＦＥＴ）及び高電子移動度
トランジスタ（ＨＥＭＴ）が含まれる。各トランジスタ
は、III−Ｖ属材料（III−Ｖ属半導体）から製造される
のが典型的である。ＨＥＭＴは、電荷がＨＥＭＴの電荷
ドナー層から非ドープチャンネル層に移送される点で、
ＭＥＳＦＥＴと識別される。
【０００３】一般的に２タイプのＭＥＭＴがある。一方
のタイプは単にＨＥＭＴと称され、他方のタイプは擬似
形態ＨＥＭＴ又はＰＨＥＭＴと称される。ＨＥＭＴ及び
ＰＨＥＭＴ間の相違は、ＰＨＥＭＴにおいて、デバイス
に組み込まれた１以上の層がデバイスの他の材料の格子
定数と若干異なった格子定数を有することである。この
格子不整合の結果、チャンネル層を形成する材料の結晶
構造は歪む。この格子不整合及びそれに伴う歪はこのよ
うなデバイスの成長をＨＥＭＴの成長より困難にする
が、いくつかの性能上の利点が得られる。例えば、チャ
ンネル層に移送される電荷密度が増強し、高電子移動度
及び高電子飽和速度が観測される。その結果、デバイス
は、より高い電力レベルに発展でき、より高周波で作動
可能でありノイズ特性が改善される。
のタイプは単にＨＥＭＴと称され、他方のタイプは擬似
形態ＨＥＭＴ又はＰＨＥＭＴと称される。ＨＥＭＴ及び
ＰＨＥＭＴ間の相違は、ＰＨＥＭＴにおいて、デバイス
に組み込まれた１以上の層がデバイスの他の材料の格子
定数と若干異なった格子定数を有することである。この
格子不整合の結果、チャンネル層を形成する材料の結晶
構造は歪む。この格子不整合及びそれに伴う歪はこのよ
うなデバイスの成長をＨＥＭＴの成長より困難にする
が、いくつかの性能上の利点が得られる。例えば、チャ
ンネル層に移送される電荷密度が増強し、高電子移動度
及び高電子飽和速度が観測される。その結果、デバイス
は、より高い電力レベルに発展でき、より高周波で作動
可能でありノイズ特性が改善される。
【０００４】
【発明が解決しようとする課題】直接結合ＦＥＴロジッ
ク（ＤＣＦＬ）デバイス等の、増強モード電界効果トラ
ンジスタ及び空乏モード電界効果トランジスタの両方を
含むデバイスは公知である。これらデバイスは、低消費
電力で特長付けられ、大きな集積密度を有する高速集積
回路に適する。
ク（ＤＣＦＬ）デバイス等の、増強モード電界効果トラ
ンジスタ及び空乏モード電界効果トランジスタの両方を
含むデバイスは公知である。これらデバイスは、低消費
電力で特長付けられ、大きな集積密度を有する高速集積
回路に適する。
【０００５】増強型トランジスタは、ゲート・ソース電
圧が印加されていない場合、電流の流れを阻止するトラ
ンジスタである（常オフトランジスタとも称される）。
空乏型トランジスタは、ゲート・ソース電圧が印加され
ていない場合、電流の流れを許容するトランジスタであ
る（常オントランジスタとも称される）。代表的には、
ゲートコンタクトが表面に形成された活性領域の厚さ
は、これらトランジスタ各々で異なっており、空乏型ト
ランジスタよりも増強型トランジスタの方が小さい。
圧が印加されていない場合、電流の流れを阻止するトラ
ンジスタである（常オフトランジスタとも称される）。
空乏型トランジスタは、ゲート・ソース電圧が印加され
ていない場合、電流の流れを許容するトランジスタであ
る（常オントランジスタとも称される）。代表的には、
ゲートコンタクトが表面に形成された活性領域の厚さ
は、これらトランジスタ各々で異なっており、空乏型ト
ランジスタよりも増強型トランジスタの方が小さい。
【０００６】
【課題を解決するための手段】本発明は、増強モード及
び欠乏モードの両方のトランジスタを有する新規なＰＨ
ＥＭＴデバイス（増強／空乏ＰＨＥＭＴデバイス）、及
びそれを製造する方法に関する。
び欠乏モードの両方のトランジスタを有する新規なＰＨ
ＥＭＴデバイス（増強／空乏ＰＨＥＭＴデバイス）、及
びそれを製造する方法に関する。
【０００７】本発明の第１の側面によれば、空乏／増強
ＰＨＥＭＴデバイス構造が提供される。この構造は以下
の要素を具備する。即ち、（ａ）半導体基板、（ｂ）半
導体基板上に１以上の半導体バッファ層を有するバッフ
ァ領域、（ｃ）バッファ領域上のIII−Ｖ属半導体チャ
ンネル層、（ｄ）チャンネル層上の電子ドナー層、
（ｅ）電子ドナー上のGaAs又はAlGaAsの第１ショットキ
ー層、（ｆ）第１ショットキー層上の第１InGaP層、
（ｇ）第１InGaP層上のGaAs又はAlGaAsの第２ショット
キー層、（ｈ）第２ショットキー層上の第２InGaP層、
（ｉ）第２InGaP層上のドープされたGaAsコンタクト
層、（ｊ）第１活性領域及び第２活性領域を画定し、コ
ンタクト層の上面から少なくともバッファ領域に延びる
分離構造、（ｋ）第１活性領域内のドープされたGaAsコ
ンタクト層に配置された増強オーミックソースコンタク
ト及び増強オーミックドレーンコンタクト、（ｌ）コン
タクト層の上面から延びて第１活性領域内の第１InGaP
層を貫通する増強ゲート凹部、（ｍ）増強ゲート凹部内
の第１ショットキー層上に配置された増強ゲートコンタ
クト、（ｎ）第２活性領域内のドープされたGaAsコンタ
クト層上に配置された空乏オーミックソースコンタクト
及び空乏オーミックドレーンコンタクト、（ｏ）コンタ
クト層の上面から延びて第２活性領域内の第２InGaP層
を貫通する空乏ゲート凹部、及び（ｐ）空乏ゲート凹部
内の第２ショットキー層上に配置された空乏ゲートコン
タクト。
ＰＨＥＭＴデバイス構造が提供される。この構造は以下
の要素を具備する。即ち、（ａ）半導体基板、（ｂ）半
導体基板上に１以上の半導体バッファ層を有するバッフ
ァ領域、（ｃ）バッファ領域上のIII−Ｖ属半導体チャ
ンネル層、（ｄ）チャンネル層上の電子ドナー層、
（ｅ）電子ドナー上のGaAs又はAlGaAsの第１ショットキ
ー層、（ｆ）第１ショットキー層上の第１InGaP層、
（ｇ）第１InGaP層上のGaAs又はAlGaAsの第２ショット
キー層、（ｈ）第２ショットキー層上の第２InGaP層、
（ｉ）第２InGaP層上のドープされたGaAsコンタクト
層、（ｊ）第１活性領域及び第２活性領域を画定し、コ
ンタクト層の上面から少なくともバッファ領域に延びる
分離構造、（ｋ）第１活性領域内のドープされたGaAsコ
ンタクト層に配置された増強オーミックソースコンタク
ト及び増強オーミックドレーンコンタクト、（ｌ）コン
タクト層の上面から延びて第１活性領域内の第１InGaP
層を貫通する増強ゲート凹部、（ｍ）増強ゲート凹部内
の第１ショットキー層上に配置された増強ゲートコンタ
クト、（ｎ）第２活性領域内のドープされたGaAsコンタ
クト層上に配置された空乏オーミックソースコンタクト
及び空乏オーミックドレーンコンタクト、（ｏ）コンタ
クト層の上面から延びて第２活性領域内の第２InGaP層
を貫通する空乏ゲート凹部、及び（ｐ）空乏ゲート凹部
内の第２ショットキー層上に配置された空乏ゲートコン
タクト。
【０００８】好適には、半導体基板はGaAs基板であり、
III−Ｖ属半導体チャンネル層はInGaAsチャンネル層で
あり、電子ドナー層はケイ素原子の平面である。
III−Ｖ属半導体チャンネル層はInGaAsチャンネル層で
あり、電子ドナー層はケイ素原子の平面である。
【０００９】バッファ領域は、好適には１以上のIII−
Ｖ属半導体層を具備する領域であり、より好適にはGaAs
層と、GaAs及びAlGaAsの交互層を有する超格子バッファ
とを具備する。
Ｖ属半導体層を具備する領域であり、より好適にはGaAs
層と、GaAs及びAlGaAsの交互層を有する超格子バッファ
とを具備する。
【００１０】第１ショットキー層は、好適には厚さ500
〜1500nmであり、好適にはAlxGa1 -xAs層である。ここ
で、ｘは0.35〜0.75の範囲であり、好適には非ドープで
ある。第２ショットキー層は、好適には厚さ500〜1500n
mであり、好適にはAlxGa1 -xAs層である。ここで、ｘは
0.15〜0.25の範囲であり、好適にはドープされている。
〜1500nmであり、好適にはAlxGa1 -xAs層である。ここ
で、ｘは0.35〜0.75の範囲であり、好適には非ドープで
ある。第２ショットキー層は、好適には厚さ500〜1500n
mであり、好適にはAlxGa1 -xAs層である。ここで、ｘは
0.15〜0.25の範囲であり、好適にはドープされている。
【００１１】第１及び第２InGaP層は、好適にはInzGa1
-zP層である。ここで、ｚは0.4〜0.6の範囲であり、層
の厚さは好適には100nm〜500nmの範囲である。
-zP層である。ここで、ｚは0.4〜0.6の範囲であり、層
の厚さは好適には100nm〜500nmの範囲である。
【００１２】分離構造は好適にはイオン注入（implante
d）構造である。
d）構造である。
【００１３】いくつかの好適実施形態において、空乏／
増強ＰＨＥＭＴデバイス構造は、（ａ）第２InGaP層及
びドープされたGaAsコンタクト層間のドープされたGaAs
又はAlGaAs過渡層であって、コンタクト層よりも低い正
味ドープ濃度を有する過渡層、（ｂ）第１ショットキー
層及び第１InGaP層間の非ドープGaAsキャップ層であっ
て、厚さが150〜500nmの範囲であるキャップ層、及び／
又は（ｃ）チャンネル層及び電子ドナー層間のAlGaAsス
ペーサ層をさらに具備する。
増強ＰＨＥＭＴデバイス構造は、（ａ）第２InGaP層及
びドープされたGaAsコンタクト層間のドープされたGaAs
又はAlGaAs過渡層であって、コンタクト層よりも低い正
味ドープ濃度を有する過渡層、（ｂ）第１ショットキー
層及び第１InGaP層間の非ドープGaAsキャップ層であっ
て、厚さが150〜500nmの範囲であるキャップ層、及び／
又は（ｃ）チャンネル層及び電子ドナー層間のAlGaAsス
ペーサ層をさらに具備する。
【００１４】いくつかの実施形態において、空乏ゲート
凹部はその下部内よりも上部内でより大きく開口し、増
強ゲート凹部はその下部内よりも上部内でより大きく開
口する。より好適には、空乏ゲート凹部は第２InGaP内
よりもドープされたGaAsコンタクト層内でより大きく開
口するが、増強凹部は第２ショットキー層及び第１InGa
P層内よりもドープされたGaAsコンタクト層及び第２InG
aP層内でより大きく開口する。
凹部はその下部内よりも上部内でより大きく開口し、増
強ゲート凹部はその下部内よりも上部内でより大きく開
口する。より好適には、空乏ゲート凹部は第２InGaP内
よりもドープされたGaAsコンタクト層内でより大きく開
口するが、増強凹部は第２ショットキー層及び第１InGa
P層内よりもドープされたGaAsコンタクト層及び第２InG
aP層内でより大きく開口する。
【００１５】本発明の第２の側面によれば、空乏／増強
ＰＨＥＭＴデバイス構造の形成方法が提供される。この
方法は以下の工程を具備する。即ち、（１）以下の構成
を具備する多層構造を形成する工程、（ａ）半導体基
板、（ｂ）半導体基板上に１以上の半導体バッファ層を
有するバッファ領域、（ｃ）バッファ領域上のIII−Ｖ
属半導体チャンネル層、（ｄ）チャンネル層上の電子ド
ナー層、（ｅ）電子ドナー上のGaAs又はAlGaAsの第１シ
ョットキー層、（ｆ）第１ショットキー層上の第１InGa
P層、（ｇ）第１InGaP層上のGaAs又はAlGaAsの第２ショ
ットキー層、（ｈ）第２ショットキー層上の第２InGaP
層、（ｉ）第２InGaP層上のドープされたGaAsコンタク
ト層、（ｊ）ドープされたGaAsコンタクト層に配置され
たオーミックコンタクト、及び（ｋ）コンタクト層の上
面から少なくともバッファ領域まで延び、第１活性領域
及び第２活性領域を画定する分離構造、（２）第１活性
領域内で、コンタクト層の上面から延びて第１InGaP層
を貫通する増強ゲート凹部をエッチングする工程、
（３）増強ゲート凹部内の第１ショットキー層上に増強
ゲートコンタクトを付着する工程、（４）第２活性領域
内で、コンタクト層の上面から延びて第２InGaP層を貫
通する空乏ゲート凹部をエッチングする工程、及び
（５）空乏ゲート凹部内の第２ショットキー層上に空乏
ゲートコンタクトを付着する工程。
ＰＨＥＭＴデバイス構造の形成方法が提供される。この
方法は以下の工程を具備する。即ち、（１）以下の構成
を具備する多層構造を形成する工程、（ａ）半導体基
板、（ｂ）半導体基板上に１以上の半導体バッファ層を
有するバッファ領域、（ｃ）バッファ領域上のIII−Ｖ
属半導体チャンネル層、（ｄ）チャンネル層上の電子ド
ナー層、（ｅ）電子ドナー上のGaAs又はAlGaAsの第１シ
ョットキー層、（ｆ）第１ショットキー層上の第１InGa
P層、（ｇ）第１InGaP層上のGaAs又はAlGaAsの第２ショ
ットキー層、（ｈ）第２ショットキー層上の第２InGaP
層、（ｉ）第２InGaP層上のドープされたGaAsコンタク
ト層、（ｊ）ドープされたGaAsコンタクト層に配置され
たオーミックコンタクト、及び（ｋ）コンタクト層の上
面から少なくともバッファ領域まで延び、第１活性領域
及び第２活性領域を画定する分離構造、（２）第１活性
領域内で、コンタクト層の上面から延びて第１InGaP層
を貫通する増強ゲート凹部をエッチングする工程、
（３）増強ゲート凹部内の第１ショットキー層上に増強
ゲートコンタクトを付着する工程、（４）第２活性領域
内で、コンタクト層の上面から延びて第２InGaP層を貫
通する空乏ゲート凹部をエッチングする工程、及び
（５）空乏ゲート凹部内の第２ショットキー層上に空乏
ゲートコンタクトを付着する工程。
【００１６】増強ゲート凹部及び空乏ゲート凹部は、好
適にはウエットエッチング法を用いてエッチングされ
る。
適にはウエットエッチング法を用いてエッチングされ
る。
【００１７】第１グループの好適実施形態において、増
強ゲート凹部は、以下の工程を有する方法によりエッチ
ングされる。すなわち、（ａ）第１増強凹部エッチング
工程で、コンタクト層の上面から第２InGaP層の上面ま
で第１活性領域凹部をエッチングする工程、（ｂ）第２
増強凹部エッチング工程で、第２InGaP層を貫通して第
１活性領域凹部をさらにエッチングする工程、（ｃ）第
３増強凹部エッチング工程で、第１InGaP層の上面まで
第１活性領域凹部をさらにエッチングする工程、及び
（ｄ）第４増強凹部エッチング工程で、第１InGaP層を
貫通して第１活性領域凹部をさらにエッチングし、増強
ゲート凹部を完成する工程。
強ゲート凹部は、以下の工程を有する方法によりエッチ
ングされる。すなわち、（ａ）第１増強凹部エッチング
工程で、コンタクト層の上面から第２InGaP層の上面ま
で第１活性領域凹部をエッチングする工程、（ｂ）第２
増強凹部エッチング工程で、第２InGaP層を貫通して第
１活性領域凹部をさらにエッチングする工程、（ｃ）第
３増強凹部エッチング工程で、第１InGaP層の上面まで
第１活性領域凹部をさらにエッチングする工程、及び
（ｄ）第４増強凹部エッチング工程で、第１InGaP層を
貫通して第１活性領域凹部をさらにエッチングし、増強
ゲート凹部を完成する工程。
【００１８】また、このグループの実施形態内では、空
乏ゲート凹部は、好適には以下の工程を有する方法によ
りエッチングされる。すなわち、（ａ）第１空乏凹部エ
ッチング工程で、コンタクト層の上面から第２InGaP層
の上面まで第２活性領域凹部をエッチングする工程、及
び（ｂ）第２空乏凹部エッチング工程で、第２InGaP層
を貫通して第２活性領域凹部をさらにエッチングし、空
乏ゲート凹部を完成する工程。
乏ゲート凹部は、好適には以下の工程を有する方法によ
りエッチングされる。すなわち、（ａ）第１空乏凹部エ
ッチング工程で、コンタクト層の上面から第２InGaP層
の上面まで第２活性領域凹部をエッチングする工程、及
び（ｂ）第２空乏凹部エッチング工程で、第２InGaP層
を貫通して第２活性領域凹部をさらにエッチングし、空
乏ゲート凹部を完成する工程。
【００１９】第１グループの好適実施形態において、第
１増強凹部エッチング工程、第３増強凹部エッチング工
程及び第１空乏凹部エッチング工程は、好適には硫酸及
び過酸化水素からなるエッチング水溶液を用いて実行さ
れる。他方、第２増強凹部エッチング工程、第４増強凹
部エッチング工程及び第２空乏エッチング工程は、好適
には塩酸からなるエッチング水溶液を用いて実行され
る。
１増強凹部エッチング工程、第３増強凹部エッチング工
程及び第１空乏凹部エッチング工程は、好適には硫酸及
び過酸化水素からなるエッチング水溶液を用いて実行さ
れる。他方、第２増強凹部エッチング工程、第４増強凹
部エッチング工程及び第２空乏エッチング工程は、好適
には塩酸からなるエッチング水溶液を用いて実行され
る。
【００２０】この第１グループの好適実施形態内では、
第１及び第２増強凹部エッチング工程は、好適には第１
開口を有する上側第１活性領域凹部が、ドープされたGa
Asコンタクト層内で且つ第２InGaP層内に形成されるよ
うに実行される。第３及び第４増強凹部エッチング工程
は、好適には第１開口より狭い第２開口を有する下側第
１活性領域凹部が第２ショットキー層内で且つ第１InGa
P層内に形成されるように実行される。
第１及び第２増強凹部エッチング工程は、好適には第１
開口を有する上側第１活性領域凹部が、ドープされたGa
Asコンタクト層内で且つ第２InGaP層内に形成されるよ
うに実行される。第３及び第４増強凹部エッチング工程
は、好適には第１開口より狭い第２開口を有する下側第
１活性領域凹部が第２ショットキー層内で且つ第１InGa
P層内に形成されるように実行される。
【００２１】さらに、この第１グループの好適実施形態
内では、第３増強凹部エッチング工程は好適には第１空
乏凹部エッチング工程と同時に実行され、第４増強凹部
エッチング工程は好適には第２空乏凹部エッチング工程
と同時に実行され、そして増強ゲートコンタクトは好適
には空乏ゲートコンタクトと同時に付着される。これら
工程は、独立して実行することもできる。
内では、第３増強凹部エッチング工程は好適には第１空
乏凹部エッチング工程と同時に実行され、第４増強凹部
エッチング工程は好適には第２空乏凹部エッチング工程
と同時に実行され、そして増強ゲートコンタクトは好適
には空乏ゲートコンタクトと同時に付着される。これら
工程は、独立して実行することもできる。
【００２２】第２グループの好適実施形態において、多
層構造は、第２InGaP層及びドープされたGaAsコンタク
ト層間に、ドープされたGaAs又はAlGaAs過渡層をさらに
具備する。過渡層はコンタクト層より正味ドープ濃度が
低い。
層構造は、第２InGaP層及びドープされたGaAsコンタク
ト層間に、ドープされたGaAs又はAlGaAs過渡層をさらに
具備する。過渡層はコンタクト層より正味ドープ濃度が
低い。
【００２３】また、このグループの実施形態内で、増強
ゲート凹部は以下の工程を有する方法によってエッチン
グされる。すなわち、（ａ）第１増強凹部エッチング工
程で、コンタクト層の上面から第２InGaP層の上面まで
第１活性領域凹部をエッチングする工程、（ｂ）第２増
強凹部エッチング工程で、第２InGaP層を貫通して第１
活性領域凹部をさらにエッチングする工程、（ｃ）第３
増強凹部エッチング工程で、第１InGaP層の上面まで第
１活性領域凹部をさらにエッチングする工程、及び
（ｄ）第４増強凹部エッチング工程で、第１InGaP層を
貫通して第１活性領域凹部をさらにエッチングし、増強
ゲート凹部を完成する工程。
ゲート凹部は以下の工程を有する方法によってエッチン
グされる。すなわち、（ａ）第１増強凹部エッチング工
程で、コンタクト層の上面から第２InGaP層の上面まで
第１活性領域凹部をエッチングする工程、（ｂ）第２増
強凹部エッチング工程で、第２InGaP層を貫通して第１
活性領域凹部をさらにエッチングする工程、（ｃ）第３
増強凹部エッチング工程で、第１InGaP層の上面まで第
１活性領域凹部をさらにエッチングする工程、及び
（ｄ）第４増強凹部エッチング工程で、第１InGaP層を
貫通して第１活性領域凹部をさらにエッチングし、増強
ゲート凹部を完成する工程。
【００２４】さらにまた、このグループの実施形態内
で、空乏ゲート凹部は以下の工程を有する方法によって
エッチングされる。すなわち、（ａ）第１空乏凹部エッ
チング工程で、コンタクト層の上面から過渡層の上面ま
で第２活性領域凹部をエッチングする工程、（ｂ）第２
空乏凹部エッチング工程で、第２InGaP層の上面まで第
２活性領域凹部をさらにエッチングする工程、及び
（ｃ）第３空乏凹部エッチング工程で、第２InGaP層を
貫通して第２活性領域凹部をさらにエッチングし、空乏
ゲート凹部を完成する工程。
で、空乏ゲート凹部は以下の工程を有する方法によって
エッチングされる。すなわち、（ａ）第１空乏凹部エッ
チング工程で、コンタクト層の上面から過渡層の上面ま
で第２活性領域凹部をエッチングする工程、（ｂ）第２
空乏凹部エッチング工程で、第２InGaP層の上面まで第
２活性領域凹部をさらにエッチングする工程、及び
（ｃ）第３空乏凹部エッチング工程で、第２InGaP層を
貫通して第２活性領域凹部をさらにエッチングし、空乏
ゲート凹部を完成する工程。
【００２５】この第２のグループの好適実施形態内で
は、（ａ）第１及び第２増強凹部エッチング工程は、好
適には第１開口を有する上側第１活性領域凹部が、ドー
プされたGaAsコンタクト層内、過渡層内且つ第２InGaP
層内に形成されるように実行され、（ｂ）第３及び第４
増強凹部エッチング工程は、好適には第１開口より狭い
第２開口を有する下側第１活性領域凹部が第２ショット
キー層内で且つ第１InGaP層内に形成されるように実行
され、（ｃ）第１空乏凹部エッチング工程は、好適には
第３開口を有する上側第２活性領域凹部が、ドープされ
たGaAsコンタクト層内に形成されるように実行され、そ
して（ｄ）第２及び第３空乏凹部エッチング工程は、好
適には第３開口より狭い第４開口を有する下側第２活性
領域凹部が過渡層内で且つ第２InGaP層内に形成される
ように実行される。
は、（ａ）第１及び第２増強凹部エッチング工程は、好
適には第１開口を有する上側第１活性領域凹部が、ドー
プされたGaAsコンタクト層内、過渡層内且つ第２InGaP
層内に形成されるように実行され、（ｂ）第３及び第４
増強凹部エッチング工程は、好適には第１開口より狭い
第２開口を有する下側第１活性領域凹部が第２ショット
キー層内で且つ第１InGaP層内に形成されるように実行
され、（ｃ）第１空乏凹部エッチング工程は、好適には
第３開口を有する上側第２活性領域凹部が、ドープされ
たGaAsコンタクト層内に形成されるように実行され、そ
して（ｄ）第２及び第３空乏凹部エッチング工程は、好
適には第３開口より狭い第４開口を有する下側第２活性
領域凹部が過渡層内で且つ第２InGaP層内に形成される
ように実行される。
【００２６】また、第２グループの好適実施形態内で
は、第３増強凹部エッチング工程は好適には第２空乏凹
部エッチング工程と同時に実行され、第４増強凹部エッ
チング工程は好適には第３空乏凹部エッチング工程と同
時に実行され、そして増強ゲートコンタクトは好適には
空乏ゲートコンタクトと同時に付着される。
は、第３増強凹部エッチング工程は好適には第２空乏凹
部エッチング工程と同時に実行され、第４増強凹部エッ
チング工程は好適には第３空乏凹部エッチング工程と同
時に実行され、そして増強ゲートコンタクトは好適には
空乏ゲートコンタクトと同時に付着される。
【００２７】さらに、第２グループの好適実施形態内で
は、第１増強凹部エッチング工程、第３増強凹部エッチ
ング工程及び第２空乏凹部エッチング工程の各々は、好
適には硫酸及び過酸化水素からなるエッチング水溶液を
用いて実行され、第２増強凹部エッチング工程、第４増
強凹部エッチング工程及び第３空乏エッチング工程の各
々は、好適には塩酸からなるエッチング水溶液を用いて
実行される。
は、第１増強凹部エッチング工程、第３増強凹部エッチ
ング工程及び第２空乏凹部エッチング工程の各々は、好
適には硫酸及び過酸化水素からなるエッチング水溶液を
用いて実行され、第２増強凹部エッチング工程、第４増
強凹部エッチング工程及び第３空乏エッチング工程の各
々は、好適には塩酸からなるエッチング水溶液を用いて
実行される。
【００２８】
【発明の効果】本発明の利点は、（１）ゲート金属に隣
接した活性領域の厚さが良好に制御され、（２）トラン
ジスタソース抵抗を増強させるエッチング停止材料を用
いることなく、増強モードトランジスタ及び空乏モード
トランジスタの両方を含むＰＨＥＭＴデバイスを得るこ
とができる。
接した活性領域の厚さが良好に制御され、（２）トラン
ジスタソース抵抗を増強させるエッチング停止材料を用
いることなく、増強モードトランジスタ及び空乏モード
トランジスタの両方を含むＰＨＥＭＴデバイスを得るこ
とができる。
【００２９】エッチング停止材料を使用しているので、
本発明の別の利点は、増強モード及び空乏モードの表方
向含むＰＨＥＭＴデバイスが以下のエッチング技法を用
いて実現できる。すなわち、（１）従来の容易に制御さ
れるエッチング成分を含み、（２）高い選択性を提供
し、（３）大量のバッチモードエッチング操作が可能で
あり、デバイスに関連した資本設備、労力及びサイクル
タイムを大きく低減する。
本発明の別の利点は、増強モード及び空乏モードの表方
向含むＰＨＥＭＴデバイスが以下のエッチング技法を用
いて実現できる。すなわち、（１）従来の容易に制御さ
れるエッチング成分を含み、（２）高い選択性を提供
し、（３）大量のバッチモードエッチング操作が可能で
あり、デバイスに関連した資本設備、労力及びサイクル
タイムを大きく低減する。
【００３０】本発明の別の利点は、増強モードトランジ
スタ及び空乏モードトランジスタを有するＰＨＥＭＴデ
バイスを比較的少ない処理工程を用いて実現できる点で
ある。
スタ及び空乏モードトランジスタを有するＰＨＥＭＴデ
バイスを比較的少ない処理工程を用いて実現できる点で
ある。
【００３１】本発明のさらに別の利点は、増強モード及
び空乏モードトランジスタを有するＰＨＥＭＴデバイス
を、高効率のバッチモード処理の実施ができず、結晶の
欠損及びトランジスタ性能の低化を招く反応（reactiv
e）イオンエッチング技法等の技法に頼らないで実現で
きる点である。
び空乏モードトランジスタを有するＰＨＥＭＴデバイス
を、高効率のバッチモード処理の実施ができず、結晶の
欠損及びトランジスタ性能の低化を招く反応（reactiv
e）イオンエッチング技法等の技法に頼らないで実現で
きる点である。
【００３２】本発明のこれら及び他の実施形態並びに利
点は、いわゆる当業者には発明の実施の形態及び特許請
求の範囲を読むとよく理解されよう。
点は、いわゆる当業者には発明の実施の形態及び特許請
求の範囲を読むとよく理解されよう。
【００３３】
【発明の実施の形態】以下、本発明の好適実施形態が示
された添付図面を参照して本発明を説明する。しかし、
本発明は異なる形態でも実施可能であり、本明細書に記
載された実施形態に限定されたものとして解釈すべきで
ない。
された添付図面を参照して本発明を説明する。しかし、
本発明は異なる形態でも実施可能であり、本明細書に記
載された実施形態に限定されたものとして解釈すべきで
ない。
【００３４】本発明の一実施形態による、増強モード及
び空乏モードトランジスタの両方を含む第１ＰＨＥＭＴ
デバイス及びその製造方法を、図１ないし図５と絡めて
説明する。
び空乏モードトランジスタの両方を含む第１ＰＨＥＭＴ
デバイス及びその製造方法を、図１ないし図５と絡めて
説明する。
【００３５】図１は多層構造を示し、その底層は半導体
基板１０２である。半導体基板１０２は、好適にはIII
−V属半導体基板であり、より好適には非ドープGaAs基
板である。
基板１０２である。半導体基板１０２は、好適にはIII
−V属半導体基板であり、より好適には非ドープGaAs基
板である。
【００３６】半導体基板１０２の表面には、１以上の半
導体バッファ層を有するバッファ領域が配置される。本
実施形態で使用される特定バッファ領域は、（例えば10
000〜100000nmの厚さになり得る）非ドープGaAsのバッ
ファ層と、好適には（例えば150〜500nmの厚さになり得
る）GaAs及び（例えば150〜3000nmの厚さになり得る）A
lxGa1 -xAsの交互層からなる超格子バッファ１０６とを
有する。ここで、ｘは0.1〜0.4の範囲が代表的である。
超格子バッファ１０６は、一般に5〜30周期（10〜60の
交互層）を有し、好適にはAlxGa1 -xAsの層で終端する。
導体バッファ層を有するバッファ領域が配置される。本
実施形態で使用される特定バッファ領域は、（例えば10
000〜100000nmの厚さになり得る）非ドープGaAsのバッ
ファ層と、好適には（例えば150〜500nmの厚さになり得
る）GaAs及び（例えば150〜3000nmの厚さになり得る）A
lxGa1 -xAsの交互層からなる超格子バッファ１０６とを
有する。ここで、ｘは0.1〜0.4の範囲が代表的である。
超格子バッファ１０６は、一般に5〜30周期（10〜60の
交互層）を有し、好適にはAlxGa1 -xAsの層で終端する。
【００３７】バッファ層１０４及び超格子バッファ１０
４に対応する上の層は、以下で説明する層と共に、好適
には分子ビームエピタキシー（ＭＢＥ）、金属有機化学
蒸着（ＭＯＣＶＤ）等の当業界で広く使用される技法に
より、基板上に成長する。
４に対応する上の層は、以下で説明する層と共に、好適
には分子ビームエピタキシー（ＭＢＥ）、金属有機化学
蒸着（ＭＯＣＶＤ）等の当業界で広く使用される技法に
より、基板上に成長する。
【００３８】超バッファ１０６の最上層には、III−Ｖ
属半導体チャンネル層１０８が配置される。チャンネル
層１０８は、好適にはInGaP層であり、より好適には非
ドープInyGa1 -yAsチャンネル層である。ここで、ｙは好
適には0.1〜0.3の範囲であり、厚さは600〜1800nmの範
囲である。
属半導体チャンネル層１０８が配置される。チャンネル
層１０８は、好適にはInGaP層であり、より好適には非
ドープInyGa1 -yAsチャンネル層である。ここで、ｙは好
適には0.1〜0.3の範囲であり、厚さは600〜1800nmの範
囲である。
【００３９】或る好適実施形態において、スペーサ層
（図示せず）はチャンネル層１０８に設けられる。スペ
ーサ層は、例えば非ドープAlGaAs層になり得、より好適
には200〜600nmのAlxGa1 -xAs層である。ここで、ｘは0.
15〜0.25の範囲である。
（図示せず）はチャンネル層１０８に設けられる。スペ
ーサ層は、例えば非ドープAlGaAs層になり得、より好適
には200〜600nmのAlxGa1 -xAs層である。ここで、ｘは0.
15〜0.25の範囲である。
【００４０】次に、電荷ドナー層１１０、より好適には
電子ドナー層が設けられる。この目的のために、当業界
で公知の適当な電荷ドナー層１１０を用いることができ
る。図１の特定例では、この層がケイ素原子の平面であ
る。
電子ドナー層が設けられる。この目的のために、当業界
で公知の適当な電荷ドナー層１１０を用いることができ
る。図１の特定例では、この層がケイ素原子の平面であ
る。
【００４１】次に、ドープされてもされていなくてもよ
いGaAs又はAlGaAsの第1ショットキー層１１２が付着さ
れる。より好適には、第１ショットキー層は、厚さが50
0〜1500nmの非ドープAlxGa1 -xAs層である。ここで、ｘ
は好適には0.35〜0.75の範囲である。
いGaAs又はAlGaAsの第1ショットキー層１１２が付着さ
れる。より好適には、第１ショットキー層は、厚さが50
0〜1500nmの非ドープAlxGa1 -xAs層である。ここで、ｘ
は好適には0.35〜0.75の範囲である。
【００４２】或る好適実施形態において、薄いキャップ
層（図示せず）が、酸化からの保護のために第１ショッ
トキー層１１２上に設けられる。例えば、キャップ層
は、薄い（例えば150から500nm）非ドープGaAsキャップ
層になり得る。
層（図示せず）が、酸化からの保護のために第１ショッ
トキー層１１２上に設けられる。例えば、キャップ層
は、薄い（例えば150から500nm）非ドープGaAsキャップ
層になり得る。
【００４３】次に、第１InGaPエッチング停止層１１４
が構造物上に付着される。エッチング停止層１１４は、
好適にはInzGa1 -zP層である。ここで、ｚは好適には0.4
〜0.6の範囲であり、層の厚さは100〜500nmの範囲であ
る。
が構造物上に付着される。エッチング停止層１１４は、
好適にはInzGa1 -zP層である。ここで、ｚは好適には0.4
〜0.6の範囲であり、層の厚さは100〜500nmの範囲であ
る。
【００４４】次に、ドープされてもされていなくてもよ
いGaAs又はAlGaAsの第２ショットキー層１１６が付着さ
れる。好適には、第２ショットキー層は、厚さが500〜1
500nmのｎドープAlxGa1 -xAs層である。ここで、ｘは好
適には0.15〜0.25の範囲であり、正味ドープ濃度は好適
には1016〜1018cm-3の範囲である。
いGaAs又はAlGaAsの第２ショットキー層１１６が付着さ
れる。好適には、第２ショットキー層は、厚さが500〜1
500nmのｎドープAlxGa1 -xAs層である。ここで、ｘは好
適には0.15〜0.25の範囲であり、正味ドープ濃度は好適
には1016〜1018cm-3の範囲である。
【００４５】第２InGaPエッチング停止層１１８が第２
ショットキー層１１６の上に配置される。第１エッチン
グ停止層と同様に、第２エッチング停止層１１８は、好
適にはInzGa1 -zP層である。ここで、ｚは0.4〜0.6の範
囲であり、層の厚さは好適には100〜500nmの範囲であ
る。
ショットキー層１１６の上に配置される。第１エッチン
グ停止層と同様に、第２エッチング停止層１１８は、好
適にはInzGa1 -zP層である。ここで、ｚは0.4〜0.6の範
囲であり、層の厚さは好適には100〜500nmの範囲であ
る。
【００４６】図１の最上層はドープされたGaAsコンタク
ト層１２２である。好適には、ドープされたGaAsコンタ
クト層１２２は、2000〜10000nmの厚さで1018〜1019cm
-3の正味ドープ濃度を有するｎ+ドープされたGaAsコン
タクト層である。
ト層１２２である。好適には、ドープされたGaAsコンタ
クト層１２２は、2000〜10000nmの厚さで1018〜1019cm
-3の正味ドープ濃度を有するｎ+ドープされたGaAsコン
タクト層である。
【００４７】図示の実施形態を含む或る実施形態におい
て、過渡層１２０は、第２InGaPエッチング停止層１１
８及びｎ+ドープされたGaAsコンタクト層１２２の間に
設けられる。過渡層１２０は、好適には2000〜5000nmの
厚さで1x1017〜1x1018cm-3の正味ドープ濃度を有するｎ
GaAsである。その結果得られる多層構造は図１に示され
る。
て、過渡層１２０は、第２InGaPエッチング停止層１１
８及びｎ+ドープされたGaAsコンタクト層１２２の間に
設けられる。過渡層１２０は、好適には2000〜5000nmの
厚さで1x1017〜1x1018cm-3の正味ドープ濃度を有するｎ
GaAsである。その結果得られる多層構造は図１に示され
る。
【００４８】その後、オーミックコンタクト１２４（４
個のコンタクトが図示され、その１個に参照番号が付さ
れている）が、好適にはモノリシックマイクロウエーブ
集積回路（MMIC）の製造において広く使用されるフォト
リソグラフィーの金属付着技法を用いてコンタクト層１
２２上に形成される。その結果得られる構造は図２に示
される。図示される４個のオーミックコンタクト１２４
は、最終的に増強及び空乏ＰＨＥＭＴ用のソースコンタ
クト及びドレーンコンタクトとして使用される。好適な
金属付着技法は蒸着技法である。AuGeがオーミックコン
タクト１２４に好適な材料である。
個のコンタクトが図示され、その１個に参照番号が付さ
れている）が、好適にはモノリシックマイクロウエーブ
集積回路（MMIC）の製造において広く使用されるフォト
リソグラフィーの金属付着技法を用いてコンタクト層１
２２上に形成される。その結果得られる構造は図２に示
される。図示される４個のオーミックコンタクト１２４
は、最終的に増強及び空乏ＰＨＥＭＴ用のソースコンタ
クト及びドレーンコンタクトとして使用される。好適な
金属付着技法は蒸着技法である。AuGeがオーミックコン
タクト１２４に好適な材料である。
【００４９】図３を参照すると、分離構造１２６が形成
されている。分離構造１２６は、好適には多層構造の上
面からバッファ領域まで、より好適にはバッファ層１０
４まで延びる。分離構造１２６は、例えば当業界では周
知であるように、イオン注入に引き続いて所望の面積を
画定するフォトリソグラフ処理を用いて形成することが
できる。この工程は２個の活性領域を画定する。１個
は、分離構造１２６の左側（一連の図において最終的に
は空乏モードＰＨＥＭＴに対応）である。もう１個は、
分離構造１２６の右側（増強モードＰＨＥＭＴに対応）
である。
されている。分離構造１２６は、好適には多層構造の上
面からバッファ領域まで、より好適にはバッファ層１０
４まで延びる。分離構造１２６は、例えば当業界では周
知であるように、イオン注入に引き続いて所望の面積を
画定するフォトリソグラフ処理を用いて形成することが
できる。この工程は２個の活性領域を画定する。１個
は、分離構造１２６の左側（一連の図において最終的に
は空乏モードＰＨＥＭＴに対応）である。もう１個は、
分離構造１２６の右側（増強モードＰＨＥＭＴに対応）
である。
【００５０】次に、適当なフォトリソグラフ処理が好適
には用いられ、空乏モードＰＨＥＭＴのゲートに対応し
た開口を有するフォトレジストパターンを画定する。こ
のフォトリソグラフ処理は、適当なエッチング手順に引
き続き、空乏モードゲート凹部を形成する。例えば、第
１選択的エッチング工程は、例えばコンタクト層１２２
及び過渡層１２０を貫通して第２InGaPエッチング停止
層１１８で止まる硫酸及び過酸化水素水溶液を用いて実
行することができる。次に、第２InGaPエッチング停止
層１１８は、例えば塩酸水溶液を使用する第２選択的エ
ッチング工程によりエッチングされる。このエッチング
工程は、第２InGaPエッチング停止層１１８を貫通して
ゲート凹部まで延びる。次に、空乏モードゲート金属化
（metalization）１２８が、フォトレジストパターンに
画定される開口を貫通して第２ショットキー層１１６上
に付着され、空乏モードPHEMTのゲート電極として使用
されるショットキーコンタクトを形成する。好適な金属
付着技法は蒸着技法である。好適な金属化はTi/Pt/Auを
含む。フォトレジストパターンは除去され、図４の構造
になる。
には用いられ、空乏モードＰＨＥＭＴのゲートに対応し
た開口を有するフォトレジストパターンを画定する。こ
のフォトリソグラフ処理は、適当なエッチング手順に引
き続き、空乏モードゲート凹部を形成する。例えば、第
１選択的エッチング工程は、例えばコンタクト層１２２
及び過渡層１２０を貫通して第２InGaPエッチング停止
層１１８で止まる硫酸及び過酸化水素水溶液を用いて実
行することができる。次に、第２InGaPエッチング停止
層１１８は、例えば塩酸水溶液を使用する第２選択的エ
ッチング工程によりエッチングされる。このエッチング
工程は、第２InGaPエッチング停止層１１８を貫通して
ゲート凹部まで延びる。次に、空乏モードゲート金属化
（metalization）１２８が、フォトレジストパターンに
画定される開口を貫通して第２ショットキー層１１６上
に付着され、空乏モードPHEMTのゲート電極として使用
されるショットキーコンタクトを形成する。好適な金属
付着技法は蒸着技法である。好適な金属化はTi/Pt/Auを
含む。フォトレジストパターンは除去され、図４の構造
になる。
【００５１】次に、付加的なフォトリソグラフ処理が使
用され、増強モードＰＨＥＭＴのゲート用の開口を含む
フォトレジストパターンを画定する。このフォトリソグ
ラフ工程は、適当なエッチング手順に引き続く。例え
ば、選択的ゲート凹部エッチングは、第２InGaPエッチ
ング停止層１１８で止まる硫酸及び過酸化水素水溶液を
用いて実行することができる。次に、第２InGaPエッチ
ング停止層１１８が、例えば塩酸水溶液を用いてエッチ
ングされる。次に、第２ショットキー層１１６が、第１
InGaPエッチング停止層１１４で止まる硫酸及び過酸化
水素水溶液を用いてエッチングされる。次に、第１InGa
Pエッチング停止層１１４が塩酸水溶液を用いて除去さ
れる。次に、増強モードゲート金属化１３０がフォトレ
ジストパターンに画定される開口を貫通して第１ショッ
トキー層１１２上に付着され、増強モードＰＨＥＭＴの
ゲート電極として使用されるショットキーコンタクトを
形成する。フォトレジストは除去され、図５に示される
空乏・増強ＰＨＥＭＴ構造になる。
用され、増強モードＰＨＥＭＴのゲート用の開口を含む
フォトレジストパターンを画定する。このフォトリソグ
ラフ工程は、適当なエッチング手順に引き続く。例え
ば、選択的ゲート凹部エッチングは、第２InGaPエッチ
ング停止層１１８で止まる硫酸及び過酸化水素水溶液を
用いて実行することができる。次に、第２InGaPエッチ
ング停止層１１８が、例えば塩酸水溶液を用いてエッチ
ングされる。次に、第２ショットキー層１１６が、第１
InGaPエッチング停止層１１４で止まる硫酸及び過酸化
水素水溶液を用いてエッチングされる。次に、第１InGa
Pエッチング停止層１１４が塩酸水溶液を用いて除去さ
れる。次に、増強モードゲート金属化１３０がフォトレ
ジストパターンに画定される開口を貫通して第１ショッ
トキー層１１２上に付着され、増強モードＰＨＥＭＴの
ゲート電極として使用されるショットキーコンタクトを
形成する。フォトレジストは除去され、図５に示される
空乏・増強ＰＨＥＭＴ構造になる。
【００５２】本発明による増強モードトランジスタ及び
空乏モードトランジスタの両方を含むＰＨＥＭＴデバイ
スを形成する第２方法を、図６及び図７に絡めて説明す
る。本実施形態において、増強モードＰＨＥＭＴは、
（上側凹部及び下側凹部からなる）２段凹部構造を具備
する。この２段凹部形状は、典型的には図５に示される
ような単一凹部構造に対して優位な破壊電圧を有する。
空乏モードトランジスタの両方を含むＰＨＥＭＴデバイ
スを形成する第２方法を、図６及び図７に絡めて説明す
る。本実施形態において、増強モードＰＨＥＭＴは、
（上側凹部及び下側凹部からなる）２段凹部構造を具備
する。この２段凹部形状は、典型的には図５に示される
ような単一凹部構造に対して優位な破壊電圧を有する。
【００５３】最初に、オーミックコンタクト１２４及び
分離構造１２６を有する多層構造が、図１ないし図３に
絡めて上述したように形成される。
分離構造１２６を有する多層構造が、図１ないし図３に
絡めて上述したように形成される。
【００５４】続いて、適当なフォトリソグラフ処理が使
用され、増強モードＰＨＥＭＴ用のゲート凹部の上部に
対応する開口を有するフォトレジストパターンを画定す
る。このフォトリソグラフ工程は適当なエッチング工程
に引き続く。例えば、選択的ゲート凹部エッチングは、
第２InGaPエッチング停止層１８８で止まる硫酸及び過
酸化水素水溶液を用いて実行できる。次に、第２InGaP
エッチング停止層１１８は、例えば塩酸水溶液を用いて
除去される。その結果の構造は図６に示される。
用され、増強モードＰＨＥＭＴ用のゲート凹部の上部に
対応する開口を有するフォトレジストパターンを画定す
る。このフォトリソグラフ工程は適当なエッチング工程
に引き続く。例えば、選択的ゲート凹部エッチングは、
第２InGaPエッチング停止層１８８で止まる硫酸及び過
酸化水素水溶液を用いて実行できる。次に、第２InGaP
エッチング停止層１１８は、例えば塩酸水溶液を用いて
除去される。その結果の構造は図６に示される。
【００５５】次に、さらに適当なフォトリソグラフ処理
が用いられ、増強モードＰＨＥＭＴのゲート凹部の下部
及び空乏モードＰＨＥＭＴ用ゲート凹部全体の両方のた
めの開口を有するフォトレジストパターンを形成する。
増強モードＰＨＥＭＴに対応するこれらのフォトレジス
ト開口は、前の工程よりもこの工程の方が狭く、エッチ
ング後に２段凹部増強モードＰＨＥＭＴを形成する。次
に、選択的エッチング工程が、例えば硫酸及び過酸化水
素水溶液を用いて実行される。エッチングは、増強モー
ドゲートの領域の第１InGaPエッチング停止層１１４
と、空乏モードゲートの領域（これは図６に示される初
期増強モード凹部の形成により形成可能である）の第２
InGaPエッチング停止層１１８とで停止する。次に、例
えば塩酸水溶液を使用して、増強モードゲートの領域の
第１InGaPエッチング停止層１１４を除去し、空乏モー
ドゲートの領域の第２InGaPエッチング停止層１１８を
除去する。次に、増強モード金属化１３０及び空乏モー
ドゲート金属化１２８は、フォトレジストパターンに形
成された開口を貫通して付着され、増強モードＰＨＥＭ
Ｔ及び空乏モードＰＨＥＭＴのゲート電極として使用さ
れるショットキーコンタクトを形成する。フォトレジス
トパターンは除去され、図７に示される構造を形成す
る。増強モードゲート金属化用の段付き（すなわち２
段）凹部は、この図から明瞭に見ることができる。
が用いられ、増強モードＰＨＥＭＴのゲート凹部の下部
及び空乏モードＰＨＥＭＴ用ゲート凹部全体の両方のた
めの開口を有するフォトレジストパターンを形成する。
増強モードＰＨＥＭＴに対応するこれらのフォトレジス
ト開口は、前の工程よりもこの工程の方が狭く、エッチ
ング後に２段凹部増強モードＰＨＥＭＴを形成する。次
に、選択的エッチング工程が、例えば硫酸及び過酸化水
素水溶液を用いて実行される。エッチングは、増強モー
ドゲートの領域の第１InGaPエッチング停止層１１４
と、空乏モードゲートの領域（これは図６に示される初
期増強モード凹部の形成により形成可能である）の第２
InGaPエッチング停止層１１８とで停止する。次に、例
えば塩酸水溶液を使用して、増強モードゲートの領域の
第１InGaPエッチング停止層１１４を除去し、空乏モー
ドゲートの領域の第２InGaPエッチング停止層１１８を
除去する。次に、増強モード金属化１３０及び空乏モー
ドゲート金属化１２８は、フォトレジストパターンに形
成された開口を貫通して付着され、増強モードＰＨＥＭ
Ｔ及び空乏モードＰＨＥＭＴのゲート電極として使用さ
れるショットキーコンタクトを形成する。フォトレジス
トパターンは除去され、図７に示される構造を形成す
る。増強モードゲート金属化用の段付き（すなわち２
段）凹部は、この図から明瞭に見ることができる。
【００５６】図７の空乏モードゲート金属化１２８は段
付き凹部を含まないことに留意されたい。しかし、本発
明の別の実施形態による、増強モードゲート金属化１３
０及び空乏モードゲート金属化１２８の両方が段付き凹
部を有する増強／空乏ＰＨＥＭＴデバイスの形成方法
を、図８ないし図１０に絡めて説明する。
付き凹部を含まないことに留意されたい。しかし、本発
明の別の実施形態による、増強モードゲート金属化１３
０及び空乏モードゲート金属化１２８の両方が段付き凹
部を有する増強／空乏ＰＨＥＭＴデバイスの形成方法
を、図８ないし図１０に絡めて説明する。
【００５７】最初に、オーミックコンタクト１２４及び
分離構造１２６を有する多層構造が、図１ないし図３に
絡めて上述したように形成される。続いて、適当なフォ
トリソグラフ処理が用いられ、空乏モードＰＨＥＭＴ用
の上側ゲート凹部に対応する開口を有するフォトレジス
トパターンを画定する。これは、非選択的ゲート凹部エ
ッチング工程に引き続き、当業界では公知の多数の適当
なGaAsエッチング溶液のうちのいずれか一つを用いて、
過渡層１２０まで構造物をエッチングする。フォトレジ
ストは除去され、図８の構造になる。
分離構造１２６を有する多層構造が、図１ないし図３に
絡めて上述したように形成される。続いて、適当なフォ
トリソグラフ処理が用いられ、空乏モードＰＨＥＭＴ用
の上側ゲート凹部に対応する開口を有するフォトレジス
トパターンを画定する。これは、非選択的ゲート凹部エ
ッチング工程に引き続き、当業界では公知の多数の適当
なGaAsエッチング溶液のうちのいずれか一つを用いて、
過渡層１２０まで構造物をエッチングする。フォトレジ
ストは除去され、図８の構造になる。
【００５８】増強モードＰＨＥＭＴ用の上側ゲート凹部
に対応する開口を有する付加的なフォトレジストパター
ンが画定される。このフォトリソグラフ工程は適当なエ
ッチング工程に引き続く。例えば選択的ゲート凹部エッ
チングが、第２InGaPエッチング停止層１１８で止まる
例えば硫酸及び過酸化水素水溶液を用いて実行すること
ができる。次に、第２InGaPエッチング停止層１１８
が、例えば塩酸水溶液を用いて除去される。次に、フォ
トレジストが除去され、その結果の構造は図９に示され
る。
に対応する開口を有する付加的なフォトレジストパター
ンが画定される。このフォトリソグラフ工程は適当なエ
ッチング工程に引き続く。例えば選択的ゲート凹部エッ
チングが、第２InGaPエッチング停止層１１８で止まる
例えば硫酸及び過酸化水素水溶液を用いて実行すること
ができる。次に、第２InGaPエッチング停止層１１８
が、例えば塩酸水溶液を用いて除去される。次に、フォ
トレジストが除去され、その結果の構造は図９に示され
る。
【００５９】増強モードＰＨＥＭＴの下側ゲート凹部及
び空乏モードＰＨＥＭＴの下側ゲート凹部の両方のため
の開口を有する別のフォトレジストパターンが画定され
る。増強モードＰＨＥＭＴ及び空乏モードＰＨＥＭＴの
下側ゲート凹部用開口は、上側ゲート凹部用の対応する
開口より狭く、エッチング後に２段凹部を形成する。最
初に、選択的ゲート凹部エッチングは、（ａ）増強モー
ドゲートの領域での第１InGaPエッチング停止層１１４
で、及び（ｂ）空乏モードゲートの領域での第２InGaP
エッチング層１１８で、例えば硫酸及び過酸化水素水溶
液を用いて実行する。次に、例えば塩酸水溶液を用い
て、（ａ）増強モードゲートの領域の第１InGaPエッチ
ング停止層１１４、及び（ｂ）空乏モードゲートの領域
の第２InGaPエッチング停止層１１８を除去する別の選
択的エッチングを実行する。次に、増強モードゲート金
属化１３０及び空乏モードゲート金属化１２８は、フォ
トレジストパターンに画定された開口を貫通して付着
し、増強モードＰＨＥＭＴ及び空乏モードＰＨＥＭＴの
ゲート電極として使用されるショットキーコンタクトを
形成する。次に、フォトレジストパターンが除去され、
図１０に示される構造になる。２段凹部構造のため、図
示の形状は、増強モードＰＨＥＭＴ及び空乏モードＰＨ
ＥＭＴの両方に関して優位な破壊電圧を有する。
び空乏モードＰＨＥＭＴの下側ゲート凹部の両方のため
の開口を有する別のフォトレジストパターンが画定され
る。増強モードＰＨＥＭＴ及び空乏モードＰＨＥＭＴの
下側ゲート凹部用開口は、上側ゲート凹部用の対応する
開口より狭く、エッチング後に２段凹部を形成する。最
初に、選択的ゲート凹部エッチングは、（ａ）増強モー
ドゲートの領域での第１InGaPエッチング停止層１１４
で、及び（ｂ）空乏モードゲートの領域での第２InGaP
エッチング層１１８で、例えば硫酸及び過酸化水素水溶
液を用いて実行する。次に、例えば塩酸水溶液を用い
て、（ａ）増強モードゲートの領域の第１InGaPエッチ
ング停止層１１４、及び（ｂ）空乏モードゲートの領域
の第２InGaPエッチング停止層１１８を除去する別の選
択的エッチングを実行する。次に、増強モードゲート金
属化１３０及び空乏モードゲート金属化１２８は、フォ
トレジストパターンに画定された開口を貫通して付着
し、増強モードＰＨＥＭＴ及び空乏モードＰＨＥＭＴの
ゲート電極として使用されるショットキーコンタクトを
形成する。次に、フォトレジストパターンが除去され、
図１０に示される構造になる。２段凹部構造のため、図
示の形状は、増強モードＰＨＥＭＴ及び空乏モードＰＨ
ＥＭＴの両方に関して優位な破壊電圧を有する。
【００６０】以上、いくつかの例示的実施形態に関して
本発明を説明したが、当業者に明らかな上述の実施形態
の多数の変形例がある。これら変形例は本発明の教示の
範囲内であり、本発明は特許請求の範囲によってのみ限
定されるべきであることは理解されよう。
本発明を説明したが、当業者に明らかな上述の実施形態
の多数の変形例がある。これら変形例は本発明の教示の
範囲内であり、本発明は特許請求の範囲によってのみ限
定されるべきであることは理解されよう。
【図１】本発明の一実施形態による、増強モードトラン
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
【図２】本発明の一実施形態による、増強モードトラン
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
【図３】本発明の一実施形態による、増強モードトラン
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
【図４】本発明の一実施形態による、増強モードトラン
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴデバイスの形成を順に示す概略断面図である。
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴデバイスの形成を順に示す概略断面図である。
【図５】本発明の一実施形態による、増強モードトラン
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
ジスタ及び空乏モードトランジスタの両方を含むＰＨＥ
ＭＴの形成を順に示す概略断面図である。
【図６】本発明の別の実施形態による、増強モードトラ
ンジスタ及び空乏モードトランジスタの両方を含むＰＨ
ＥＭＴの形成を順に示す概略断面図である。
ンジスタ及び空乏モードトランジスタの両方を含むＰＨ
ＥＭＴの形成を順に示す概略断面図である。
【図７】本発明の別の実施形態による、増強モードトラ
ンジスタ及び空乏モードトランジスタの両方を含むＰＨ
ＥＭＴの形成を順に示す概略断面図である。
ンジスタ及び空乏モードトランジスタの両方を含むＰＨ
ＥＭＴの形成を順に示す概略断面図である。
【図８】本発明のさらに別の実施形態による、増強モー
ドトランジスタ及び空乏モードトランジスタの両方を含
むＰＨＥＭＴの形成を順に示す概略断面図である。
ドトランジスタ及び空乏モードトランジスタの両方を含
むＰＨＥＭＴの形成を順に示す概略断面図である。
【図９】本発明のさらに別の実施形態による、増強モー
ドトランジスタ及び空乏モードトランジスタの両方を含
むＰＨＥＭＴの形成を順に示す概略断面図である。
ドトランジスタ及び空乏モードトランジスタの両方を含
むＰＨＥＭＴの形成を順に示す概略断面図である。
【図１０】本発明のさらに別の実施形態による、増強モ
ードトランジスタ及び空乏モードトランジスタの両方を
含むＰＨＥＭＴの形成を順に示す概略断面図である。
ードトランジスタ及び空乏モードトランジスタの両方を
含むＰＨＥＭＴの形成を順に示す概略断面図である。
１０２ 半導体基板
１０４ バッファ領域
１０６ 超格子バッファ
１０８ チャンネル層
１１０ 電子ドナー層
１１２ 第１ショットキー層
１１４ 第１InGaP層
１１６ 第２ショットキー層
１１８ 第２InGaP層
１２０ 過渡層
１２２ ドープされたGaAsコンタクト層
１２６ 分離構造
１２８，１３０ ゲート金属化
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/872
(72)発明者 デビッド マーク ダンジリオ
アメリカ合衆国 マサチューセッツ州
01749 ハドソン ヒッコリーレーン ６
Ｆターム(参考） 4M104 AA04 AA05 BB15 CC03 DD34
FF27 GG12
5F043 AA13 AA20 BB06 BB08 DD24
FF06 GG04
5F102 FA01 GA02 GB01 GC01 GD01
GJ05 GK05 GK06 GK08 GL04
GL09 GM05 GM06 GM07 GM08
GN05 GN07 GN08 GQ01 GR04
GR09 GR10 GS02 GT03 HC01
HC10 HC15
Claims (26)
- 【請求項１】半導体基板、 該半導体基板上に１以上の半導体バッファ層を有するバ
ッファ領域、 該バッファ領域上のIII−Ｖ属半導体チャンネル層、 該チャンネル層上の電子ドナー層、 該電子ドナー上のGaAs又はAlGaAsの第１ショットキー
層、 該第１ショットキー層上の第１InGaP層、 該第１InGaP層上のGaAs又はAlGaAsの第２ショットキー
層、 該第２ショットキー層上の第２InGaP層、 該第２InGaP層上のドープされたGaAsコンタクト層、 第１活性領域及び第２活性領域を画定し、前記コンタク
ト層の上面から少なくとも前記バッファ領域に延びる分
離構造、 前記第１活性領域内の前記ドープされたGaAsコンタクト
層に配置された増強オーミックソースコンタクト及び増
強オーミックドレーンコンタクト、 前記コンタクト層の上面から延びて前記第１活性領域内
の前記第１InGaP層を貫通する増強ゲート凹部、 該増強ゲート凹部内の前記第１ショットキー層上に配置
された増強ゲートコンタクト、 前記第２活性領域内の前記ドープされたGaAsコンタクト
層上に配置された空乏オーミックソースコンタクト及び
空乏オーミックドレーンコンタクト、 前記コンタクト層の上面から延びて前記第２活性領域内
の前記第２InGaP層を貫通する空乏ゲート凹部、及び該
空乏ゲート凹部内の前記第２ショットキー層上に配置さ
れた空乏ゲートコンタクトを具備することを特徴とする
増強／空乏モード擬似形態高電子移動度トランジスタデ
バイス構造。 - 【請求項２】前記半導体基板がGaAs基板であることを特
徴とする請求項１記載の増強／空乏モード擬似形態高電
子移動度トランジスタデバイス構造。 - 【請求項３】前記１以上のバッファ層が１以上のIII−V
属半導体層からなることを特徴とする請求項１記載の増
強／空乏モード擬似形態高電子移動度トランジスタデバ
イス構造。 - 【請求項４】前記１以上のバッファ層は、GaAsバッファ
層と、GaAs及びAlGaAsの交互層を有する超格子バッファ
とを具備することを特徴とする請求項３記載の増強／空
乏モード擬似形態高電子移動度トランジスタデバイス構
造。 - 【請求項５】前記III−V属半導体チャンネル層はInGaAs
チャンネル層であることを特徴とする請求項１記載の増
強／空乏モード擬似形態高電子移動度トランジスタデバ
イス構造。 - 【請求項６】前記電子ドナー層はケイ素原子の平面であ
ることを特徴とする請求項１記載の増強／空乏モード擬
似形態高電子移動度トランジスタデバイス構造。 - 【請求項７】前記第１ショットキー層は、厚さ500〜150
0nmのAlxGa1 -xAs層（ｘは0.35〜0.75の範囲）であり、 前記第２ショットキー層は、厚さ500〜1500nmのAlxGa1
-xAs層（ｘは0.15〜0.25の範囲）であることを特徴とす
る請求項１記載の増強／空乏モード擬似形態高電子移動
度トランジスタデバイス構造。 - 【請求項８】前記第１ショットキー層はドープされてお
らず、 前記第２ショットキー層はドープされていることを特徴
とする請求項７記載の増強／空乏モード擬似形態高電子
移動度トランジスタデバイス構造。 - 【請求項９】前記第１及び第２InGaP層は、厚さ100nm〜
500nmのInzGa1 -zP層（ｚは0.4〜0.6の範囲）であること
を特徴とする請求項１記載の増強／空乏モード擬似形態
高電子移動度トランジスタデバイス構造。 - 【請求項１０】前記分離構造はイオン注入構造であるこ
とを特徴とする請求項１記載の増強／空乏モード擬似形
態高電子移動度トランジスタデバイス構造。 - 【請求項１１】前記第２InGaP層及び前記ドープされたG
aAsコンタクト層間に、ドープされたGaAs又はAlGaAs過
渡層をさらに具備し、 該過渡層は、前記コンタクト層より低い正味ドープ濃度
を有することを特徴とする請求項１記載の増強／空乏モ
ード擬似形態高電子移動度トランジスタデバイス構造。 - 【請求項１２】前記第１ショットキー層及び前記第１In
GaP層の間に、非ドープGaAsキャップ層をさらに具備
し、 該キャップ層は厚さが150〜500nmであることを特徴とす
る請求項７記載の増強／空乏モード擬似形態高電子移動
度トランジスタデバイス構造。 - 【請求項１３】前記チャンネル層及び前記電子ドナー層
の間に、AlGaAsスペーサ層をさらに具備することを特徴
とする請求項１記載の増強／空乏モード擬似形態高電子
移動度トランジスタデバイス構造。 - 【請求項１４】前記空乏ゲート凹部は、下部内よりも上
部内で大きく開口し、 前記増強ゲート凹部は、下部内よりも上部内で大きく開
口することを特徴とする請求項１記載の増強／空乏モー
ド擬似形態高電子移動度トランジスタデバイス構造。 - 【請求項１５】前記空乏ゲート凹部は、前記第２InGaP
層内よりも前記ドープされたGaAsコンタクト層内で大き
く開口し、 前記増強ゲート凹部は、前記第２ショットキー層及び前
記第１InGaP層内よりも、前記ドープされたGaAsコンタ
クト層及び前記第２InGaP層内で大きく開口することを
特徴とする請求項１記載の増強／空乏モード擬似形態高
電子移動度トランジスタデバイス構造。 - 【請求項１６】以下の構成を具備する多層構造を形成す
る工程と、 （ａ）半導体基板、 （ｂ）該半導体基板上に１以上の半導体バッファ層を有
するバッファ領域、 （ｃ）該バッファ領域上のIII−Ｖ属半導体チャンネル
層、 （ｄ）該チャンネル層上の電子ドナー層、 （ｅ）該電子ドナー上のGaAs又はAlGaAsの第１ショット
キー層、 （ｆ）該第１ショットキー層上の第１InGaP層、 （ｇ）該第１InGaP層上のGaAs又はAlGaAsの第２ショッ
トキー層、 （ｈ）該第２ショットキー層上の第２InGaP層、 （ｉ）該第２InGaP層上のドープされたGaAsコンタクト
層、 （ｊ）該ドープされたGaAsコンタクト層に配置されたオ
ーミックコンタクト、及び （ｋ）前記コンタクト層の上面から少なくとも前記バッ
ファ領域まで延び、第１活性領域及び第２活性領域を画
定する分離構造、 前記第１活性領域内で、前記コンタクト層の上面から延
びて前記第１InGaP層を貫通する増強ゲート凹部をエッ
チングする工程と、 前記増強ゲート凹部内の前記第１ショットキー層上に増
強ゲートコンタクトを付着する工程と、 前記第２活性領域内で、前記コンタクト層の上面から延
びて前記第２InGaP層を貫通する空乏ゲート凹部をエッ
チングする工程と、 前記空乏ゲート凹部内の前記第２ショットキー層上に空
乏ゲートコンタクトを付着する工程とからなることを特
徴とする増強／空乏モード擬似形態高電子移動度トラン
ジスタデバイス構造の形成方法。 - 【請求項１７】前記増強ゲート凹部が以下の工程により
エッチングされ、 （ａ）第１増強凹部エッチング工程で、前記コンタクト
層の上面から前記第２InGaP層の上面まで第１活性領域
凹部をエッチングする工程、 （ｂ）第２増強凹部エッチング工程で、前記第２InGaP
層を貫通して前記第１活性領域凹部をさらにエッチング
する工程、 （ｃ）第３増強凹部エッチング工程で、前記第１InGaP
層の上面まで前記第１活性領域凹部をさらにエッチング
する工程、及び （ｄ）第４増強凹部エッチング工程で、前記第１InGaP
層を貫通して前記第１活性領域凹部をさらにエッチング
し、前記増強ゲート凹部を完成する工程、 前記空乏ゲート凹部が、（ａ）第１空乏凹部エッチング
工程で、コンタクト層の上面から第２InGaP層の上面ま
で第２活性領域凹部をエッチングする工程、及び（ｂ）
第２空乏凹部エッチング工程で、第２InGaP層を貫通し
て第２活性領域凹部をさらにエッチングし、空乏ゲート
凹部を完成する工程でエッチングされることを特徴とす
る請求項１６記載の増強／空乏モード擬似形態高電子移
動度トランジスタデバイス構造の形成方法。 - 【請求項１８】前記増強ゲート凹部及び前記空乏ゲート
凹部は、ウエットエッチング処理でエッチングされるこ
とを特徴とする請求項１６記載の増強／空乏モード擬似
形態高電子移動度トランジスタデバイス構造の形成方
法。 - 【請求項１９】前記第１増強凹部エッチング工程、前記
第３増強凹部エッチング工程及び前記第１空乏凹部エッ
チング工程は、硫酸及び過酸化水素からなるエッチング
水溶液を用いて実行され、 前記第２増強凹部エッチング工程、前記第４増強凹部エ
ッチング工程及び前記第２空乏エッチング工程は、塩酸
からなるエッチング水溶液を用いて実行されることを特
徴とする請求項１７記載の増強／空乏モード擬似形態高
電子移動度トランジスタデバイス構造の形成方法。 - 【請求項２０】前記第１及び第２増強凹部エッチング工
程は、第１開口を有する上側第１活性領域凹部が、前記
ドープされたGaAsコンタクト層内で且つ前記第２InGaP
層内に形成されるように実行され、 前記第３及び第４増強凹部エッチング工程は、第２開口
を有する下側第１活性領域凹部が前記第２ショットキー
層内で且つ前記第１InGaP層内に形成されるように実行
され、 前記第２開口は前記第１開口より狭いことを特徴とする
請求項２０記載の増強／空乏モード擬似形態高電子移動
度トランジスタデバイス構造の形成方法。 - 【請求項２１】前記第３増強凹部エッチング工程は前記
第１空乏凹部エッチング工程と同時に実行され、 前記第４増強凹部エッチング工程は前記第２空乏凹部エ
ッチング工程と同時に実行され、 前記増強ゲートコンタクトは前記空乏ゲートコンタクト
と同時に付着されることを特徴とする請求項１７記載の
増強／空乏モード擬似形態高電子移動度トランジスタデ
バイス構造の形成方法。 - 【請求項２２】前記第１空乏凹部エッチング工程、前記
第２空乏凹部エッチング工程、前記第１増強凹部エッチ
ング工程、前記第２増強凹部エッチング工程、前記第３
増強凹部エッチング工程及び前記第４増強凹部エッチン
グ工程の２つが同時に実行されないことを特徴とする請
求項１７記載の増強／空乏モード擬似形態高電子移動度
トランジスタデバイス構造の形成方法。 - 【請求項２３】前記多層構造は、前記第２InGaP層及び
前記ドープされたGaAsコンタクト層間に、前記コンタク
ト層より正味ドープ濃度が低い、ドープされたGaAs又は
AlGaAs過渡層をさらに具備し、 前記増強ゲート凹部は、 （ａ）第１増強凹部エッチング工程で、前記コンタクト
層の上面から前記第２InGaP層の上面まで第１活性領域
凹部をエッチングする工程、 （ｂ）第２増強凹部エッチング工程で、前記第２InGaP
層を貫通して前記第１活性領域凹部をさらにエッチング
する工程、 （ｃ）第３増強凹部エッチング工程で、前記第１InGaP
層の上面まで前記第１活性領域凹部をさらにエッチング
する工程、及び （ｄ）第４増強凹部エッチング工程で、前記第１InGaP
層を貫通して前記第１活性領域凹部をさらにエッチング
し、前記増強ゲート凹部を完成する工程、によりエッチ
ングされ、 前記空乏ゲート凹部は、 （ａ）第１空乏凹部エッチング工程で、前記コンタクト
層の上面から前記過渡層の上面まで第２活性領域凹部を
エッチングする工程、 （ｂ）第２空乏凹部エッチング工程で、前記第２InGaP
層の上面まで前記第２活性領域凹部をさらにエッチング
する工程、及び （ｃ）第３空乏凹部エッチング工程で、前記第２InGaP
層を貫通して前記第２活性領域凹部をさらにエッチング
し、前記空乏ゲート凹部を完成する工程、によりエッチ
ングされることを特徴とする請求項１６記載の増強／空
乏モード擬似形態高電子移動度トランジスタデバイス構
造の形成方法。 - 【請求項２４】前記第１及び第２増強凹部エッチング工
程は、第１開口を有する上側第１活性領域凹部が、前記
ドープされたGaAsコンタクト層内、前記過渡層内且つ前
記第２InGaP層内に形成されるように実行され、 前記第３及び第４増強凹部エッチング工程は、前記第１
開口より狭い第２開口を有する下側第１活性領域凹部が
前記第２ショットキー層内で且つ前記第１InGaP層内に
形成されるように実行され、 前記第１空乏凹部エッチング工程は、第３開口を有する
上側第２活性領域凹部が、前記ドープされたGaAsコンタ
クト層内に形成されるように実行され、 前記第２及び第３空乏凹部エッチング工程は、前記第３
開口より狭い第４開口を有する下側第２活性領域凹部が
前記過渡層内で且つ前記第２InGaP層内に形成されるよ
うに実行されることを特徴とする請求項２３記載の増強
／空乏モード擬似形態高電子移動度トランジスタデバイ
ス構造の形成方法。 - 【請求項２５】前記第３増強凹部エッチング工程は前記
第２空乏凹部エッチング工程と同時に実行され、 前記第４増強凹部エッチング工程は前記第３空乏凹部エ
ッチング工程と同時に実行され、 前記増強ゲートコンタクトは前記空乏ゲートコンタクト
と同時に付着されることを特徴とする請求項２３記載の
増強／空乏モード擬似形態高電子移動度トランジスタデ
バイス構造の形成方法。 - 【請求項２６】前記第１増強凹部エッチング工程、前記
第３増強凹部エッチング工程及び前記第２空乏凹部エッ
チング工程の各々は、硫酸及び過酸化水素からなるエッ
チング水溶液を用いて実行され、 前記第２増強凹部エッチング工程、前記第４増強凹部エ
ッチング工程及び前記第３空乏エッチング工程の各々
は、塩酸からなるエッチング水溶液を用いて実行される
ことを特徴とする請求項２３記載の増強／空乏モード擬
似形態高電子移動度トランジスタデバイス構造の形成方
法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008500733A (ja) * | 2004-05-26 | 2008-01-10 | レイセオン・カンパニー | 電界効果トランジスタ |
| JP2008263146A (ja) * | 2007-04-13 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7573079B2 (en) | 2004-09-07 | 2009-08-11 | Fujitsu Limited | Field effect type semiconductor device |
| JP2010506397A (ja) * | 2006-10-04 | 2010-02-25 | セレックス システミ インテグラティ エッセ． ピ． ア． | 単一電圧供給型シュードモルフィック高電子移動度トランジスタ（ｐｈｅｍｔ）パワーデバイスおよびこれの製造方法 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787826B1 (en) | 2003-03-14 | 2004-09-07 | Triquint Semiconductor, Inc. | Heterostructure field effect transistor |
| US7449728B2 (en) * | 2003-11-24 | 2008-11-11 | Tri Quint Semiconductor, Inc. | Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same |
| US7488992B2 (en) * | 2003-12-04 | 2009-02-10 | Lockheed Martin Corporation | Electronic device comprising enhancement mode pHEMT devices, depletion mode pHEMT devices, and power pHEMT devices on a single substrate and method of creation |
| TW200627627A (en) * | 2004-09-24 | 2006-08-01 | Koninkl Philips Electronics Nv | Enhancement-depletion field effect transistor structure and method of manufacture |
| WO2006070297A2 (en) * | 2004-12-30 | 2006-07-06 | Koninklijke Philips Electronics N.V. | Enhancement - depletion semiconductor structure and method for making it |
| US7626218B2 (en) * | 2005-02-04 | 2009-12-01 | Raytheon Company | Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors |
| US20060175631A1 (en) * | 2005-02-04 | 2006-08-10 | Raytheon Company | Monolithic integrated circuit having enhanced breakdown voltage |
| US7321132B2 (en) * | 2005-03-15 | 2008-01-22 | Lockheed Martin Corporation | Multi-layer structure for use in the fabrication of integrated circuit devices and methods for fabrication of same |
| US20060223293A1 (en) | 2005-04-01 | 2006-10-05 | Raytheon Company | Semiconductor devices having improved field plates |
| US7253455B2 (en) * | 2005-04-05 | 2007-08-07 | Freescale Semiconductor, Inc. | pHEMT with barrier optimized for low temperature operation |
| JP2007227884A (ja) * | 2006-01-30 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| US7808016B2 (en) * | 2006-09-14 | 2010-10-05 | Teledyne Licensing, Llc | Heterogeneous integration of low noise amplifiers with power amplifiers or switches |
| US20090073065A1 (en) * | 2007-09-14 | 2009-03-19 | M/A-Com, Inc. | Tunable Dielectric Resonator Circuit |
| GB2453115A (en) * | 2007-09-25 | 2009-04-01 | Filtronic Compound Semiconduct | HBT and FET BiFET hetrostructure and substrate with etch stop layers |
| JP2009224605A (ja) * | 2008-03-17 | 2009-10-01 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2010135590A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 電界効果トランジスタ |
| TWI509774B (zh) * | 2009-05-19 | 2015-11-21 | Murata Manufacturing Co | A semiconductor switching device, and a method of manufacturing a semiconductor switching device |
| JP5749918B2 (ja) * | 2010-11-18 | 2015-07-15 | ルネサスエレクトロニクス株式会社 | 半導体装置、及び半導体装置の製造方法 |
| US8610173B2 (en) | 2011-08-01 | 2013-12-17 | Selex Sistemi Integrati S.P.A. | Enhancement/depletion PHEMT device |
| WO2013154574A1 (en) | 2012-04-13 | 2013-10-17 | Intel Corporation | Conversion of strain-inducing buffer to electrical insulator |
| CN103337460B (zh) * | 2013-06-09 | 2016-06-22 | 中国电子科技集团公司第五十五研究所 | 一种E/D集成的GaN HEMT器件制备方法 |
| TWI615977B (zh) * | 2013-07-30 | 2018-02-21 | 高效電源轉換公司 | 具有匹配臨界電壓之積體電路及其製造方法 |
| US9882009B2 (en) | 2013-08-23 | 2018-01-30 | Intel Corporation | High resistance layer for III-V channel deposited on group IV substrates for MOS transistors |
| US9502535B2 (en) * | 2015-04-10 | 2016-11-22 | Cambridge Electronics, Inc. | Semiconductor structure and etch technique for monolithic integration of III-N transistors |
| US20170076986A1 (en) * | 2015-07-15 | 2017-03-16 | The Regents Of The University Of Michigan | Non-destructive epitaxial lift-off of large area iii-v thin-film grown by metal organic chemical vapor deposition and substrate reuse |
| US10720428B2 (en) * | 2015-11-10 | 2020-07-21 | Qorvo Us, Inc. | High bandgap Schottky contact layer device |
| EP3182460A1 (en) * | 2015-12-18 | 2017-06-21 | IMEC vzw | Method of fabricating an enhancement mode group iii-nitride hemt device and a group iii-nitride structure fabricated thereof |
| US11145648B2 (en) * | 2017-03-31 | 2021-10-12 | Intel Corporation | Enhancement/depletion device pairs and methods of producing the same |
| US11081485B2 (en) * | 2019-10-23 | 2021-08-03 | Win Semiconductors Corp. | Monolithic integrated circuit device having gate-sinking pHEMTs |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3480631D1 (de) | 1983-06-24 | 1990-01-04 | Nec Corp | Halbleiterstruktur mit uebergitter hoher traegerdichte. |
| EP0143656B1 (en) | 1983-11-29 | 1989-02-22 | Fujitsu Limited | Compound semiconductor device and method of producing it |
| US5091759A (en) | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
| JPH02148740A (ja) * | 1988-11-29 | 1990-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5041393A (en) * | 1988-12-28 | 1991-08-20 | At&T Bell Laboratories | Fabrication of GaAs integrated circuits |
| US5060030A (en) | 1990-07-18 | 1991-10-22 | Raytheon Company | Pseudomorphic HEMT having strained compensation layer |
| KR920010674A (ko) * | 1990-11-28 | 1992-06-27 | 서주인 | 롤(Roll)타입 인덕터의 제조방법 |
| JPH04199641A (ja) * | 1990-11-29 | 1992-07-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04260338A (ja) | 1991-02-14 | 1992-09-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2656397B2 (ja) * | 1991-04-09 | 1997-09-24 | 三菱電機株式会社 | 可視光レーザダイオードの製造方法 |
| US5140386A (en) | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
| US5262660A (en) * | 1991-08-01 | 1993-11-16 | Trw Inc. | High power pseudomorphic gallium arsenide high electron mobility transistors |
| JPH0677205A (ja) | 1992-08-26 | 1994-03-18 | Matsushita Electric Ind Co Ltd | 化合物半導体の微細構造形成方法 |
| JP3224437B2 (ja) | 1992-11-30 | 2001-10-29 | 富士通株式会社 | Ｉｉｉ−ｖ族化合物半導体装置 |
| US5330932A (en) | 1992-12-31 | 1994-07-19 | Texas Instruments Incorporated | Method for fabricating GaInP/GaAs structures |
| US5324682A (en) * | 1993-04-29 | 1994-06-28 | Texas Instruments Incorporated | Method of making an integrated circuit capable of low-noise and high-power microwave operation |
| JP2581452B2 (ja) | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| US5514605A (en) * | 1994-08-24 | 1996-05-07 | Nec Corporation | Fabrication process for compound semiconductor device |
| JP2773700B2 (ja) * | 1994-08-24 | 1998-07-09 | 日本電気株式会社 | 化合物半導体装置およびその製造方法 |
| JP2643859B2 (ja) | 1994-09-29 | 1997-08-20 | 日本電気株式会社 | 化合物半導体電界効果トランジスタ |
| JP2679653B2 (ja) | 1994-12-05 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| JPH09167877A (ja) * | 1995-12-15 | 1997-06-24 | Furukawa Electric Co Ltd:The | 半導体レーザ装置及びその製造方法 |
| JP2891204B2 (ja) * | 1996-09-27 | 1999-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5811844A (en) * | 1997-07-03 | 1998-09-22 | Lucent Technologies Inc. | Low noise, high power pseudomorphic HEMT |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| US6258639B1 (en) * | 1999-05-21 | 2001-07-10 | Agilent Technologies, Inc. | Sintered gate schottky barrier fet passivated by a degradation-stop layer |
-
2001
- 2001-05-21 US US09/861,037 patent/US6703638B2/en not_active Expired - Lifetime
-
2002
- 2002-05-17 EP EP02253498A patent/EP1261035A3/en not_active Withdrawn
- 2002-05-17 JP JP2002143381A patent/JP2003023016A/ja active Pending
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-
2009
- 2009-07-01 JP JP2009156617A patent/JP2009224801A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008500733A (ja) * | 2004-05-26 | 2008-01-10 | レイセオン・カンパニー | 電界効果トランジスタ |
| JP4913046B2 (ja) * | 2004-05-26 | 2012-04-11 | レイセオン カンパニー | エンハンスメントモードトランジスタデバイスとデプレッションモードトランジスタデバイスとを有するｉｉｉ−ｖ基板構造を形成する方法 |
| US7573079B2 (en) | 2004-09-07 | 2009-08-11 | Fujitsu Limited | Field effect type semiconductor device |
| JP2010506397A (ja) * | 2006-10-04 | 2010-02-25 | セレックス システミ インテグラティ エッセ． ピ． ア． | 単一電圧供給型シュードモルフィック高電子移動度トランジスタ（ｐｈｅｍｔ）パワーデバイスおよびこれの製造方法 |
| JP2008263146A (ja) * | 2007-04-13 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100939037B1 (ko) | 2010-01-27 |
| KR20020089161A (ko) | 2002-11-29 |
| US6703638B2 (en) | 2004-03-09 |
| US20020171076A1 (en) | 2002-11-21 |
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| EP1261035A3 (en) | 2005-02-09 |
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