KR100985214B1 - 자기 정렬되어 선택적으로 식각된 이중 리세스형 고 전자이동도 트랜지스터 형성 방법 - Google Patents

자기 정렬되어 선택적으로 식각된 이중 리세스형 고 전자이동도 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 자기 정렬되어 선택적으로 식각된 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법에 관한 것이다. 본 방법은 Ⅲ-Ⅴ족 기판(12)과, 비교적 광폭의 제1 광폭 밴드갭 층(14, 18)과, 채널 층(20)과, 비교적 광폭의 광폭 밴드갭 쇼트키 층(22, 25)과, 식각 정지층(26)과, 식각 정지층 상의 Ⅲ-Ⅴ족 제2 광폭 밴드갭 층(28)과, 제2 광폭 밴드갭 층 상의 오믹 접촉층(30)을 갖는 반도체 구조물을 제공하는 단계를 포함한다.
HEMT, 광폭 밴드갭 층, 협폭 밴드갭 층, 이중 리세스, 오믹 접촉층

Description

자기 정렬되어 선택적으로 식각된 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법{METHOD OF FORMING A SELF-ALIGNED, SELECTIVELY ETCHED, DOUBLE RECESS HIGH ELECTRON MOBILITY TRANSISTOR}
본 발명은 고 전자 이동도 트랜지스터(HEMT)에 관한 것으로, 더욱 상세하게는 자기 정렬된 이중 리세스 게이트형 HEMT에 관한 것이다.
무선 주파수 신호의 증폭을 위해 고주파수 및 밀리미터 주파수에서 사용되는 다양한 유형의 능동 소자가 기술 분야에서 사용되고 있다. 일반적으로, 이들 주파수에서 사용되는 보다 일반적인 반도체 소자 중 하나는 고 전자 이동도 트랜지스터(HEMT)이다. 통상적으로, HEMT는 갈륨-아세나이드(GaAs) 또는 인듐-인화물(InP)과 같은 Ⅲ-Ⅴ족 재료로 형성된다. HEMT에는 어느 한 재료의 도핑 공여 층(donor layer)/비도핑 공간 층(spacer layer) 및 이와 다른 재료의 비도핑 채널 층이 있다. 도핑 공여 층/비도핑 공간 층과 비도핑 채널 층 사이에는 이종 접합이 형성된다. 이종 접합에서의 전도 대역 불연속성으로 인해, 전자는 도핑 공여 층/비도핑 공간 층에서 비도핑 채널 층으로 주입된다. 따라서, 광폭 밴드갭(bandgap)의 공여 층에서 나온 전자는 협폭 밴드갭의 채널 층으로 전달되고, 채널 층에서 전자는 이종 접합에 평행한 평면에서만 이동하도록 제한된다. 결국, 공여 층에서의 공 여 원자와 채널 층에서의 전자 사이에는 공간 분리가 일어남으로써 결과적으로 낮은 불순물 산포도와 양호한 전자 이동도를 얻게 된다.
파괴 전압, 출력 전류, 핀치 오프 전압과 같은 양호한 소자 특성을 제공하는 것으로 알려진 하나의 소자는 이중 리세스형 HEMT이다. 이런 소자에는 게이트가 형성된 두 개의 정렬된 리세스가 제조된다. 식각 공정은 주기적으로 중단되며 소자는 예컨대 전류와 같은 소정 특성을 시험하게 된다. 특성이 원하는 공식을 만족하는 경우, 이런 리세스에 대한 식각은 종료된다. 그렇지 않은 경우, 식각은 계속된다. 본 공정은 두 개의 리세스 모두가 설정된 공식을 충족할 때까지 계속된다. 본 공정은 식각을 반복적으로 중단해서 소자를 시험하기 때문에 시간과 비용면에 있어 소모적이다. 또한, 식각은 웨이퍼 전체적으로 균일하지 않으며, 이는 결과적으로 웨이퍼 전체에 걸쳐 일정하지 않은 소자 특성을 가져오고 웨이퍼 상에 허용 가능한 소자의 수율을 낮추게 된다.
현재, 이중 리세스형 고 전자 이동도 트랜지스터(HEMT)의 제조에 방해가 되는 그 밖의 중요한 문제가 있다. 기술이 성능 개선을 위한 소형화로 진행해 감에 따라, 0.6 ㎛ 제1 리세스 패턴 내에 0.15 ㎛ 게이트 리세스 패턴을 배치하는 능력은 임의의 전자 비임 리소그라피 공구의 정렬 능력으로 인해 아주 불가능하지 않다 하더라도 극히 어려워지고 있다. 공구가 0.15 ㎛의 정렬 정밀도를 갖는 경우, 서로의 상부에 대한 두 층(제1 리세스 패턴과 게이트 패턴)의 오버레이 정밀도는 (0.152 + 0.152)의 제곱근 값인 0.21 ㎛이다. 다른 전자 비임 리소그라피 시스템은 (0.12 + 0.12)의 제곱근 값인 0.14 ㎛의 보다 양호한 오버레이 정밀도를 갖는다. 0.6 ㎛의 제1 리세스 패턴 내에 0.15 ㎛의 게이트 리세스 패턴이 오정렬될 경우 때로는 제1 리세스에 의해 한정된 고농도 도핑 캡 층의 0.015 내지 0.085 ㎛ 내에 게이트의 모서리를 배치하는 결과를 가져온다. 이는 결국 단락으로 인해 장치 및 회로 수율을 크게 낮춘다. 한 가지 해법은 최대 0.04 ㎛의 오정렬을 갖는 게이트 패턴을 배치할 수 있는 아주 고가의 광학 스테퍼를 사용하는 것일 것이다. 두 번째는, 2 개의 별도의 전자 비임 기록(제1 리세스 및 게이트)는 전체 공정에서 가장 고가이고 시간 소모적인 단계를 갖기 때문에 이들의 비용은 결국 제품을 가격을 상승시킨다. 마지막으로, 전류 게이트 식각 기술은 비선택적이다. 소자는 원하는 전류가 충족될 때까지 게이트 식각되고 반복해서 재식각됨으로써, 결국 웨이퍼를 전체적으로 불균일하게 만든다.
단일 비임 기록 공정이 1997년호 IEEE 전자 장치 44권 제12번, 2136면 내지 2142면에 기재된 그룬드바쳐(Grundbacher) 등의 논문에 설명되어 있다. 본 공정은 단일-비임 기록으로 두 개의 리세스를 제공한다. 그러나, 본 공정은 서로의 상부 상에 두 개의 패턴(즉, 제1 리세스 및 게이트)이 전자 비임 기록되는 4층 폴리메틸메타크릴레이트(PMMA) 레지스트 공정을 사용한다. 본 공정은 4 인치형 웨이퍼를 가로질러 재생하기가 아주 어려울 수 있으며 넓은 제1 리세스 치수를 패턴화하기 위해 비교적 긴 기록 시간이 필요할 수 있다. 우선, 본 공정은 식각 공정에서 사용되는 가속 이온에 의한 쇼트키 층의 손상을 최소화시키기 위해 고밀도 저바이어 스 에쳐(etcher)(ECR, TCP, ICP)를 필요로 한다. 두 번째로, 본 공정은 이온 폭격으로 인한 레지스터 구조에 사용된 PMMA의 박층의 침식을 주의해야 한다는 단점이 있다. 마지막으로, PMMA(따라서, 레지스트 상의 게이트 금속)는 고온 플라즈마에서 경화된 후 분리하기가 비교적 어렵다.
다른 공정들이 미국 특허 제4,616,400호, 제5,364,816호 및 제5,556,797호에 설명되어 있으며, 이들 특허는 모두 하나 또는 복수 개의 레지스트 층이 패턴화되고 제1 습식 또는 건식 화학 식각액이 사용되는 공정을 설명한다. 그 후, 레지스트 층(들)은 그 원래의 치수를 증가시키기 위해 레지스트에 대한 비방향성 플라즈마 식각 또는 재현상을 거쳐 "당겨"진다. 그 후, 제2 식각액이 요구된다.
본 발명에 따르면, 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법이 마련된다. 본 방법은 Ⅲ-Ⅴ족 기판과, 상기 기판 위에 배치되는 비교적 광폭의 제1 광폭 밴드갭 층과, 상기 제1 광폭 밴드갭 층 상에 증착되는 비교적 협폭의 밴드갭 채널 층과, 상기 채널 층 위에 배치되는 비교적 광폭의 광폭 밴드갭 쇼트키 접촉층과, 상기 쇼트키 접촉층 위에 배치되는 식각 정지층과, 상기 식각 정지층 상에 배치되는 비교적 광폭의 제2 광폭 밴드갭 층과, 상기 제2 광폭 밴드갭 층 위에 배치되는 도핑된 오믹 접촉층을 갖는 반도체 구조물을 제공하는 단계를 포함한다. 상기 접촉층의 게이트 영역을 노광시키기 위한 게이트 접촉 개구를 갖는 마스크가 마련된다. 제1 습식 식각액은 상기 게이트 접촉 개구에 의해 노광되는 상기 오믹 접촉층의 부분과 접촉하게 된다. 상기 제1 습식 식각액은 상기 오믹 접촉층의 노광된 부분과 상기 오믹 접촉층의 노출된 부분 아래의 제2 광폭 밴드갭 층 부분을 선택적으로 제거한다. 상기 식각 정지층은 상기 제1 습식 식각액에 의해 제거되지 않는다. 다음으로, 제2 습식 식각액이 상기 제1 습식 식각액에 의해 식각된 구조물과 접촉하게 된다. 상기 제2 습식 식각액은 상기 오믹 접촉층의 노출된 부분을 선택적으로 제거하면서, 상기 제2 광폭 밴드갭 층과 상기 식각 정지층의 식각 안된 노광된 부분을 남긴다. 금속 층이 상기 마스크 위에서 상기 게이트 접촉 개구를 거쳐 증착되어 상기 쇼트키 층과 쇼트키 접촉을 한다.
일 실시예에서, 상기 식각 정지층은 AlAs를 포함한다.
일 실시예에서, 상기 채널 층은 InxGa1-xAs(0 < x < 25%) 또는 InxGaAs(30 < x < 70%)를 포함한다.
일 실시예에서, 상기 제2 광폭 밴드갭 층은 AlGaAs, InAlGaAs 또는 AlAs를 포함한다.
일 실시예에서, 상기 쇼트키 접촉층은 InAlAs, InAlGaAs 또는 InAlGaAs를 포함한다.
일 실시예에서, 상기 오믹 접촉층은 도핑된 InGaAs 또는 GaAs를 포함한다.
일 실시예에서, 상기 제1 습식 식각액은 2.5 pH 시트르산:H2O2이다.
일 실시예에서, 상기 제1 습식 식각액은 4.2 pH 숙신산:H2O2이다.
일 실시예에서, 상기 제2 습식 식각액은 5.3 pH 시트르산:H2O2이다.
일 실시예에서, 상기 제2 습식 식각액은 6.4 pH 시트르산:H2O2이다.
게이트 및 제1 리세스 패턴 모두를 선택적으로 식각함으로써 불균일성이 크게 감소된다. 제1 리세스 및 게이트 리세스 식각은 모두 단지 하나의 전자 비임 패턴을 사용하여 수행되며, 이런 패턴은 마스크를 형성하는 데 사용됨으로써, 제품 비용과 제조 시간을 크게 줄인다. 마지막으로, 두 식각은 모두 마스크에 마련되는 단일한 레지스터 패턴을 사용하여 수행되기 때문에, 게이트 리세스는 제1 리세스의 중심 내에서 완벽하게 정렬(즉, 자기 정렬)된다.
본 발명의 하나 이상의 상세한 내용은 첨부 도면과 아래의 상세한 설명에 기재되어 있다. 본 발명의 다른 특징들, 목적들 및 장점들은 상세한 설명과 도면과, 청구범위로부터 명백하게 될 것이다.
도 1A 내지 도 1F는 HEMT의 제조시 다양한 단계에서 자기 정렬된 이중 리세스 게이트형 GaAs 부정규형 HEMT를 도시한 단면도이다.
다양한 도면에서 유사한 인용 부호는 유사한 요소를 지시한다.
도 1A를 참조하면, 저면에 본 명세서에서 GaAs인 Ⅲ-Ⅴ족 기판(12)을 갖는 반도체 구조물(10)이 도시되어 있다. 본 명세서에서 AlGaAs인 비교적 광폭의 제1 밴드갭 층(14)이 기판(12) 상에 있다. 여기에서, 초박막 실리콘 도핑(펄스) 층(16)이 제1 밴드갭 층(14)에 형성된다. 10 내지 25 Å 두께의 AlGaAs 공간 층(18)이 실리콘 도핑 층(16) 상에 있다. 75 내지 400 Å 두께의 InxGaAs(0 < x < 25%)로 된 비교적 협폭의 밴드갭 채널 층(20)이 공간 층(18) 상에 있다. 10 내지 25 Å 두께의 AlGaAs 광폭 밴드갭 공간 층(22)이 채널 층(16) 상에 있다. 여기에서, 초박막 실리콘 도핑(펄스) 층(24)이 공간 층(22)에 형성된다. 100 내지 300 Å 두께의 AlGaAs로 된 비교적 광폭의 밴드갭 쇼트키 층(25)이 실리콘 도핑 층(24) 상에 있다. 10 내지 30 Å 두께의 AlAs 식각 정지층(26)이 쇼트키 층(25) 상에 있다. 100 내지 500 Å 두께의 AlGaAs로 된 비교적 광폭의 밴드갭 층(28)이 식각 정지층(26) 상에 있다. 100 내지 500 Å 두께의 n+ 도핑 (본 명세서에서 1017 내지 8 × 1019/㎤) GaAs 오믹 접촉층(30)이 밴드갭 층(28) 상에 있다. 광폭 밴드갭 쇼트키 층(25)과 협폭 밴드갭 비도핑 채널 층(20) 사이에는 이종 접합이 형성된다. 이종 접합에서의 전도 밴드 불연속성으로 인해 전자는 쇼트키/비도핑 공간 층(25/22)에서 비도핑 채널 층(20)으로 주입된다.
다음으로, 도 1B를 참조하면, 층(33)의 표면(도 1A)은 희생 마스크 층(34)으로 피복되며, 이때 희생 마스크 층은 3층 PMMA 레지스트이거나 복수 개의 광학적 레지스트 층이다. 포토레지스트 층(34)은 오믹 접촉층(30)의 게이트 영역(40)을 노광하기 위해 게이트 접촉 개구(38)를 갖는 하부(36)를 갖는다. 포토레지스트 층(34)의 상부(42)는 하부(36)로부터 수직으로 이격되며 게이트 전극 금속화 개구(44)를 갖는다. 게이트 전극 금속화 개구(44)의 모서리(46, 48)는 금속 리프트오프(liftoff) 프로파일을 위해 게이트 접촉 개구(38) 및 게이트 접촉 개구(38)에 인 접한 포토레지스트 층(34)의 하부(36)의 표면부(54, 56)를 노광시키는 오버행(50, 52)에서 종료된다. 이때, 게이트 접촉 개구(38)는 게이트 전극 금속화 개구(44) 보다 작은 크기를 가짐으로써, 크고 낮은 저항의 금속 층이 형성되는 작고 높은 저항의 형성되는 금속 게이트 스템에 부가될 수 있다.
포토레지스트 층(34)의 형상은 두 가지 중 한 방식, 즉 (1) 세 층의 PMMA 레지스트가 사용될 때[즉, 트리-레벨(tri-level) 전자 비임 레지스트], 도 1B에 도시된 형상을 생성하도록 노광되어 현상되는 방식이나, (2) 복수개의 광학 레지스트가 사용될 때, 단일의 박층 전자 비임 레지스트가 사용되고, 뒤이어 상부의 광학적 레지스트를 피복, 노광 및 현상하는 방식 중 하나에 의해 형성된다. 층에 대한 노광은 전자-비임 리소그라피 또는 광학 리소그라피 공구를 사용하여 수행된다. 노광된 막을 현상하여 ~ 0.15 ㎛의 게이트 접촉 개구(38)를 형성한다. 일 예로서, 2001년 5월판 GaAs 맨테크 테크니컬 다이제스트(GaAs MANTECH Technical Digest) 제105면 내지 제107면에 개시된 케이.알라비(K. Alavi), 디. 소(D. Saw), 에이. 플라츠커(A. Platzker), 비. 리지(B. Rizzi), 에스. 오긋(S. Ogut) 및 알. 푸엔테(R. Puente)의 "고성능 고산출 및 고처리량 밀리미터파 전원 pHEMT 처리 기술(High performance, high yield, and high throughput millimeter wave power pHEMT process technology)"를 참조할 수 있다.
도 1B에 도시된 바와 같이 층(34)을 형성한 후, 선택적 습식 화학적 게이트 식각액이 도 1B에 도시된 구조의 표면에 적용된다. 이때, 습식 화학 식각액은 2.5 pH 시트르산:H2O2(98:2) 또는 대안으로서 4.2 pH 숙신산:H2O2(15:1)이다. 식각액은 층(32, 28)의 노광된 부분을 등방적으로 제거하며 AlAs 식각 정지층(26)까지 계속 아래로 제거해 나간다. 최종 구조가 도 1C에 도시되어 있다.
다음으로, 제2 선택적 습식 화학적 게이트 식각액이 도 1C에 도시된 구조의 표면에 적용된다. 이때, 제2 습식 게이트 식각액은 5.3 pH 숙신산(SA):H2O2(6:1) 또는 대안으로서 6.4 pH 시트르산:H2O2이다. 제2 식각액은 GaAs층(28) 또는 AlAs층(26)을 식각하지 않고 GaAs층(30)의 노광된 부분만을 제거한다. 이 부분은 도 1D에 도시된 바와 같이 적정(~0.4 내지 1.0 ㎛) 치수(d)가 달성될 때까지 식각된다. 마지막으로, 희석(5 %) NH4OH 또는 HCl이 AlAs 식각 정지층(26)의 노광된 부분을 제거하기 위해 사용되며, 이런 습식 식각은 도 1E에 도시된 바와 같이 사실상 식각되지 않은 층(28, 30)을 남긴다.
다음으로, 금속 외피, 여기에서는 얇은 Ti/Pt과 그 위의 두터운 금속 막이 증착 금속 층(60)을 형성하기 위해 희생 층(34)의 표면 위에 균일하게 증발되어 증착된다. 하부와 상부(36, 42) 사이의 수직 공간 때문에, 도 1E에 도시된 바와 같이, 희생 층(34)의 하부 표면 부분(36) 상의 금속 부분(60)은 희생 층(34)의 상부(42) 상의 금속 부분(60)에서 분리되어 있다.
금속 증착 후, 희생 층(34)을 제공하는 종래의 광학 레지스트의 PMMA 또는 스트립이 그 위의 금속 부분(60)과 함께 상승됨으로써, 도1F에 도시된 바와 같이, 단지 하나의 레지스트 패턴만을 사용해서 이중 선택적으로 식각된 자기 정렬식 이 중 리세스를 남기게 된다. 따라서, 도1F에 도시된 잔류 금속은 쇼트키 접촉층(26)과 쇼트키 접촉을 하는 상태의 게이트 전극을 제공한다. 소스 및 드레인 전극(62, 64)은 소자 pHEMT 장치를 완성하기 위해 선택적인 리세스 공정 전 또는 후에 층(32)과 오믹 접촉 상태로 형성된다.
다른 층 구조물에도 단지 숙신산을 사용한다는 것을 제외하고 동일한 공정이 적용될 수 있다. 예컨대, 변형 고 전자 이동도 트랜지스터(MHEMT) 층 구조 또는 InP HEMT를 형성할 수 있다. 따라서, 이때의 시작 구조물은 저면과 및 Ⅲ-Ⅴ족 기판을 갖는 변형 HEMT용 GaAs 또는 InP HEMT용 InP의 반도체 구조물이다. 이어서, InAlAs 또는 InAlGaAs의 광폭 밴드갭 층이 성장된다. 그 위에 협폭 밴드갭 층인 150 Å 두께의 InxGaAs(30 < x < 70 %)가 광폭 밴드갭 층 위에 배치되어 이로부터 이격된다. 10 내지 30 Å 두께의 InAlAs 또는 InAlGaAs 공간 층이 채널 층 위에 배치되어 이로부터 이격된다. 이런 공간 층 위에 실리콘 펄스 도핑층이 배치된다. Si 펄스 도핑층 위에는 100 내지 300 Å 두께의 InAlAs 또는 InAlGaAs 광폭 밴드갭 쇼트키 접촉층이 배치되어 이격된다. 그 후, 10 내지 30 Å 두께 층인 AlAs의 Ⅲ-Ⅴ 식각 정지층이 쇼트키 접촉층 상에 배치된다. 100 내지 300 Å의 InAlAs 또는 InAlGaAs 광폭 밴드갭 층이 식각 정지층 위에 배치된다. 50 내지 500 Å 두께의 n+ 도핑 InxGaAs 오믹 접촉층이 상기 층 상에 배치된다.
다시, 오믹 접촉층의 표면은 도1B의 층(34)과 같이 희생 마스크 층으로 도포된다.
희생 마스크 층을 형성한 후, 선택적 습식 화학적 게이트 식각액이 구조물의 표면에 적용된다. 이때, 습식 식각액은 4.2 pH 숙신산:H2O2(15:1)이다. 식각액은 InxGaAs 오믹 접촉층과 InAlAs 또는 InAlGaAs 층의 노광된 부분을 등방적으로 제거하고 계속 내려가지만, AlAs 식각 정지층에서 중지된다.
다음으로, 제2 선택적 습식 화학적 게이트 식각액이 구조물의 표면에 적용된다. 이때, 제2 습식 게이트 식각액은 5.3 pH 숙신산(SA):H2O2(6:1)이다. 제2 식각액은 InAlAs 또는 InAlGaAs 공여 층 또는 식각 정지층을 식각하지 않고 InxGaAs 오믹 접촉층의 노광된 부분만을 제거한다. 이 부분은 도 2D에 도시된 바와 같이 적정(~0.4 내지 1.0 ㎛) 치수(d)가 달성될 때까지 식각된다. 마지막으로, 정지층은 희석 NH4OH 또는 HCl을 사용하여 제거된다.
다음으로, 금속 외피가 도1E에 도시된 바와 같이 희생 층의 표면 위에 균일하게 증발되어 증착된다. 금속 증착 후, 희생 층을 제공하는 종래의 광학 레지스트의 PMMA 또는 스트립이 그 위의 금속 부분(60)과 함께 상승됨으로써 단지 하나의 레지스트 패턴만을 사용해서 이중 선택적으로 식각된 자기 정렬식 이중 리세스를 남기게 된다. 따라서, 잔류 금속은 InAlAs 또는 InAlGaAs 쇼트키 층과 쇼트키 접촉을 하는 게이트 전극을 제공한다.
이제까지 본 발명의 많은 실시예를 설명하였다. 그럼에도 불구하고 본 발명의 정신 및 범위를 벗어나지 않는 다양한 변경이 이루어질 수 있다. 따라서, 그 밖의 실시예는 다음의 특허청구범위의 범위에 속한다.

Claims (20)

  1. 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법에 있어서,
    Ⅲ-Ⅴ족 기판, 제1 광폭 밴드갭 층, 협폭 밴드갭 채널 층, 광폭 밴드갭 쇼트키 접촉층, 식각 정지층, 제2 광폭 밴드갭 층 및 오믹 접촉층을 갖는 반도체 구조물을 제공하는 단계와,
    상기 오믹 접촉층의 게이트 영역을 노광시키기 위해 게이트 접촉 개구를 갖는 마스크를 제공하는 단계와,
    상기 게이트 접촉 개구에 의해 노광되는 상기 오믹 접촉층의 부분에 제1 습식 식각액을 제공함으로써, 상기 오믹 접촉층의 노광된 부분 및 상기 오믹 접촉층의 노광된 부분 아래의 제2 광폭 밴드갭 층 부분을 선택적으로 제거하고, 상기 식각 정지층은 상기 제1 습식 식각액에 의해 제거되지 않는 단계와,
    상기 제1 습식 식각액에 의해 식각된 구조물에 제2 습식 식각액을 제공함으로써, 상기 제2 광폭 밴드갭 층 및 상기 식각 정지층의 식각되지 않은 노광된 부분들을 남기면서 상기 오믹 접촉층의 노광된 부분을 선택적으로 제거하는 단계와,
    상기 식각 정지층을 제거하는 단계와,
    상기 마스크 상에, 그리고 쇼트키 접촉되도록 상기 게이트 접촉 개구를 통해 상기 쇼트키 접촉층 상에 금속 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  2. 제1항에 있어서, 상기 식각 정지층은 AlAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  3. 제2항에 있어서, 상기 채널 층은 InGaAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  4. 제3항에 있어서, 상기 제2 광폭 밴드갭 층은 AlGaAs, InAlAs 또는 InAlGaAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  5. 제2항에 있어서, 상기 쇼트키 접촉층은 InAlAs, InAlGaAs 또는 AlGaAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  6. 제5항에 있어서, 상기 오믹 접촉층은 InGaAs 또는 GaAs인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  7. 제5항에 있어서, 상기 제1 습식 식각액은 2.5 pH 산:H2O2 또는 4.2 pH 숙신산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  8. 제5항에 있어서, 상기 제2 습식 식각액은 5.3 pH 숙신산:H2O2 또는 6.4 pH 시트르산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  9. 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법에 있어서,
    Ⅲ-Ⅴ족 기판; 상기 기판 위의 제1 광폭 밴드갭 층, 협폭 밴드갭 채널 층, 제2 광폭 밴드갭 층 및 식각 정지층; 상기 식각 정지층 아래의 Ⅲ-Ⅴ족 쇼트키 접촉층; 상기 식각 정지층 상의 제3 광폭 밴드갭 층; 및 상기 제3 광폭 밴드갭 층 상의 오믹 접촉층을 갖는 반도체 구조물을 제공하는 단계와,
    상기 채널 층의 게이트 영역을 노광시키는 게이트 접촉 개구를 구비한 하부; 상기 하부로부터 수직 방향으로 이격되고 게이트 전극 금속화 개구를 갖는 상부; 상기 게이트 접촉 개구를 노광시키는 오버행에서 종단되는 상기 게이트 전극 금속화 개구의 모서리; 및 상기 게이트 접촉 개구에 인접해서 배치되는 상기 하부의 표면부를 갖는 마스크를 상기 오믹 접촉층 위에 제공하는 단계와,
    상기 게이트 접촉 개구에 의해 노광되는 상기 오믹 접촉층의 부분에 제1 습식 식각액을 접촉시킴으로써, 상기 오믹 접촉층의 노광된 부분 및 상기 오믹 접촉층의 노광된 부분 아래의 상기 제3 광폭 밴드갭 층 부분을 선택적으로 제거하고, 상기 식각 정지층은 상기 제1 습식 식각액에 의해 제거되지 않는 단계와,
    상기 제1 습식 식각액에 의해 식각된 구조물에 제2 습식 식각액을 접촉시킴으로써, 상기 제3 광폭 밴드갭 층 및 상기 식각 정지층의 식각되지 않은 노광된 부분들을 남기면서 상기 오믹 접촉층의 노광된 부분을 선택적으로 제거하는 단계와,
    상기 식각 정지층을 제거하는 단계와,
    상기 마스크의 상부에, 그리고 쇼트키 접촉되도록 상기 게이트 전극 금속화 개구 및 상기 게이트 접촉 개구를 통해서 상기 쇼트키 접촉층 상에 금속 층을 증착시키는 단계와,
    상기 마스크 부분을 리프팅(lifting)하여, 상기 마스크의 상부 표면상에 증착된 금속 부분을 제거하되, 상기 증착된 금속의 일부를 잔류시켜 트랜지스터를 위한 게이트 전극을 제공하는 단계를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 식각 정지층은 AlAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  11. 제10항에 있어서, 상기 채널 층은 InGaAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  12. 제11항에 있어서, 상기 제3 광폭 밴드갭 층은 AlGaAs, InAlGaAs 또는 InAlAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  13. 제10항에 있어서, 상기 채널 층 및 상기 쇼트키 접촉층은 InAlGaAs, InAlAs 또는 AlGaAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  14. 제13항에 있어서, 상기 오믹 접촉층은 InGaAs 또는 GaAs를 포함하는 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  15. 제14항에 있어서, 상기 제1 습식 식각액은 2.5 pH 시트르산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  16. 제14항에 있어서, 상기 제2 습식 식각액은 5.3 pH 숙신산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  17. 제13항에 있어서, 상기 제1 습식 식각액은 4.2 pH 숙신산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  18. 제17항에 있어서, 상기 제2 습식 식각액은 6.4 pH 시트르산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  19. 제15항에 있어서, 상기 제1 습식 식각액은 4.2 pH 숙신산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
  20. 제19항에 있어서, 상기 제2 습식 식각액은 6.4 pH 시트르산:H2O2인 것을 특징으로 하는 이중 리세스형 고 전자 이동도 트랜지스터 형성 방법.
KR1020057003258A 2002-10-24 2003-10-14 자기 정렬되어 선택적으로 식각된 이중 리세스형 고 전자이동도 트랜지스터 형성 방법 KR100985214B1 (ko)

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