JPH03102865A - マイクロ波集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、マイクロ波集積回路（ＭＭＩＣ）に関し、
特にＨＩＭ　（金属一絶縁均一金属）構造にキャパシタ
を有するＭＭＩＣに関する。

（従来の技術） 一般に砒化ガリウム（ＧａＡｓ）を用いたＭＭＩＣの整
合回路は、集中定数素子または分布定数素子により構威
されているが、ＭＭＩＣチップの小型化に有利であるこ
とから集中定数素子による構或が精力的に研究されてい
る。例えば、第１図のような回路で示される集中定数素
子で整合回路を構成したＭＭＩＣが考えられる。このよ
うな集中定数素子を用いた整合回路でＭＭＩＣの高周波
特性の向上を図るには、整合回路で多く用いられている
キャパシタの接地インダクタンスを小さくすることが重
要である。このキャパシタとしてはＭＩＮ構造が多く採
用されており、接地インダクタンスを極力小さくするた
めにＭＩＭキャパシタ直下のパイアホールを通して接地
を行なうことが望ましい。

第２図に，従来の一例のＭＭＩＣとして整合回路にＭＩ
Ｍキャパシタを採用し、その接地にパイアホールを用い
たものの断面図を示す。図中、２０はＧａＡｓ半絶縁性
基板、２１は動作層（Ｎ層）、２２はオーム性接触層（
Ｎ＋層）、２３はソース電極、２４はドレイン電極、２
５はゲート電極、２６はＭ縁膜（ｓｉ３Ｎ４）、２１５
はＭＩＭキャパシタ下地電極、２７はＭＩＭキャパシタ
上面電極、２８は裏面電極、２１１はパイアホールであ
る。

このＭＭＩＣは以下のように形成される。まず、イオン
注入法、写真蝕刻法、蒸着法等により、ＧａＡｓ半絶縁
性基板２０上にＮ層２１、Ｎ＋層２２、ソース電極２３
、ドレイン電極２４、ゲート電極２５を形成する。次に
写真蝕刻法及び蒸着法により、ＭＩＭキャパシタ下地電
極２１５としてアルミニウム（ＡＱ）を厚さ２０００大
形成した後、プラズマＣＶＤ法により、キャパシタの絶
縁膜としてＳｉ３Ｎ４２６を厚さ１５００人堆積する。

次に写真蝕刻法と蒸着法により、ＭＩＭキャパシタ上面
電極２７を形成する。次に熱抵抗低減のためにＧａＡｓ
半絶縁性基板２０裏面をラッピングとケミカルポリッシ
ングにより、厚さ約１００μｍまで薄層化する。最後に
ＭＩＭキャパシタ下地電極２１５に対向する部分のＧａ
Ａｓ半絶縁性基板２０裏面からＲＩＥ（Ｒｅａｃｔｉｖ
ｅＩｏｎ　Ｅｔｃｈｉｎｇ）によりＨＩＭキャパシタ下
地電極２１５に到達するパイアホール２１１を形成した
後、蒸着法により、裏面電極２８を形成する。

上記構造のＭＭＩＣは、キャパシタの接地インダクタン
スが十分に小さく高周波特性に優れている。

しかし、このＭＭＩＣには以下に記す欠点がある。

まず、ＧａＡｓ半絶縁性基板裏面薄層化工程で生じた基
板厚のパラツキ及びパイアホール形成工程におけるＧａ
Ａｓ結晶のエッチング速度のバラツキ等により、パイア
ホール形成の際、ＭＩＭキャパシタ下地電極にエッチン
グ孔が到達する時間が基板内の位置により大幅に異なる
結果、早く到達した部分では他の部分に比べ、下地電極
がＲＩＥ過程に長時間曝されることである。この程度が
著しい場合には、長時間のＲＩＥにより下地電極がエッ
チングされ、さらにＭＩＭキャパシタの＃１！縁膜が侵
されて、ＭＩＭキャパシタの下地電極と上面電極間のＭ
ｅ性が保てなくなることも起こり、ＭＭＩＣの歩留りが
著しく低下することも多かった。

また、上記従来例でＭＩＭキャパシタ下地電極が長時間
ＲＩＥ過程に曝されて下地電極が幾分エッチングされて
もキャパシタの絶縁性を保つためには、第３図に示すよ
うにＭ工阿キャパシタ下地電極２１５の厚さを約５μｍ
と厚く形成することも行なわれる。

しかし、今度はこれにより第３図点線内２９９に示す段
差部の高さが大きくなり、その部分のＳｉ３Ｎ４２６の
被覆性が悪くなるため、キャパシタの絶縁破壊電圧が低
下する。これを防止するため予めＳｉ３Ｎ，　２６の厚
さを厚く設定して絶縁破壊電圧を十分高く保つことが行
なわれるが、この場合、同じ容量値を得るためにはＭＩ
Ｍキャパシタの面積を大きくする必要があり、ＭＭＩＣ
チップの寸法を大きくする結果となっている。

この発明は、上記従来の欠点に鑑み、改良されたＭＭＩ
Ｃの構造を提供するものである。

〔発明の構成〕

（課題を解決するために手段） 本発明のマイクロ波集積回路は、半導体基板上に形成さ
れた下地電極と、その上に形成された薄い絶縁膜および
その上に形成された上面電極からなるキャパシタの下地
電極がその直下に形成された前記半導体基板裏面に達す
る貫通孔により接地されているマイクロ波集積回路にお
いて，キャパシタの下地電極が，その上面と半導体基板
の上面とをほぼ同一平面上にある如く半導体基板に埋込
み構成されていることを特徴とする。

（作　用） 本発明にかかるＭＭＩＣの構造は、キャパシタ直下の半
導体基板を凹状に加工し、凹状部分にＭＩＭキャパシタ
下地電極となる金属層を厚く形成することにより、パイ
アホール形成工程で下地電極が長時間のＲＩＥにさらさ
れてもそのエッチング作用により穴を生ずることがない
ため、絶縁膜が侵されてキャパシタの絶縁性が保たれな
くなることなどを防ぐことができ、また、この下地電極
が半導体基板に埋め込まれて形成されるため、厚い下地
電極の形成に伴う段差を十分に小さくでき、段差の被覆
性の低下によるキャパシタの絶縁破壊電圧の低下も防ぐ
ことができる。したがって、ＭＩＭキャパシタの接地イ
ンダクタンスが十分に小さい高周波特性に優れたＭＭＩ
Ｃを高歩留りで再現性良く、しかも小さい寸法で実現で
きる。

（実施例） 以下，この発明の実施例につき第工図を参照し、さらに
その製造工程の要部を第５図によって説明する。第４図
において各部分の名称は第２図に対応する番号と同じで
ある。第４図に示すようにこの発明にかかるＭＭＩＣは
、ＨＩＭキャパシタ下地電極２１５をＧａＡｓ半絶縁性
基板２０に埋め込むことによって、ＭＩＭキャパシタ下
地電極に段差を生じることはなく、厚く形成できる構造
上の特徴を備えている。かかる構造により、パイアホー
ル形成工程で生じるＭＩＭキャパシタの絶縁破壊を防止
できる。長時間のＲＩＥに耐える下地電極の厚さとして
は、５μｍ以上必要であるという実験結果を得た．例え
ば、第６図（ａ）（ｂ）はＲＩＥの反応ガスにＢＣＱ，
系を用いた場合のＧａＡｓと脚のエッチングの様子を調
べた図である。この図から明らかなようにＧａＡｓと脚
のエッチング比は約５程度である。ＧａＡｓ半絶縁性基
板薄層化工程で生じる面内基板厚のバラツキは１０μｍ
、またＲＩＥ工程で生じる面内エッチング量のばらつき
は１０μｍ程度であり、バラツキ量の最大部分は、２０
μｍとなる。したがって、下地電極２０ の厚さは，（−十α）μｍより、５μｍ以上必要であ５ る。なおαは、安全係数で経験的にｌμｍが適当であっ
た。

次に、上記構造の製造方法を第５図を参照して説明する
。まず、ＧａＡｓ半絶縁性基板２０上の動作層形戊予定
域に加速エネルギ１４０ｋｅＶ、ドース量３×１０１２
０−２のＳＬイオンを選択的に注入する。次にオーム性
接触層形成予定域に加速エネルギ１　２０ｋｅＶと２５
０ｋｅＶ、ドース量２　Ｘ　１０１３ｃｘｎ−２のＳｉ
イオンを選択的に注入する。続いて８５０℃の温度でア
ニールしてＳｉイオンを活性化させて、動作層（Ｎ層）
２１．オーム性接触層（Ｎ＋層）２２を形成する。次に
ＭＩＭキャパシタの下地電極形成予定域に開口を有する
フォトレジスト５０パターンをＧａＡｓ半絶縁性基板２
０表面に形成し、このフォトレジスト５０をマスクとし
てＲＩＥにより，深さ５μｍの凹部５１１を形成する（
第５図（ａ））。次に、フォトレジスト５０を残したま
まＭＩＭキャパシタの下地電極としてのＡＱを厚さ５μ
ｍ蒸着した後、フォトレジスト５０をその上に蒸着され
た周とともに除去して、ＭＩＭキャパシタの下地電極２
１５を形成する（第５図（ｂ））。ここで、ＭＩＭキャ
パシタの下地電極２１５はＧａＡｓ＃！．絶縁性基板２
０の凹部に形成され、段差は生じない。次に通常の写真
触刻法と蒸着法により，ソース電極２３、ドレイン電極
２４，ゲート電極２５をそれぞれ形成する。次にプラズ
マＣｖＤ法により、ＭＩＭキャパシタの絶縁膜及びゲー
ト電極の保護膜として、例えばＳｉ．　Ｎ．　２６を厚
さ１５００人堆積する。次に写真触刻法とフレオン（Ｃ
Ｆ４　）を用いたプラズマエッチング（ＣＤＥ）により
、ソース電極２３、ドレイン電極２４上のｓｉ３Ｎ４２
６を除去する。次に写真触刻法と蒸着法により、チタン
（Ｔｉ）　　と金（Ａｕ）の２層からなるＨＩＭキャパ
シタの上面電極２７を形成する。次に熱抵抗低減のため
に、ラッピング及びケミカルポリッシングにより、Ｇａ
Ａｓ半絶縁性基板５０を、厚さ約１００μｍまで薄層化
する。ここで、一般にＧａＡｓ半絶縁性基板の薄層化は
、作業性の向上等を考慮して、石英板等の支持板にＧａ
Ａｓ半絶縁性基板をワックス等で接着して行なうため、
ＧａＡｓ半絶縁性基板の平行出しが難かしく、このとき
に１０μｍ程度のばらつきが生じ易い。

次に赤外線を利用した写真触刻法により阿ＩＭキャバシ
タの下地電極２１５に対向するＧａＡｓ半絶縁性基板２
０裏面部分に開口を有するフォトレジストパターンを形
成した後、反応ガスにＢＣｕ．系を用いたＲＩＥにより
ＧａＡｓ結晶をエッチングし、ＭＩ阿キャパシタの下地
電極２１５に到達するパイアホール２１１を形成する。

ここで、ＧａＡｓ半絶縁性基板２０厚の不均一或いはＲ
ＩＥ時のエッチング速度の不均一等により、早＜　Ｇａ
Ａｓ結品のエッチングが終了する部分とそうでない部分
が生じ、全ての部分のエッチングが終了するまで継続す
ると早く終了した部分では下地電極が長時間ＲＩＥ過程
にさらされることになるが、ＨＩＭキャパシタの下地電
極の厚さが５μｍと厚く形成されているため、下地電極
に穴があいてその上の絶縁膜が侵されるようなことは生
じない。最後に、裏面側にＡｕを厚さ２μｍ蒸着し、裏
面電極２８を形成して第４図に示すＭＭＩＣを完成する
。

叙上の如く、ＭＩ河キャパシタの下地電極２１５をＧａ
Ａｓ半絶縁性基板２０に埋め込むように形成したため、
ＭＩＮキャパシタの下地電極２１５を厚く形成しても、
段差を生じない。

なお、上記実施例で述べた凹部の深さ及びＭＩＭキャパ
シタの下地電極の厚さをいずれも５μｍとしたが、これ
に限られるものではなく、パイアホール形成時のエッチ
ング比等を考慮して変えても構わない。

〔発明の効果〕

この発明によれば、以上述べたようにＭＩＭキャパシタ
の下地電極をＧａＡｓ半絶縁性基板に埋め込むように形
成することによって、下地電極を厚く形成しながらも、
下地電極とＧａＡｓ半絶縁性基板間の段差を小さくでき
ることから、キャパシタの絶縁破壊を防ぐことができ、
ＭＩＭキャパシタの接地インダクタンスが十分に小さく
，高周波特性に優れたＭＭＩＣを高歩留りで再現性良く
、しかも小さな寸法で実現できる。

【図面の簡単な説明】

第ｌ図は本発明にかかる一実施例のＭＭＩＣの断面図、
第２図（ａ）と（ｂ）は第１図に示されたＭＭＩＣの製
造工程の要部を示すいずれも断面図，第３図は集中定数
素子で構或された一例を示す整合回路図、第４図と第５
図は従来例のＭＭＩＣの要部を示すいずれも断面図、第
６図（ａ）はＧａＡｓについて、また同図（ｂ）はＡＩ
について夫々のエッチングの進行状態を説明するための
いずれも線図である。 ｌ１・・・パイアホール（貫通孔） １５・・・ＭＩＭキャパシタの下地電極１７・・・ＭＩ
Ｍキャパシタの上面電極１００・・・半導体基板

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された下地電極と、その上に形成さ
   れた薄い絶縁膜およびその上に形成された上面電極から
   なるキャパシタの下地電極がその直下に形成された前記
   半導体基板裏面に達する貫通孔により接地されているマ
   イクロ波集積回路において、キャパシタの下地電極が、
   その上面と半導体基板の上面とをほぼ同一平面上にある
   如く半導体基板に埋込み構成されていることを特徴とす
   るマイクロ波集積回路。