JPH065880A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065880A JPH065880A JP15917892A JP15917892A JPH065880A JP H065880 A JPH065880 A JP H065880A JP 15917892 A JP15917892 A JP 15917892A JP 15917892 A JP15917892 A JP 15917892A JP H065880 A JPH065880 A JP H065880A
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Abstract
(57)【要約】 （修正有）
【目的】 バイアホール、ヒートシンクを設けた半導体
装置の形成方法を提供する。 【構成】 半絶縁性ＧａＡｓ基板１の主面に高周波・高
出力ＦＥＴ、およびゲート電極２、ソース電極３、ドレ
イン電極４を形成し、絶縁膜５で覆う。次に半絶縁性Ｇ
ａＡｓ基板１の主面側をワックス１３を用いて支持板１
２に貼付けた状態で半絶縁性ＧａＡｓ基板１の裏面を数
十μｍの厚さに薄化する。次に薄化したＧａＡｓ基板の
裏面に保護膜１４を堆積させ、ソース電極３に位置合わ
せして形成した保護膜パターン１４ａをマスクにしてバ
イアホール７を形成する。次に保護膜パターン１４ａを
除去し、裏面全面に所望のメッキ下地金属層８を形成
し、Ａｕメッキにより放熱電極９が形成される。
装置の形成方法を提供する。 【構成】 半絶縁性ＧａＡｓ基板１の主面に高周波・高
出力ＦＥＴ、およびゲート電極２、ソース電極３、ドレ
イン電極４を形成し、絶縁膜５で覆う。次に半絶縁性Ｇ
ａＡｓ基板１の主面側をワックス１３を用いて支持板１
２に貼付けた状態で半絶縁性ＧａＡｓ基板１の裏面を数
十μｍの厚さに薄化する。次に薄化したＧａＡｓ基板の
裏面に保護膜１４を堆積させ、ソース電極３に位置合わ
せして形成した保護膜パターン１４ａをマスクにしてバ
イアホール７を形成する。次に保護膜パターン１４ａを
除去し、裏面全面に所望のメッキ下地金属層８を形成
し、Ａｕメッキにより放熱電極９が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、バイポーラトランジスタ等の能動素子や、インダク
タンス、キャパシタ等の受動素子から構成された電力用
高周波デバイスと接地用ホール（バイアホール）を備え
た半導体装置の製造方法に関するものである。
タ、バイポーラトランジスタ等の能動素子や、インダク
タンス、キャパシタ等の受動素子から構成された電力用
高周波デバイスと接地用ホール（バイアホール）を備え
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（以下ＦＥＴと記
す）、バイポーラトランジスタ等の電力用高周波半導体
は、その高速性、高効率性から移動体通信、衛星通信用
の半導体装置として利用されている。情報通信システム
の拡大に伴い、より高周波帯域で動作する高出力半導体
装置が望まれている。
す）、バイポーラトランジスタ等の電力用高周波半導体
は、その高速性、高効率性から移動体通信、衛星通信用
の半導体装置として利用されている。情報通信システム
の拡大に伴い、より高周波帯域で動作する高出力半導体
装置が望まれている。
【０００３】この目的を達成するためには、放熱効率の
向上や寄生容量・インダクタンスの低減化を図る必要が
ある。放熱が不十分であると、電力増幅用半導体が加熱
し電流が流れにくくなるため出力電力が減少する。ま
た、ボンディングワイヤーの配線長が素子の電気特性に
大きく影響する。特に電力増幅用半導体の接地に際し、
半導体基板上での配線の引き回しや、ボンディングワイ
ヤーがインダクタンスとして見え、完全な接地が得られ
ず、半導体装置の高周波特性の劣化を招く。
向上や寄生容量・インダクタンスの低減化を図る必要が
ある。放熱が不十分であると、電力増幅用半導体が加熱
し電流が流れにくくなるため出力電力が減少する。ま
た、ボンディングワイヤーの配線長が素子の電気特性に
大きく影響する。特に電力増幅用半導体の接地に際し、
半導体基板上での配線の引き回しや、ボンディングワイ
ヤーがインダクタンスとして見え、完全な接地が得られ
ず、半導体装置の高周波特性の劣化を招く。
【０００４】例えば、ＧａＡｓを用いたマイクロウエー
ブモノリシックＩＣ（ＭＭＩＣ）では、ＧａＡｓ基板の
熱伝導率が低いので、熱抵抗低減のためにＧａＡｓ基板
を１００μｍ以下に薄化しヒートシンクを設けたり、接
地インダクタンスを低減するためにＦＥＴのソース電極
にバイアホールを開け、その内部を熱伝導率の高い金属
（金など）でメタライズする方法が取られている。
ブモノリシックＩＣ（ＭＭＩＣ）では、ＧａＡｓ基板の
熱伝導率が低いので、熱抵抗低減のためにＧａＡｓ基板
を１００μｍ以下に薄化しヒートシンクを設けたり、接
地インダクタンスを低減するためにＦＥＴのソース電極
にバイアホールを開け、その内部を熱伝導率の高い金属
（金など）でメタライズする方法が取られている。
【０００５】以下図面を参照しながら、上記した従来の
半導体装置の製造方法について説明する。図３、図４は
従来のバイアホール、ヒートシンクを設けた半導体装置
の製造方法を説明するための製造工程の断面概略図であ
る。
半導体装置の製造方法について説明する。図３、図４は
従来のバイアホール、ヒートシンクを設けた半導体装置
の製造方法を説明するための製造工程の断面概略図であ
る。
【０００６】図３（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１の主面に高周波・高出力ＦＥＴ、およびゲート
電極２、ソース電極３、ドレイン電極４を形成し、絶縁
膜５で覆う。
ｓ基板１の主面に高周波・高出力ＦＥＴ、およびゲート
電極２、ソース電極３、ドレイン電極４を形成し、絶縁
膜５で覆う。
【０００７】次に図３（ｂ）に示すように、図３（ａ）
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて石英基板等の支持板１２に貼付け、半絶縁性ＧａＡ
ｓ基板１の裏面をメカニカルあるいはケミカルに所望の
厚さに薄化する。
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて石英基板等の支持板１２に貼付け、半絶縁性ＧａＡ
ｓ基板１の裏面をメカニカルあるいはケミカルに所望の
厚さに薄化する。
【０００８】次に図３（ｃ）に示すように、薄化された
ＧａＡｓ基板の裏面に前記ソース電極３の位置に合わせ
てレジストパターン６を形成し、このレジストパターン
６をマスクに用いて半絶縁性ＧａＡｓ基板１をソース電
極３が露出するまでエッチングし、バイアホール７を形
成する。
ＧａＡｓ基板の裏面に前記ソース電極３の位置に合わせ
てレジストパターン６を形成し、このレジストパターン
６をマスクに用いて半絶縁性ＧａＡｓ基板１をソース電
極３が露出するまでエッチングし、バイアホール７を形
成する。
【０００９】次に図３（ｄ）に示すように、マスクに用
いたレジストパターン６を除去するために、図３（ｃ）
の本体を有機溶剤１５に浸す。
いたレジストパターン６を除去するために、図３（ｃ）
の本体を有機溶剤１５に浸す。
【００１０】次に図３（ｅ）に示すように半絶縁性Ｇａ
Ａｓ基板１の裏面全面に所望のメッキ下地金属層８を形
成し、メッキを施すことによりメッキ下地金属層８上に
放熱電極９が形成される。
Ａｓ基板１の裏面全面に所望のメッキ下地金属層８を形
成し、メッキを施すことによりメッキ下地金属層８上に
放熱電極９が形成される。
【００１１】図４において、図３と同一符号は、同一ま
たは相当部分を示している。図４（ａ）に示すように、
半絶縁性ＧａＡｓ基板１の主面に高周波・高出力ＦＥ
Ｔ、およびゲート電極２、ソース電極３、ドレイン電極
４を形成し、絶縁膜５で覆う。
たは相当部分を示している。図４（ａ）に示すように、
半絶縁性ＧａＡｓ基板１の主面に高周波・高出力ＦＥ
Ｔ、およびゲート電極２、ソース電極３、ドレイン電極
４を形成し、絶縁膜５で覆う。
【００１２】次に図４（ｂ）に示すように、図４（ａ）
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて石英基板等の支持板１２に貼付け、半絶縁性ＧａＡ
ｓ基板１の裏面をメカニカルあるいはケミカルに所望の
厚さに薄化する。
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて石英基板等の支持板１２に貼付け、半絶縁性ＧａＡ
ｓ基板１の裏面をメカニカルあるいはケミカルに所望の
厚さに薄化する。
【００１３】次に図４（ｃ）に示すように、薄化された
ＧａＡｓ基板の裏面にソース電極３の位置に合わせてレ
ジストパターン６を形成し、このレジストパターン６を
マスクに用いて半絶縁性ＧａＡｓ基板１をソース電極３
が露出するまでエッチングし、バイアホール７を形成す
る。
ＧａＡｓ基板の裏面にソース電極３の位置に合わせてレ
ジストパターン６を形成し、このレジストパターン６を
マスクに用いて半絶縁性ＧａＡｓ基板１をソース電極３
が露出するまでエッチングし、バイアホール７を形成す
る。
【００１４】次に図４（ｄ）に示すように、マスクに用
いたレジストパターン６を除去するために、図４（ｃ）
の本体を有機溶剤１５に浸す。次に図４（ｅ）に示すよ
うに半絶縁性ＧａＡｓ基板１の裏面全面に所望のメッキ
下地金属層８を形成し、メッキを施すことによりメッキ
下地金属層８上に放熱電極９が形成される。
いたレジストパターン６を除去するために、図４（ｃ）
の本体を有機溶剤１５に浸す。次に図４（ｅ）に示すよ
うに半絶縁性ＧａＡｓ基板１の裏面全面に所望のメッキ
下地金属層８を形成し、メッキを施すことによりメッキ
下地金属層８上に放熱電極９が形成される。
【００１５】次に図４（ｆ）に示すように半絶縁性Ｇａ
Ａｓ基板１を支持板１２から剥した後、半絶縁性ＧａＡ
ｓ基板１を固定させるために半絶縁性ＧａＡｓ基板１の
主面側にビニールシート１０を貼付け、ダイシング領域
１１においてチップ分割する。
Ａｓ基板１を支持板１２から剥した後、半絶縁性ＧａＡ
ｓ基板１を固定させるために半絶縁性ＧａＡｓ基板１の
主面側にビニールシート１０を貼付け、ダイシング領域
１１においてチップ分割する。
【００１６】
【発明が解決しようとする課題】しかしながら図３
（ｂ）、図４（ｂ）に示した従来の半導体装置の製造方
法では、半絶縁性ＧａＡｓ基板１を１５０μｍ以下に薄
化する際には半絶縁性ＧａＡｓ基板１の主面をワックス
により支持板に貼付けてケミカルあるいはメカニカルに
エッチングするのが一般的であるため、半絶縁性ＧａＡ
ｓ基板１を支持板に貼付けた状態でバイアホール形成工
程を行う場合において、裏面のレジスト処理で使う有機
溶剤によりワックスが溶けて半絶縁性ＧａＡｓ基板１が
支持板から剥がれたり、半絶縁性ＧａＡｓ基板１と支持
板の接着力が下がり、後工程においてＧａＡｓ基板が支
持板から剥離してしまうなど、工程の信頼性が下がると
いう問題点を有していた。
（ｂ）、図４（ｂ）に示した従来の半導体装置の製造方
法では、半絶縁性ＧａＡｓ基板１を１５０μｍ以下に薄
化する際には半絶縁性ＧａＡｓ基板１の主面をワックス
により支持板に貼付けてケミカルあるいはメカニカルに
エッチングするのが一般的であるため、半絶縁性ＧａＡ
ｓ基板１を支持板に貼付けた状態でバイアホール形成工
程を行う場合において、裏面のレジスト処理で使う有機
溶剤によりワックスが溶けて半絶縁性ＧａＡｓ基板１が
支持板から剥がれたり、半絶縁性ＧａＡｓ基板１と支持
板の接着力が下がり、後工程においてＧａＡｓ基板が支
持板から剥離してしまうなど、工程の信頼性が下がると
いう問題点を有していた。
【００１７】さらに、図３、図４に示した従来の半導体
装置の製造方法では、半絶縁性ＧａＡｓ基板１の厚さが
１５０μｍ以上でバイアホールを形成する際にはＧａＡ
ｓ基板の取扱が容易であり、図３、図４に示した工程を
問題なく行えるが、ＧａＡｓ基板の厚さが１００μｍ以
下に薄化された場合にはその取り扱いが難しく、破損に
より歩留まりが下がるという問題を有していた。
装置の製造方法では、半絶縁性ＧａＡｓ基板１の厚さが
１５０μｍ以上でバイアホールを形成する際にはＧａＡ
ｓ基板の取扱が容易であり、図３、図４に示した工程を
問題なく行えるが、ＧａＡｓ基板の厚さが１００μｍ以
下に薄化された場合にはその取り扱いが難しく、破損に
より歩留まりが下がるという問題を有していた。
【００１８】本発明は上記問題点に鑑み、バイアホー
ル、ヒートシンクを設けた半導体装置の製造工程におい
て、バイアホール、ヒートシンクを設けた半導体装置の
容易な形成方法を提供することを目的とするものであ
る。
ル、ヒートシンクを設けた半導体装置の製造工程におい
て、バイアホール、ヒートシンクを設けた半導体装置の
容易な形成方法を提供することを目的とするものであ
る。
【００１９】
【課題を解決するための手段】上記問題を解決する為、
本発明は半導体基板の主面側を石英ガラス等の支持板に
貼付ける工程、支持板に貼付けられた半導体基板の反対
主面及び側面を酸化膜または窒化膜で全面被覆する工
程、酸化膜または窒化膜に開口部を設け半導体基板にバ
イアホールを形成する工程を行う。
本発明は半導体基板の主面側を石英ガラス等の支持板に
貼付ける工程、支持板に貼付けられた半導体基板の反対
主面及び側面を酸化膜または窒化膜で全面被覆する工
程、酸化膜または窒化膜に開口部を設け半導体基板にバ
イアホールを形成する工程を行う。
【００２０】また、上記問題を解決する為、本発明は石
英ガラス等の支持板に貼付けられた半導体基板に裏面か
らバイアホールを形成する工程、支持板に貼付けられた
状態で半導体基板の裏面にチップのエキスパンド用のビ
ニールシートを貼付ける工程、半導体基板を支持板から
剥がす工程、チップをダイシングしビニールシートをエ
キスパンドする工程を行う。
英ガラス等の支持板に貼付けられた半導体基板に裏面か
らバイアホールを形成する工程、支持板に貼付けられた
状態で半導体基板の裏面にチップのエキスパンド用のビ
ニールシートを貼付ける工程、半導体基板を支持板から
剥がす工程、チップをダイシングしビニールシートをエ
キスパンドする工程を行う。
【００２１】
【作用】本発明は上記した構成によって、半導体基板の
主面が支持板上に貼付けられた状態で前記半導体基板の
反対主面および側面に酸化膜または窒化膜を全面被覆さ
せたので、半導体基板の主面をワックスにより支持板に
貼付けて半導体基板を厚さ１５０μｍ以下に薄化した
後、半導体基板を支持板に貼付けたままバイアホール形
成工程を行う場合において、裏面のレジスト処理で使う
有機溶剤によりワックスが溶けることなく、半導体基板
の支持板からの剥がれや半導体基板と支持板の接着力の
低下を防ぐことができ、工程の信頼性が上がる。
主面が支持板上に貼付けられた状態で前記半導体基板の
反対主面および側面に酸化膜または窒化膜を全面被覆さ
せたので、半導体基板の主面をワックスにより支持板に
貼付けて半導体基板を厚さ１５０μｍ以下に薄化した
後、半導体基板を支持板に貼付けたままバイアホール形
成工程を行う場合において、裏面のレジスト処理で使う
有機溶剤によりワックスが溶けることなく、半導体基板
の支持板からの剥がれや半導体基板と支持板の接着力の
低下を防ぐことができ、工程の信頼性が上がる。
【００２２】また、石英ガラス等の支持板に貼付けられ
た半導体基板に裏面からバイアホールを形成させ、前記
支持板に貼付けられた状態で半導体基板の裏面にチップ
のエキスパンド用のビニールシートを貼付け、半導体基
板を支持板から剥がし、チップをダイシングしビニール
シートをエキスパンドするので、半導体基板の厚さが１
００μｍ以下に薄化された場合でも半導体基板を破損す
ることなく容易に取り扱うことができ、工程歩留まりが
向上するので信頼性のある製造工程が実現できる。
た半導体基板に裏面からバイアホールを形成させ、前記
支持板に貼付けられた状態で半導体基板の裏面にチップ
のエキスパンド用のビニールシートを貼付け、半導体基
板を支持板から剥がし、チップをダイシングしビニール
シートをエキスパンドするので、半導体基板の厚さが１
００μｍ以下に薄化された場合でも半導体基板を破損す
ることなく容易に取り扱うことができ、工程歩留まりが
向上するので信頼性のある製造工程が実現できる。
【００２３】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００２４】（実施例１）図１（ａ）〜（ｄ）は本発明
の第１の実施例を示すバイアホール、ヒートシンクを備
えた半導体装置の製造工程の断面構造図である。図１に
おいて、図３、図４と同一符号は同一または相当部分を
示している。以下本発明を図面を参照しながら説明す
る。
の第１の実施例を示すバイアホール、ヒートシンクを備
えた半導体装置の製造工程の断面構造図である。図１に
おいて、図３、図４と同一符号は同一または相当部分を
示している。以下本発明を図面を参照しながら説明す
る。
【００２５】図１（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１の主面に高周波・高出力ＦＥＴ、およびゲート
電極２、ソース電極３、ドレイン電極４を形成し、絶縁
膜５で覆う。
ｓ基板１の主面に高周波・高出力ＦＥＴ、およびゲート
電極２、ソース電極３、ドレイン電極４を形成し、絶縁
膜５で覆う。
【００２６】次に図１（ｂ）に示すように、図１（ａ）
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて支持板１２、例えば石英基板あるいはシリコン基板
に貼付けておき、この状態で半絶縁性ＧａＡｓ基板１の
裏面をメカニカルあるいはケミカルに所望の厚さ（数十
μｍ）に薄化する。このように支持板１２にワックス１
３を用いて半絶縁性ＧａＡｓ基板１を貼付けておけば半
絶縁性ＧａＡｓ基板１が１５０μｍ以下になっても取扱
に困難をきたさなくてすむ。
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて支持板１２、例えば石英基板あるいはシリコン基板
に貼付けておき、この状態で半絶縁性ＧａＡｓ基板１の
裏面をメカニカルあるいはケミカルに所望の厚さ（数十
μｍ）に薄化する。このように支持板１２にワックス１
３を用いて半絶縁性ＧａＡｓ基板１を貼付けておけば半
絶縁性ＧａＡｓ基板１が１５０μｍ以下になっても取扱
に困難をきたさなくてすむ。
【００２７】次に図１（ｃ）に示すように、薄化された
ＧａＡｓ基板の裏面に保護膜１４、例えばワックス１３
が溶け出さないように、光ＣＶＤ法など１５０℃以下の
低温において成長可能なＳｉＮ（窒化膜）を堆積させ、
ソース電極３の位置に合わせて保護膜パターン１４を形
成し、この保護膜パターン１４ａをマスクに用いて半絶
縁性ＧａＡｓ基板１をソース電極３が露出するまでエッ
チングし、バイアホール７を形成する。
ＧａＡｓ基板の裏面に保護膜１４、例えばワックス１３
が溶け出さないように、光ＣＶＤ法など１５０℃以下の
低温において成長可能なＳｉＮ（窒化膜）を堆積させ、
ソース電極３の位置に合わせて保護膜パターン１４を形
成し、この保護膜パターン１４ａをマスクに用いて半絶
縁性ＧａＡｓ基板１をソース電極３が露出するまでエッ
チングし、バイアホール７を形成する。
【００２８】次に図１（ｄ）に示すように、マスクに用
いた保護膜パターン１４及び半絶縁性ＧａＡｓ基板の側
面の保護膜を除去し、裏面全面に所望のメッキ下地金属
層８、例えばＴｉ（チタン）、Ａｕ（金）を形成し、Ａ
ｕメッキを施すことにより前記メッキ下地金属層８上に
放熱電極９が形成される。
いた保護膜パターン１４及び半絶縁性ＧａＡｓ基板の側
面の保護膜を除去し、裏面全面に所望のメッキ下地金属
層８、例えばＴｉ（チタン）、Ａｕ（金）を形成し、Ａ
ｕメッキを施すことにより前記メッキ下地金属層８上に
放熱電極９が形成される。
【００２９】本実施例に示した通りＧａＡｓ基板の側面
を絶縁膜で被覆することによりワックスが溶け出してし
まうこともないのでＧａＡｓ基板の支持板からの剥がれ
やＧａＡｓ基板と支持板の接着力の低下を防ぐことがで
き、工程の信頼性が上がる。
を絶縁膜で被覆することによりワックスが溶け出してし
まうこともないのでＧａＡｓ基板の支持板からの剥がれ
やＧａＡｓ基板と支持板の接着力の低下を防ぐことがで
き、工程の信頼性が上がる。
【００３０】なお、保護膜１４をＳｉＮ（窒化膜）とし
たがＳｉＯ2（酸化膜）等の絶縁膜であってもよい。
たがＳｉＯ2（酸化膜）等の絶縁膜であってもよい。
【００３１】（実施例２）図２（ａ）〜（ｅ）は本発明
の第２の実施例を示すバイアホール、ヒートシンクを備
えた半導体装置の製造工程の断面構造図である。図２実
施例において、図３、図４従来例と同一符号は同一また
は相当部分を示している。
の第２の実施例を示すバイアホール、ヒートシンクを備
えた半導体装置の製造工程の断面構造図である。図２実
施例において、図３、図４従来例と同一符号は同一また
は相当部分を示している。
【００３２】以下本発明を図面を参照しながら説明す
る。図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１
の主面に高周波・高出力ＦＥＴ、およびゲート電極２、
ソース電極３、ドレイン電極４を形成し、絶縁膜５で覆
う。
る。図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１
の主面に高周波・高出力ＦＥＴ、およびゲート電極２、
ソース電極３、ドレイン電極４を形成し、絶縁膜５で覆
う。
【００３３】次に図２（ｂ）に示すように、図２（ａ）
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて支持板１２、例えば石英基板あるいはシリコン基板
に貼付けておき、この状態で半絶縁性ＧａＡｓ基板１の
裏面をメカニカルあるいはケミカルに所望の厚さ（数十
μｍ）に薄化する。
の半絶縁性ＧａＡｓ基板１の主面側をワックス１３を用
いて支持板１２、例えば石英基板あるいはシリコン基板
に貼付けておき、この状態で半絶縁性ＧａＡｓ基板１の
裏面をメカニカルあるいはケミカルに所望の厚さ（数十
μｍ）に薄化する。
【００３４】次に図２（ｃ）に示すように、薄化された
ＧａＡｓ基板の裏面に保護膜、例えばワックス１３が溶
け出さないように、光ＣＶＤ法など１５０℃以下の低温
において成長可能なＳｉＮ（窒化膜）を堆積させ、ソー
ス電極３の位置に合わせて保護膜パターン１４を形成
し、この保護膜パターン１４をマスクに用いて半絶縁性
ＧａＡｓ基板１をソース電極３が露出するまでエッチン
グし、バイアホール７を形成する。
ＧａＡｓ基板の裏面に保護膜、例えばワックス１３が溶
け出さないように、光ＣＶＤ法など１５０℃以下の低温
において成長可能なＳｉＮ（窒化膜）を堆積させ、ソー
ス電極３の位置に合わせて保護膜パターン１４を形成
し、この保護膜パターン１４をマスクに用いて半絶縁性
ＧａＡｓ基板１をソース電極３が露出するまでエッチン
グし、バイアホール７を形成する。
【００３５】次に図２（ｄ）に示すように、マスクに用
いた保護膜パターン１４及び半絶縁性ＧａＡｓ基板の側
面の保護膜を除去し、裏面全面に所望のメッキ下地金属
層８、例えばＴｉ（チタン）、Ａｕ（金）を形成し、Ａ
ｕメッキを施すことによりメッキ下地金属層８上に放熱
電極９が形成される。
いた保護膜パターン１４及び半絶縁性ＧａＡｓ基板の側
面の保護膜を除去し、裏面全面に所望のメッキ下地金属
層８、例えばＴｉ（チタン）、Ａｕ（金）を形成し、Ａ
ｕメッキを施すことによりメッキ下地金属層８上に放熱
電極９が形成される。
【００３６】次に図２（ｅ）に示すように、支持板１２
が貼付いた状態で、半絶縁性ＧａＡｓ基板１の放熱電極
が形成された裏面にビニールシート１０を貼付ける。
が貼付いた状態で、半絶縁性ＧａＡｓ基板１の放熱電極
が形成された裏面にビニールシート１０を貼付ける。
【００３７】次に図２（ｆ）に示すように、半絶縁性Ｇ
ａＡｓ基板１を支持板１２から剥し、続いて図２（ｇ）
に示すように、ダイシング領域１１においてチップ分割
し、ビニールシートをエキスパンドすることにより所望
のチップが得られる。
ａＡｓ基板１を支持板１２から剥し、続いて図２（ｇ）
に示すように、ダイシング領域１１においてチップ分割
し、ビニールシートをエキスパンドすることにより所望
のチップが得られる。
【００３８】このように本実施例によれば、ＧａＡｓ基
板の側面を絶縁膜で被覆することによりワックスが溶け
出してしまうこともないのでＧａＡｓ基板の支持板から
の剥がれやＧａＡｓ基板と支持板の接着力の低下を防ぐ
ことができ、工程の信頼性とともにチップ歩留りが向上
する。
板の側面を絶縁膜で被覆することによりワックスが溶け
出してしまうこともないのでＧａＡｓ基板の支持板から
の剥がれやＧａＡｓ基板と支持板の接着力の低下を防ぐ
ことができ、工程の信頼性とともにチップ歩留りが向上
する。
【００３９】
【発明の効果】以上のように本発明により次の効果がも
たらされる。 （１）半導体基板主面が支持板に貼付けられた状態で前
記半導体基板の反対主面および側面に酸化膜または窒化
膜を全面被覆させたので、半導体基板の主面をワックス
により支持板に貼付けて半導体基板を厚さ１５０μｍ以
下に薄化した後、半導体基板を支持板に貼付けたままバ
イアホール形成工程を行う場合において、裏面のレジス
ト処理で使う有機溶剤によりワックスが溶けることな
く、半導体基板の支持板からの剥がれや半導体基板と支
持板の接着力の低下を防ぐことができ、工程の信頼性が
上がる。 （２）支持板に貼付けられた半導体基板に裏面からバイ
アホールを形成させ、前記支持板に貼付けられた状態で
半導体基板の裏面にチップのエキスパンド用のビニール
シートを貼付け、半導体基板を支持板から剥がし、チッ
プをダイシングしビニールシートをエキスパンドするの
で、半導体基板の厚さが１００μｍ以下に薄化された場
合でも半導体基板を破損することなく容易に取り扱うこ
とができ、工程歩留まりが向上するので信頼性のある製
造工程が実現できる。
たらされる。 （１）半導体基板主面が支持板に貼付けられた状態で前
記半導体基板の反対主面および側面に酸化膜または窒化
膜を全面被覆させたので、半導体基板の主面をワックス
により支持板に貼付けて半導体基板を厚さ１５０μｍ以
下に薄化した後、半導体基板を支持板に貼付けたままバ
イアホール形成工程を行う場合において、裏面のレジス
ト処理で使う有機溶剤によりワックスが溶けることな
く、半導体基板の支持板からの剥がれや半導体基板と支
持板の接着力の低下を防ぐことができ、工程の信頼性が
上がる。 （２）支持板に貼付けられた半導体基板に裏面からバイ
アホールを形成させ、前記支持板に貼付けられた状態で
半導体基板の裏面にチップのエキスパンド用のビニール
シートを貼付け、半導体基板を支持板から剥がし、チッ
プをダイシングしビニールシートをエキスパンドするの
で、半導体基板の厚さが１００μｍ以下に薄化された場
合でも半導体基板を破損することなく容易に取り扱うこ
とができ、工程歩留まりが向上するので信頼性のある製
造工程が実現できる。
【図１】本発明の半導体装置の製造工程の第１の実施例
を示す断面構造図
を示す断面構造図
【図２】本発明の半導体装置の製造工程の第２の実施例
を示す断面構造図
を示す断面構造図
【図３】第１の従来の半導体装置の製造方法を示す断面
構造図
構造図
【図４】第２の従来の半導体装置の製造方法を示す断面
構造図
構造図
１ 半絶縁性ＧａＡｓ基板 ２ ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 絶縁膜 ６ レジストパターン ７ バイアホール ８ メッキ下地金属層 ９ 放熱電極 １０ ビニールシート １１ ダイシング領域 １２ 支持板 １３ ワックス １４ 保護膜 １４ａ 保護膜パターン １５ 有機溶剤
Claims (2)
- 【請求項１】半導体基板の一主面側を支持板に貼付ける
工程と、前記支持板に貼付けられた前記半導体基板の他
主面及び側面を絶縁膜で被覆する工程と、前記絶縁膜に
開口部を設け、前記半導体基板の他主面にバイアホール
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】支持板に貼付けられた半導体基板に裏面か
らバイアホールを形成する工程と、前記支持板に貼付け
られた状態で前記半導体基板の裏面にチップのエキスパ
ンド用のシートを貼付ける工程と、前記半導体基板を前
記支持板から剥がす工程と、前記半導体基板をダイシン
グし前記エキスバンド用シートをエキスパンドする工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15917892A JPH065880A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15917892A JPH065880A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065880A true JPH065880A (ja) | 1994-01-14 |
Family
ID=15688007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15917892A Pending JPH065880A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065880A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925901A (en) * | 1997-03-21 | 1999-07-20 | Nec Corporation | Field effect transistor with plated heat sink on a fet chip |
| US6365513B1 (en) | 1997-10-01 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Method of making a semiconductor device including testing before thinning the semiconductor substrate |
| US6440822B1 (en) | 2000-07-10 | 2002-08-27 | Nec Corporation | Method of manufacturing semiconductor device with sidewall metal layers |
| US7442030B2 (en) | 2004-03-08 | 2008-10-28 | Fanuc Ltd. | Molded component retrieving apparatus and a molding machine having the molded component retrieving apparatus mounted thereon |
| US8507352B2 (en) | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
-
1992
- 1992-06-18 JP JP15917892A patent/JPH065880A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925901A (en) * | 1997-03-21 | 1999-07-20 | Nec Corporation | Field effect transistor with plated heat sink on a fet chip |
| US6365513B1 (en) | 1997-10-01 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Method of making a semiconductor device including testing before thinning the semiconductor substrate |
| US6440822B1 (en) | 2000-07-10 | 2002-08-27 | Nec Corporation | Method of manufacturing semiconductor device with sidewall metal layers |
| US7442030B2 (en) | 2004-03-08 | 2008-10-28 | Fanuc Ltd. | Molded component retrieving apparatus and a molding machine having the molded component retrieving apparatus mounted thereon |
| US8507352B2 (en) | 2008-12-10 | 2013-08-13 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
| US8609502B1 (en) | 2008-12-10 | 2013-12-17 | Denso Corporation | Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode |
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