JP2829064B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2829064B2 JP2829064B2 JP30490889A JP30490889A JP2829064B2 JP 2829064 B2 JP2829064 B2 JP 2829064B2 JP 30490889 A JP30490889 A JP 30490889A JP 30490889 A JP30490889 A JP 30490889A JP 2829064 B2 JP2829064 B2 JP 2829064B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、GaAs半導体基板を用いた電力増幅用の半導
体装置の製造における半導体基板を分割する方法に関す
るものである。
体装置の製造における半導体基板を分割する方法に関す
るものである。
GaAs半導体基板を用いた電力増幅用の半導体装置であ
る、ショットキー接合型電界効果トランジスタ（以下、
FETと略す）は、半導体装置から多量の熱を放散するた
めに、熱伝導の悪いGaAs基板を数十μｍまで薄く削り、
かつその裏面には熱伝導のよい金属（数十μｍ以上の厚
さ）を設けている。
る、ショットキー接合型電界効果トランジスタ（以下、
FETと略す）は、半導体装置から多量の熱を放散するた
めに、熱伝導の悪いGaAs基板を数十μｍまで薄く削り、
かつその裏面には熱伝導のよい金属（数十μｍ以上の厚
さ）を設けている。
GaAs半導体基板を用いた低雑音用FETの従来の製造工
程は次のようなものであった。
程は次のようなものであった。
GaAs半導体からなる基板11の表面上にゲート電極12、
ドレイン電極13およびソース電極14を形成し、次に基板
11の裏面を削り100μｍ程度の厚さとする。（第２図
（ａ）） 必要に応じて裏面に薄い金属層15を形成して、裏面に
固定テープ16を貼付る。基板11の表面にスクライブ17と
呼ばれるひっかき傷を形成する。（第２図（ｂ））その
スクライブ17に沿って基板11を個々のFET11a〜11dに分
割する。最後に、固定テープ16からFET11a〜11dを取外
し、洗浄等を行う。
ドレイン電極13およびソース電極14を形成し、次に基板
11の裏面を削り100μｍ程度の厚さとする。（第２図
（ａ）） 必要に応じて裏面に薄い金属層15を形成して、裏面に
固定テープ16を貼付る。基板11の表面にスクライブ17と
呼ばれるひっかき傷を形成する。（第２図（ｂ））その
スクライブ17に沿って基板11を個々のFET11a〜11dに分
割する。最後に、固定テープ16からFET11a〜11dを取外
し、洗浄等を行う。
しかしながら、上記の従来の工程により電力増幅用FE
Tを製造した場合、次のような問題から製造歩留まりが
向上しない。
Tを製造した場合、次のような問題から製造歩留まりが
向上しない。
すなわち、GaAs基板が数十μｍと薄いため、個々のFE
Tに分割する前に基板を破損してしまう。加えて、各FET
に分割するときに、比較的厚い金属層が基板についてい
るため、GaAs基板は分割されても金属層が完全に分割さ
れない。また、FETの大きさが2mm角以上と大きいため、
スクライブに沿わずに割れてしまうことも多い。
Tに分割する前に基板を破損してしまう。加えて、各FET
に分割するときに、比較的厚い金属層が基板についてい
るため、GaAs基板は分割されても金属層が完全に分割さ
れない。また、FETの大きさが2mm角以上と大きいため、
スクライブに沿わずに割れてしまうことも多い。
スクライブ以外の方法で基板を分割する方法として、
ダイシングソーにより基板を機械的に切削加工して分割
する方法もある。しかしこの場合は、GaAs部分と金属層
部分では最適な切削条件が違っており、両者を同時に最
適な条件で切断することは困難である。
ダイシングソーにより基板を機械的に切削加工して分割
する方法もある。しかしこの場合は、GaAs部分と金属層
部分では最適な切削条件が違っており、両者を同時に最
適な条件で切断することは困難である。
本発明の目的は、電力増幅用FETの製造において、歩
留まりよく薄い基板を分割する製造方法を提供すること
にある。
留まりよく薄い基板を分割する製造方法を提供すること
にある。
本発明は、GaAs半導体からなる基板の一主面（おもて
面）上に複数の半導体装置を構成する電極を形成する工
程、該一主面（おもて面）を貼り付け板に固定する工
程、該他の主面（うら面）を研磨加工により削る工程、
該他の主面（うら面）上に切断領域を除いて金属層を形
成する工程、該切断領域の上記GaAs半導体からなる基板
を、該金属層をマスクとして、エッチングにより除去し
上記複数の半導体装置を分離する工程、上記他の主面
（うら面）上に固定テープを貼り付ける工程、上記一主
面（おもて面）の貼り付け板への固定を取り去る工程、
上記半導体装置を上記固定テープから取り去る工程を順
次行うことを要旨とするものである。
面）上に複数の半導体装置を構成する電極を形成する工
程、該一主面（おもて面）を貼り付け板に固定する工
程、該他の主面（うら面）を研磨加工により削る工程、
該他の主面（うら面）上に切断領域を除いて金属層を形
成する工程、該切断領域の上記GaAs半導体からなる基板
を、該金属層をマスクとして、エッチングにより除去し
上記複数の半導体装置を分離する工程、上記他の主面
（うら面）上に固定テープを貼り付ける工程、上記一主
面（おもて面）の貼り付け板への固定を取り去る工程、
上記半導体装置を上記固定テープから取り去る工程を順
次行うことを要旨とするものである。
貼り付け板に基板が固定された状態で分割されるの
で、分割時の基板の破損がない。同時に、固定テープに
転写された状態で分割された半導体装置を取り扱うこと
ができるので、分割後の基板の破損がない。
で、分割時の基板の破損がない。同時に、固定テープに
転写された状態で分割された半導体装置を取り扱うこと
ができるので、分割後の基板の破損がない。
以下、本発明の実施例を第１図により詳細に説明す
る。
る。
GaAs半導体基板１（直径２インチ、厚さ450μｍ）の
おもて面に、高周波出力1W、櫛型構造のゲート構造であ
り、ゲート長0.5μｍのFETショットキー接合型電界効果
トランジスタ）のゲート電極２、ドレイン電極３および
ソース電極４を形成する。なお、同一基板１上には約60
00個のFETが形成されているが、単純化して図示する。
おもて面に、高周波出力1W、櫛型構造のゲート構造であ
り、ゲート長0.5μｍのFETショットキー接合型電界効果
トランジスタ）のゲート電極２、ドレイン電極３および
ソース電極４を形成する。なお、同一基板１上には約60
00個のFETが形成されているが、単純化して図示する。
この基板１のおもて面を、融点が約80℃のワックス６
を用いて平坦な表面を有する直径３インチの石英板５
（貼り付け板）に密着して固定する。その後、基板１の
厚さ30μｍとなるまでうら面を研磨加工により削る。
（第１図（ａ）） ソース電極４をうら面で接続するために基板１を貫通
するビアホール７（直径10μｍ）をエッチングにより形
成する。その後、うら面上に金属層８（金、厚さ30μ
ｍ）を電気めっき法により形成する。ただし、この時、
個々の各FET1a〜1dの境界に相当する約10μｍ幅の領域
（切断領域）10はレジスト９で保護されており、その部
分は金属層８が形成されない。（第１図（ｂ）） レジスト９を除去後、エッチングにより、切断領域10
の基板部分を除去する。この時、GaAs半導体基板１のエ
ッチング速度は金属層８のそれよりも十分に大きいエッ
チング条件を選ぶことができるので、特別のマスクなど
は必要ない。この切断領域10を完全に除去することで基
板１を各FET1a〜1dに分割することができる。なお、エ
ッチングに反応性イオンエッチングを用いることで切断
領域10の幅を小さくすることができる。その後、金属層
８の表面（すなわち、基板１のうら面）に厚さ約200μ
ｍの固定テープ11（古河電気工業社製、UC−1827）を付
着させる。この固定テープ11は合成樹脂製のテープ上に
粘着剤が塗布されているもので、紫外線光の照射により
その付着力が低下する特性を持っている。（第１図
（ｃ）） 石英板５および基板１を約90℃の温水中に約10分間浸
漬することによりワックス６が除去されて、FET1a〜1d
がそのうら面を固定テープ11に固定された状態で石英板
５より取り外される。各FET1a〜1dは有機洗浄後、固定
テープ11を伸展拡張することで各FET1a〜1d間の間隔を
広げる。（第１図（ｄ））紫外線光を照射して固定テー
プ11の粘着力を低下させてから、FET1a〜1dをピンセッ
トなどにより取り外す。
を用いて平坦な表面を有する直径３インチの石英板５
（貼り付け板）に密着して固定する。その後、基板１の
厚さ30μｍとなるまでうら面を研磨加工により削る。
（第１図（ａ）） ソース電極４をうら面で接続するために基板１を貫通
するビアホール７（直径10μｍ）をエッチングにより形
成する。その後、うら面上に金属層８（金、厚さ30μ
ｍ）を電気めっき法により形成する。ただし、この時、
個々の各FET1a〜1dの境界に相当する約10μｍ幅の領域
（切断領域）10はレジスト９で保護されており、その部
分は金属層８が形成されない。（第１図（ｂ）） レジスト９を除去後、エッチングにより、切断領域10
の基板部分を除去する。この時、GaAs半導体基板１のエ
ッチング速度は金属層８のそれよりも十分に大きいエッ
チング条件を選ぶことができるので、特別のマスクなど
は必要ない。この切断領域10を完全に除去することで基
板１を各FET1a〜1dに分割することができる。なお、エ
ッチングに反応性イオンエッチングを用いることで切断
領域10の幅を小さくすることができる。その後、金属層
８の表面（すなわち、基板１のうら面）に厚さ約200μ
ｍの固定テープ11（古河電気工業社製、UC−1827）を付
着させる。この固定テープ11は合成樹脂製のテープ上に
粘着剤が塗布されているもので、紫外線光の照射により
その付着力が低下する特性を持っている。（第１図
（ｃ）） 石英板５および基板１を約90℃の温水中に約10分間浸
漬することによりワックス６が除去されて、FET1a〜1d
がそのうら面を固定テープ11に固定された状態で石英板
５より取り外される。各FET1a〜1dは有機洗浄後、固定
テープ11を伸展拡張することで各FET1a〜1d間の間隔を
広げる。（第１図（ｄ））紫外線光を照射して固定テー
プ11の粘着力を低下させてから、FET1a〜1dをピンセッ
トなどにより取り外す。
以上の工程により基板を分割した場合の歩留まりは約
98％であった。
98％であった。
なお、本実施例では貼り付け板として石英板を用いた
が、GaAs半導体基板よりも大面積で充分に平坦な表面で
あり、充分な剛性を持ったものであれば他のものでもよ
い。また、固定テープは、FETのうら面に対して充分な
付着力があり、伸展拡張できるものであればよい。
が、GaAs半導体基板よりも大面積で充分に平坦な表面で
あり、充分な剛性を持ったものであれば他のものでもよ
い。また、固定テープは、FETのうら面に対して充分な
付着力があり、伸展拡張できるものであればよい。
以上説明したように、本発明は、GaAs半導体からなる
基板の一主面（おもて面）上に複数の半導体装置を構成
する電極を形成する工程、該一主面（おもて面）を貼り
付け板に固定する工程、該他の主面（うら面）を研磨加
工により削る工程、該他の主面（うら面）上に切断領域
を除いて金属層を形成する工程、該切断領域の上記GaAs
半導体からなる基板を、該金属層をマスクとして、エッ
チングにより除去し上記複数の半導体装置を分離する工
程、上記他の主面（うら面）上に固定テープを貼り付け
る工程、上記一主面（おもて面）の貼り付け板への固定
を取り去る工程、上記半導体装置を上記固定テープから
取り去る工程を順次行うことことを要旨とするものであ
る。
基板の一主面（おもて面）上に複数の半導体装置を構成
する電極を形成する工程、該一主面（おもて面）を貼り
付け板に固定する工程、該他の主面（うら面）を研磨加
工により削る工程、該他の主面（うら面）上に切断領域
を除いて金属層を形成する工程、該切断領域の上記GaAs
半導体からなる基板を、該金属層をマスクとして、エッ
チングにより除去し上記複数の半導体装置を分離する工
程、上記他の主面（うら面）上に固定テープを貼り付け
る工程、上記一主面（おもて面）の貼り付け板への固定
を取り去る工程、上記半導体装置を上記固定テープから
取り去る工程を順次行うことことを要旨とするものであ
る。
したがって、本発明により、電力増幅用FETの製造に
おいて、薄い基板を破損することなく高い歩留まりで個
々の半導体素子に分割することができる。
おいて、薄い基板を破損することなく高い歩留まりで個
々の半導体素子に分割することができる。
第１図は、本発明の一実施例であるFETの製造工程を示
した図、第２図は、従来のFETの製造工程を示した図で
ある。 図において、 １……GaAs半導体基板、 ２……ゲート電極、３……ドレイン電極、 ４……ソース電極、 ５……石英板（貼り付け板）、 ６……ワックス、７……ビアホール、 ８……金属層、９……レジスト 10……切断領域、11……固定テープ。
した図、第２図は、従来のFETの製造工程を示した図で
ある。 図において、 １……GaAs半導体基板、 ２……ゲート電極、３……ドレイン電極、 ４……ソース電極、 ５……石英板（貼り付け板）、 ６……ワックス、７……ビアホール、 ８……金属層、９……レジスト 10……切断領域、11……固定テープ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/301
Claims (1)
- 【請求項１】GaAs半導体からなる基板の一主面上に複数
の半導体装置を構成する電極を形成する工程、該一主面
を貼り付け板に固定する工程、該他の主面を研磨加工に
より削る工程、該他の主面上に切断領域を除いて金属層
を形成する工程、該切断領域の上記GaAs半導体からなる
基板を、該金属層をマスクとして、エッチングにより除
去し上記複数の半導体装置を分離する工程、上記他の主
面上に固定テープを貼り付ける工程、上記一主面の貼り
付け板への固定を取り去る工程、上記半導体装置を上記
固定テープから取り去る工程を順次行うことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30490889A JP2829064B2 (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30490889A JP2829064B2 (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03166750A JPH03166750A (ja) | 1991-07-18 |
| JP2829064B2 true JP2829064B2 (ja) | 1998-11-25 |
Family
ID=17938747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30490889A Expired - Lifetime JP2829064B2 (ja) | 1989-11-27 | 1989-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829064B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19921230B4 (de) * | 1999-05-07 | 2009-04-02 | Giesecke & Devrient Gmbh | Verfahren zum Handhaben von gedünnten Chips zum Einbringen in Chipkarten |
| JP2011253833A (ja) * | 2008-09-29 | 2011-12-15 | Denki Kagaku Kogyo Kk | 半導体部材製造方法及び粘着テープ |
| JP6324743B2 (ja) | 2014-01-31 | 2018-05-16 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP6384934B2 (ja) * | 2017-06-20 | 2018-09-05 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164336A (ja) * | 1986-12-26 | 1988-07-07 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1989
- 1989-11-27 JP JP30490889A patent/JP2829064B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03166750A (ja) | 1991-07-18 |
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