JPS63164336A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS63164336A JPS63164336A JP61308703A JP30870386A JPS63164336A JP S63164336 A JPS63164336 A JP S63164336A JP 61308703 A JP61308703 A JP 61308703A JP 30870386 A JP30870386 A JP 30870386A JP S63164336 A JPS63164336 A JP S63164336A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体ワエハーとして例えば砒化ガリクム
半導・体ウェハ（以下、ＱａＡｓ ウェハといつ）を
用い、このＧａＡ＠ ウェハにデバイスパターンを形
成後、ダイス化する半導体素子の製造方法に関するもの
である。
半導・体ウェハ（以下、ＱａＡｓ ウェハといつ）を
用い、このＧａＡ＠ ウェハにデバイスパターンを形
成後、ダイス化する半導体素子の製造方法に関するもの
である。
（従来の技術）
第３図は従来のデバイスパターン形成後の半導体素子の
製造工程の７０−を示し、第４図は同じくその製造工程
を示したものでおる。デバイスパターン形成終了後ステ
ップ５１００においてパックラップを行う。これは第４
図の（４）に示されているよりにアルミニクム製のマウ
ントグロック１０００面にＧａＡ、 ウェハ１０１の
デバイスパターン形成面１０１ａをワックス１０２にて
貼付ける。このようにしてラッピングマシーンを用い、
直径３゜謳、厚さ６００μｍ ＯＧＢＡ４クエハ１０１
の裏面（デバイスパターン形成面１０１ａと反対面）を
定盤１０３上の０．３φμｍのアルミナ粒子１０４でラ
ップ磨きしてＧａＡ、 ウェハ１０１の厚さが４００
μｍになる迄研磨する。
製造工程の７０−を示し、第４図は同じくその製造工程
を示したものでおる。デバイスパターン形成終了後ステ
ップ５１００においてパックラップを行う。これは第４
図の（４）に示されているよりにアルミニクム製のマウ
ントグロック１０００面にＧａＡ、 ウェハ１０１の
デバイスパターン形成面１０１ａをワックス１０２にて
貼付ける。このようにしてラッピングマシーンを用い、
直径３゜謳、厚さ６００μｍ ＯＧＢＡ４クエハ１０１
の裏面（デバイスパターン形成面１０１ａと反対面）を
定盤１０３上の０．３φμｍのアルミナ粒子１０４でラ
ップ磨きしてＧａＡ、 ウェハ１０１の厚さが４００
μｍになる迄研磨する。
次に、ステップ８１０１に移シバツクメタルを形成する
。上記のようにして濃さ４００μｍにしたＧａＡ３
ウェハ１０１から研磨時に発生した塵埃とワックスを除
去するために例えばトリクレンやアセトン等のような有
機溶剤で洗浄する。この洗浄後、第４図の（６）に示し
たようにＧ、ＡＢ ウェハ１０１の裏面１０１ｂにＴ
ｉを１００ＯＡ、次に、Ａｕを３０００順次に形成し、
Ｔｌ１Ａｕ／Ｓｎのパックメタル１０５とする。
。上記のようにして濃さ４００μｍにしたＧａＡ３
ウェハ１０１から研磨時に発生した塵埃とワックスを除
去するために例えばトリクレンやアセトン等のような有
機溶剤で洗浄する。この洗浄後、第４図の（６）に示し
たようにＧ、ＡＢ ウェハ１０１の裏面１０１ｂにＴ
ｉを１００ＯＡ、次に、Ａｕを３０００順次に形成し、
Ｔｌ１Ａｕ／Ｓｎのパックメタル１０５とする。
次に、ステップ５１０２でブロービングを行い、次に、
ステップ８１０３でダイシングを行う。このダイシング
は第４図のΩに示されているように次のように行う。パ
ックメタル１０５とエレクトロンテープ１０６の粘着面
１０６ａとを貼合せる。このエレクトロンテープ１０６
は、テープ基材上に粘着剤として紫外（ＵＶ） Ｉｉ
ｉ！化型感圧型感圧接着剤ているもので、ダイシング時
にはＧａＡｌ！ フェノ１１０１ｔ−強固に保持し、
ＵＶ元の照射によりその接着力が低下するものでおる。
ステップ８１０３でダイシングを行う。このダイシング
は第４図のΩに示されているように次のように行う。パ
ックメタル１０５とエレクトロンテープ１０６の粘着面
１０６ａとを貼合せる。このエレクトロンテープ１０６
は、テープ基材上に粘着剤として紫外（ＵＶ） Ｉｉ
ｉ！化型感圧型感圧接着剤ているもので、ダイシング時
にはＧａＡｌ！ フェノ１１０１ｔ−強固に保持し、
ＵＶ元の照射によりその接着力が低下するものでおる。
その貼合せ後、ＧａＡ、 ウェハ１０１のデバイス／
４ターン形成面１０１ａに形成されたダイシングライン
により例えばダイヤモンドグレードでダイシングを行い
、１チツプに分割して多数のダイス１０７を形成する。
４ターン形成面１０１ａに形成されたダイシングライン
により例えばダイヤモンドグレードでダイシングを行い
、１チツプに分割して多数のダイス１０７を形成する。
ダイス１０７は、デバイスパターン形成面１０１ ａの
部分のデバイスパターン部１０７１ＬとＧ、Ａ、 ウ
ェハ１０１の部分のＧａＡ、 基板部１０７ｂとパッ
クメタル１０５０部分のパンクメタル部１０７Ｃとから
成る。
部分のデバイスパターン部１０７１ＬとＧ、Ａ、 ウ
ェハ１０１の部分のＧａＡ、 基板部１０７ｂとパッ
クメタル１０５０部分のパンクメタル部１０７Ｃとから
成る。
次に、ステップ５１０４で外観選別を行う。これは、第
４図の０に示したように、エレクトロンテープ１０６に
ＵＶ元を照射してダイス１０７をエレクトロンテープ１
０６からはがし、図示矢印の方向からその外観選別を行
う。
４図の０に示したように、エレクトロンテープ１０６に
ＵＶ元を照射してダイス１０７をエレクトロンテープ１
０６からはがし、図示矢印の方向からその外観選別を行
う。
次に、ステップ５１０５で外観選別により良品とみなし
たダイスのみにアッセンブリ工程であるダイスがンド及
びワイヤがンド等を行い、以上により半導体素子の製造
を終了する。
たダイスのみにアッセンブリ工程であるダイスがンド及
びワイヤがンド等を行い、以上により半導体素子の製造
を終了する。
（発明が解決しようとする問題点）
しかじ、以上述べたいずれの方法であっても６００μｍ
厚のＧａＡ３ ウニ／１１０１をパックラップにより
４００μｍ厚になるように機械的に研磨するとＧ、Ａ８
ウェハ１０１の裏面からの衝撃とマクントグロツク
１００でのこすれにより Ｇ、Ａ、 ウェハ１０１の
結晶構造及び組成上結晶歪が発生し、例えばＦＥＴ特性
のようなデバイス特性にばらつきが生じたシし、又、そ
の研磨時Ｋ Ｇ、Ａ、 ウエノ１１０１が割れ易く、
デバイスパターン形成面１０１ａに傷が発生し易く、更
に、ダイシンダニ程時にデバイスノぐターン形成面１０
１ａの素子領域からダイシングを行うためにその素子領
域のチッピングや欠けが生じるので、技術的に満足でき
るものは得られなかった。
厚のＧａＡ３ ウニ／１１０１をパックラップにより
４００μｍ厚になるように機械的に研磨するとＧ、Ａ８
ウェハ１０１の裏面からの衝撃とマクントグロツク
１００でのこすれにより Ｇ、Ａ、 ウェハ１０１の
結晶構造及び組成上結晶歪が発生し、例えばＦＥＴ特性
のようなデバイス特性にばらつきが生じたシし、又、そ
の研磨時Ｋ Ｇ、Ａ、 ウエノ１１０１が割れ易く、
デバイスパターン形成面１０１ａに傷が発生し易く、更
に、ダイシンダニ程時にデバイスノぐターン形成面１０
１ａの素子領域からダイシングを行うためにその素子領
域のチッピングや欠けが生じるので、技術的に満足でき
るものは得られなかった。
この発明は、以上述べたデバイス特性のばらつき、ウェ
ハ割れ、チッピング及び欠けの問題点を除去し、技術的
に安定したプロセスで歩留シの優れた半導体素子の製造
方法を提供することを目的とする。
ハ割れ、チッピング及び欠けの問題点を除去し、技術的
に安定したプロセスで歩留シの優れた半導体素子の製造
方法を提供することを目的とする。
（問題点を解決するための手段）
この発明に係る半導体素子の製造方法は、デル４イスパ
ターンを形成した半導体基板をダイス化するに際し、第
１の工程で半導体基板の裏面から多数のダイシング溝を
形成し、次に、第２の工程でエツチング液により裏面か
ら所定深さエツチングすると共にダイシング溝に沿って
分割しダイス化する。
ターンを形成した半導体基板をダイス化するに際し、第
１の工程で半導体基板の裏面から多数のダイシング溝を
形成し、次に、第２の工程でエツチング液により裏面か
ら所定深さエツチングすると共にダイシング溝に沿って
分割しダイス化する。
（作 用）
この発明による半導体素子の製造方法は、ダイシングを
するに際しダイシング溝を裏面から形成しているのでデ
バイスパターン形成面のチッピングや欠けを生じなく、
又、機械的研磨を行わずにエツチングにより半導体基板
の厚さを規定しているので余計な機械的力を半導体基板
に加えることがなく、従ってその結晶歪等を生じない。
するに際しダイシング溝を裏面から形成しているのでデ
バイスパターン形成面のチッピングや欠けを生じなく、
又、機械的研磨を行わずにエツチングにより半導体基板
の厚さを規定しているので余計な機械的力を半導体基板
に加えることがなく、従ってその結晶歪等を生じない。
（実施例）
以下、この発明の一実施例を図面に基づき説明する。第
１図及び第２図はこの発明の一実施例による半導体素子
の製造方法の工程を示す図である。
１図及び第２図はこの発明の一実施例による半導体素子
の製造方法の工程を示す図である。
ＧａＡ３ ウェハ１にデバイスパターン會形成した後
、ステップＳ１でダイシング溝の形成を行う。まず、Ｇ
、Ａ、 ウェハ１のデバイスパターン形成面１ａＫエ
レクトロンテープ２の粘着面２ａｔ貼合せる〔第１図の
（４）〕。次に、両面アライナ−（不図示：を用いてＧ
ａＡ、 ウェハ１の裏面１ｂ（デバイスフ９ターン形
成面１ａの反対側の面）にマーカーにてダイシングライ
ン上にマーキング３をつける〔第１図の■〕。次に、こ
のマーキング３を利用して裏面１ｂよ、り ＧａＡ、
ウェハ１七ダイソート（不図示）に掛けて、幅２５μ
ｍ、深さ４００１ａｍのダイシングｐｊ１ｃｔ−多数形
成する〔第１図の（０〕。Ｇ、Ａ。
、ステップＳ１でダイシング溝の形成を行う。まず、Ｇ
、Ａ、 ウェハ１のデバイスパターン形成面１ａＫエ
レクトロンテープ２の粘着面２ａｔ貼合せる〔第１図の
（４）〕。次に、両面アライナ−（不図示：を用いてＧ
ａＡ、 ウェハ１の裏面１ｂ（デバイスフ９ターン形
成面１ａの反対側の面）にマーカーにてダイシングライ
ン上にマーキング３をつける〔第１図の■〕。次に、こ
のマーキング３を利用して裏面１ｂよ、り ＧａＡ、
ウェハ１七ダイソート（不図示）に掛けて、幅２５μ
ｍ、深さ４００１ａｍのダイシングｐｊ１ｃｔ−多数形
成する〔第１図の（０〕。Ｇ、Ａ。
ウェハ１は、３０φ語、厚さ６００βｍの寸法なのでデ
バイスパターン形成面１ａから６１ｃの成造の距離！′
は２００μｍある。
バイスパターン形成面１ａから６１ｃの成造の距離！′
は２００μｍある。
次に、ステップＳ１からステップＳ２に移シ、バンクエ
ツチングを行う。例えば硫酸二過酸化水素：水を３：１
：１の混合比で混せて作った過水硫醒水（ｕｓ Ｓｏａ
） のエツチング液４を容器５内に入れ、第１図の
Ｃ〕に示したＧａＡｓ ウェハ１の裏面１ｂを下側に
して、裏面１ｂ側からエツチング液４に浸漬し、基面１
ｂから２００ ｔｌｍの深さだけＧｆＬＡｓ ウェハ
１ｔパツクエツチングを行うと共に溝１０に沿って多数
のダイス６に分割する〔第１１ 図の■〕。このダイス
６は第１図の（ト）にも示したように、ＧａＡ３ ウ
ェハ１の部分であるＧａＡｓ 基板部６ｂとデバイス
パターン形成面１ａの部分でおるデバイスノ！ターン部
６ａとからなる。ダイス６はエレクトロンテープ２に接
着されたま＼で、それらの間の＠では２５μｍで、厚さ
ｄは４００μｍである。なお、上記デバイスパターン部
６ａｌ′ｉ半導体素子ノセターンの機能を果す。
ツチングを行う。例えば硫酸二過酸化水素：水を３：１
：１の混合比で混せて作った過水硫醒水（ｕｓ Ｓｏａ
） のエツチング液４を容器５内に入れ、第１図の
Ｃ〕に示したＧａＡｓ ウェハ１の裏面１ｂを下側に
して、裏面１ｂ側からエツチング液４に浸漬し、基面１
ｂから２００ ｔｌｍの深さだけＧｆＬＡｓ ウェハ
１ｔパツクエツチングを行うと共に溝１０に沿って多数
のダイス６に分割する〔第１１ 図の■〕。このダイス
６は第１図の（ト）にも示したように、ＧａＡ３ ウ
ェハ１の部分であるＧａＡｓ 基板部６ｂとデバイス
パターン形成面１ａの部分でおるデバイスノ！ターン部
６ａとからなる。ダイス６はエレクトロンテープ２に接
着されたま＼で、それらの間の＠では２５μｍで、厚さ
ｄは４００μｍである。なお、上記デバイスパターン部
６ａｌ′ｉ半導体素子ノセターンの機能を果す。
次に、ステップＳ２からステップＳ３に移シ、パックメ
タルの形成を行う。エレクトロンテープ２に接着したダ
イス６を下側にして、デバイスＡターン部６ａとは反対
側のダイス６の裏面に蒸着によりパックメタル６Ｃを形
成し、ダイス６の裏面とする。このパックメタル６Ｃは
、１００ＯＡ厚のＴｉと３００ＯＡ厚のＡｕと２０，０
ＯＯＡ Ｃ７） Ｓｎとから構成される〔第１図の■〕
。
タルの形成を行う。エレクトロンテープ２に接着したダ
イス６を下側にして、デバイスＡターン部６ａとは反対
側のダイス６の裏面に蒸着によりパックメタル６Ｃを形
成し、ダイス６の裏面とする。このパックメタル６Ｃは
、１００ＯＡ厚のＴｉと３００ＯＡ厚のＡｕと２０，０
ＯＯＡ Ｃ７） Ｓｎとから構成される〔第１図の■〕
。
次に、ステップＳ３からステップＳ４に移り、ダイス転
写を行う。ダイス６側とは反対側からエレクトロンテー
プ２にＵＶ元７を照射し、粘着面２ａの状態を改質し、
接着力を弱める〔第１図の（０〕。次に、パックメタル
６ｃに新たなエレクトロンテープ８の粘着面８ａを接着
する〔第１図のＧ（））。次に、エレクトロンチーｆ２
をダイス６からながせば、多数のダイス６はエレクトロ
ンテープ８に転写する〔第１図の（Ｄ ）。
写を行う。ダイス６側とは反対側からエレクトロンテー
プ２にＵＶ元７を照射し、粘着面２ａの状態を改質し、
接着力を弱める〔第１図の（０〕。次に、パックメタル
６ｃに新たなエレクトロンテープ８の粘着面８ａを接着
する〔第１図のＧ（））。次に、エレクトロンチーｆ２
をダイス６からながせば、多数のダイス６はエレクトロ
ンテープ８に転写する〔第１図の（Ｄ ）。
次に、ステップＳ４からステップＳ５に移シ、ブロービ
ングを行い、次にステップＳ６で外観選別し、次にステ
ップＳ７でダイス６の内で良品のミｔ＝ダイスポンドや
ワイヤーメンＶ等のようなアッセンブリ工程を行う。
ングを行い、次にステップＳ６で外観選別し、次にステ
ップＳ７でダイス６の内で良品のミｔ＝ダイスポンドや
ワイヤーメンＶ等のようなアッセンブリ工程を行う。
なお、上記実施例において具体的数値を挙げて説明した
が、この発明はその具体的数値によって限定されるもの
でないことは言うまでもない。
が、この発明はその具体的数値によって限定されるもの
でないことは言うまでもない。
（発明の効果）
μ上、詳細に説明したようにこの発明によれば、デバイ
ス・ｆターン形成後、半導体ウェハの裏面から多数のダ
イシング溝を形成し、この後に、裏面側から所定深さエ
ツチング液によりエッチングすると共にダイシング溝に
沿って分割するようにしたので、ワエハ割れや傷を生じ
ることなく、又、デバイスパターン形成面のデンピング
や欠けを生じることなく、更に、結晶歪を生じないので
デバイス特性を安定化させ、デバイスの歩留りの向上が
期待できる。
ス・ｆターン形成後、半導体ウェハの裏面から多数のダ
イシング溝を形成し、この後に、裏面側から所定深さエ
ツチング液によりエッチングすると共にダイシング溝に
沿って分割するようにしたので、ワエハ割れや傷を生じ
ることなく、又、デバイスパターン形成面のデンピング
や欠けを生じることなく、更に、結晶歪を生じないので
デバイス特性を安定化させ、デバイスの歩留りの向上が
期待できる。
第１図はこの発明の一実施例による工程図、第２図は第
１図に示した工程の７Ｇ２−図、第３図は従来の工程の
フロー図、第４図は第３図に従う工程図である。 １・・・半導体基板、１ａ・・・デバイスパターン形成
面、１ｂ・・・裏面、ｌｃ・・・ダイシング溝、４・・
・エツチング液。 ヘ ヘ ヘく
ロ θＳ＋ａ、− 第１図 第１図の工禾呈フＤ−図 第２図 ＼−、−１０３ １０７ｃ 第４図
１図に示した工程の７Ｇ２−図、第３図は従来の工程の
フロー図、第４図は第３図に従う工程図である。 １・・・半導体基板、１ａ・・・デバイスパターン形成
面、１ｂ・・・裏面、ｌｃ・・・ダイシング溝、４・・
・エツチング液。 ヘ ヘ ヘく
ロ θＳ＋ａ、− 第１図 第１図の工禾呈フＤ−図 第２図 ＼−、−１０３ １０７ｃ 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板上にデバイスパターンを形成した後、ダイス
化して半導体素子を形成する半導体素子の製造方法にお
いて、 上記ダイス化するに際し、上記半導体基板のデバイスパ
ターン形成面と反対側の裏面からダイシングラインに沿
つてダイシング状動作により多数の溝を形成する第１の
工程、 次に、上記裏面側を上記半導体基板のエッチング液に浸
漬して上記裏面側から所定深さだけエッチングすると共
に上記多数の溝に沿つて分割してダイス化する第２の工
程とを設けたことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308703A JPS63164336A (ja) | 1986-12-26 | 1986-12-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308703A JPS63164336A (ja) | 1986-12-26 | 1986-12-26 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164336A true JPS63164336A (ja) | 1988-07-07 |
Family
ID=17984265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308703A Pending JPS63164336A (ja) | 1986-12-26 | 1986-12-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164336A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03166750A (ja) * | 1989-11-27 | 1991-07-18 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
| EP0539973A2 (en) * | 1991-11-01 | 1993-05-05 | The Furukawa Electric Co., Ltd. | A surface-protection method during etching |
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