JP2003031520A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003031520A JP2001212431A JP2001212431A JP2003031520A JP 2003031520 A JP2003031520 A JP 2003031520A JP 2001212431 A JP2001212431 A JP 2001212431A JP 2001212431 A JP2001212431 A JP 2001212431A JP 2003031520 A JP2003031520 A JP 2003031520A
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Abstract

(57)【要約】 【課題】 絶縁膜が貫通孔からひさし状に飛び出ること
を防止することにより、半導体基板に良好な貫通電極が
形成できるようにする。 【解決手段】 エッチング時に、配線層及びパッシベー
ション膜2aとシリコン酸化膜2bとを合わせた全層2
をマスクとし、この全層2の開口部4を段付き形状とし
て、開口部4のうちシリコン基板1から離れる側となる
開口部上部4aにおいて、シリコン基板1から近い側と
なる開口部下部4bの開口幅を広げる。このようにすれ
ば、エッチング時に開口部下部4bにおいて全層2が消
失し、エッチング終了時に開口部4の開口幅が開口部上
部4aと同等となる。これにより、全層2が貫通孔から
ひさし状に飛び出ないようにでき、良好な貫通電極とす
ることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体基板に貫通
電極を備える半導体装置の製造方法に適用して好適であ
る。
【0002】
【従来の技術】図14は、従来より用いられているビア
形成工程を示したものである。従来では、レジストマス
ク13で酸化膜に開口部14を形成し(図14
(b))、その酸化膜の開口部でシリコン基板11にビ
ア16を形成するようにしている(図14(c))。以
下詳細に手順を説明する。
【0003】半導体装置の構造(シリコン基板11と配
線層及びパッシベーション膜12a)上に酸化膜(Si
2膜)等のSiエッチングでのマスク材となる絶縁層
12bを形成したのち、フォトレジスト13を塗り、フ
ォトリソグラフィによって所望の部分に開口部13aを
形成する(図14(a))。つぎに、酸化膜12aとL
SI構造の配線層および絶縁層12bを合わせてSiO
2用の異方性エッチングで開口部14を形成し、フォト
レジストを除去する(図14(b))。この後、図14
(c)に示すように酸化膜12bをマスクとした異方性
のドライエッチングを施すことで、シリコン基板11に
ビア16を形成するようにしている。
【0004】そして、この後、このビアの内壁にSiO
2などの絶縁膜を形成し、金属などの電気伝導物質をめ
っき処理などを用いて埋め込み、シリコン基板11を裏
面側から薄肉化することで、ビア16に埋め込まれた伝
導物質を露出させて貫通電極とする。
【0005】
【発明が解決しようとする課題】しかしながら、ドライ
エッチングの際にはシリコン基板11の横方向エッチン
グも行われるため、シリコン基板11に形成されるビア
16は横方向にも広がり、このときに半導体装置の構造
の配線層およびパッシベーション層12aおよびマスク
として用いた絶縁層12bが、ビア16から飛び出るよ
うに残ってしまう。このような場合、貫通孔内壁へのめ
っき処理のシード層形成をスパッタによって行うことが
できないし、また、貫通構内をめっきで埋め込んだ際に
ボイドを発生させるという問題を発生させる。
【0006】本発明は上記点に鑑みて、絶縁膜が貫通孔
からひさし状に飛び出ることを防止することにより、半
導体基板に良好な貫通電極が形成できるようにすること
を目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、請求項1乃至9に記載の発明では、半導体基板
(1)の上に形成された配線層及びパッシベーション層
(2a)の表面上に絶縁層(2b)を形成する絶縁層形
成工程と、絶縁層(2b)と配線層およびパッシベーシ
ョン層(2a)とを合わせた層(2)に半導体基板
(1)の表面まで達する開口部(4)を形成する開口部
形成工程と、絶縁層(2b)をマスクとして用い、開口
部(4)を通じて半導体基板(1)をエッチングするエ
ッチング工程と、エッチングによる半導体基板(1)に
おける除去部分(6)内に絶縁層と電極を形成する貫通
電極形成工程とを含み、開口部形成工程では、開口部
(4)を段付き形状とし、該開口部(4)のうち半導体
基板(1)から離れる側となる開口部上部(4a)の開
口幅を、半導体基板(1)から近い側となる開口部下部
(4b)の開口幅よりも広げることを特徴としている。
【0008】このように、開口部(4)を段付き形状と
して開口部上部(4a)と開口部下部(4b)となるよ
うにすれば、エッチング時に開口部下部(4b)におい
て層(2)が消失し、エッチング終了時に開口部(4)
の開口幅が開口部上部(4a)と同等になる。これによ
り、絶縁層(2b)と配線層およびパッシベーション層
(2a)とを合わせた層(2)が貫通孔からひさし状に
飛び出ないようにでき、良好な貫通電極とすることがで
きる。
【0009】また、段付き形状の開口部(4)の形成
は、例えば、請求項3に示すように、配線層及びパッシ
ベーション層(2a)と絶縁層(2b)とを合わせた層
(2)を半導体基板(1)の表面が露出しない所定の深
さcまで除去することで開口部上部(4a)を形成する
第1除去工程と、開口部上部(4a)内において、層
(2)を半導体基板(1)の表面が露出するまで除去す
ることで開口下部(4b)を形成する第2除去工程とを
有して行われる。
【0010】請求項4に記載の発明では、開口部形成工
程では、第1除去工程において開口部上部(4a)を形
成するために用いるマスクと、第2工程において開口部
下部(4b)を形成するために用いるマスクとのマスク
ずれ量の最大値がTとなる場合、(b−f)/2≧Tの
関係を満たすように開口部(4)を形成すれば、第1除
去工程と第2除去工程におけるマスクずれ量を見込むこ
とができ、マスクずれが生じてもエッチング終了時に確
実にひさし状に配線層及びパッシベーション層(2a)
と絶縁層(2b)とを合わせた層(2)が残ることを防
止することができる。
【0011】さらに、エッチング工程において配線層及
びパッシベーション層(2a)と絶縁層(2b)とを合
わせた層(2)が横方向にエッチングされる量gを見込
めば、開口部形成工程では、(b+2g−f)/2≧T
の関係を満たすように開口部(4)を形成すればよい。
【0012】また、請求項6に示すように、配線層及び
パッシベーション層(2a)と絶縁層(2b)とを合わ
せた層(2)のうち開口部下部(4b)がなくならない
ようにシリコン除去用のエッチングを施す工程を行なっ
た後、配線層及びパッシベーション層(2a)と絶縁層
(2b)とを合わせた層(2)のうち開口部下部(4
b)がなくなるように絶縁膜除去用のエッチングを行な
うようにすると、開口部(6)に何らの影響を与えるこ
となく、確実にひさし状に配線層及びパッシベーション
層(2a)と絶縁層(2b)とを合わせた層(2)が残
ることを防止することができる。
【0013】請求項7に記載の発明では、開口部形成工
程の前に、配線層及びパッシベーション層(2a)と絶
縁層(2b)とを合わせた層(2)の表面に第1の溝
(4c)を形成する工程を有し、開口部形成工程では、
第1の溝(4c)内に開口部上部(4a)および開口部
下部(4b)を有する開口部(4)を形成することを特
徴としている。このように、第1の溝(4c)内に開口
部(4)を形成するようにした場合、エッチング工程後
にも第1の溝(4c)をエッチング工程前と同様の形状
で残すことができる。
【0014】この場合、請求項8に示すように、開口部
形成工程の前に、配線層及びパッシベーション層(2
a)と絶縁層(2b)とを合わせた層(2)の表面に第
2の溝(8)を形成すると共に、第2の溝(8)内に凹
部(9)を形成しておき、第2の溝(8)および凹部
(9)を含む配線層及びパッシベーション層(2a)と
絶縁層(2b)とを合わせた層(2)上に所定膜厚の絶
縁膜(10)を成膜することによって、第2の溝(8)
および凹部(9)の幅を狭め、第1の溝(4c)および
開口部上部(4a)を形成するようにすることも可能で
ある。
【0015】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【0016】
【発明の実施の形態】(第1実施形態)本実施形態で
は、本発明の一実施形態を貫通電極が形成される半導体
装置に適用した場合について説明する。図1〜図7に、
半導体装置の製造工程を示し、これらの図に基づいて半
導体装置の製造方法を説明する。なお、最終的に貫通電
極を形成する工程に関しては従来と同様であるため、こ
こでは図示しないものとする。
【0017】〔図1に示す工程〕まず、半導体基板とし
てシリコン基板1を用意し、シリコン基板1に対して各
種素子、配線、パッシベーションの形成2aを行った
後、半導体装置の構成(すなわち素子が形成されたシリ
コン基板1と配線及びパッシベーション膜2a)の表面
上にSiビア6開口のエッチング時のマスクとなる絶縁
層2b、例えばシリコン酸化膜などを成膜する。
【0018】その後、シリコン酸化膜2bの上にフォト
レジスト3を成膜すると共に、フォトレジスト3の所望
部分を開口させて開口部3aを形成する。
【0019】〔図2に示す工程〕フォトレジスト3をマ
スクとし、シリコン基板1の表面が露出する前までシリ
コン酸化膜2bと半導体装置を構成する配線層およびパ
ッシベーション層2aとの合わせた全層2を所定深さc
まで、シリコン酸化膜用の異方性ドライエッチングによ
り除去する。この工程が第1除去工程に相当する。これ
により、シリコン酸化膜2のうちシリコン基板1から離
れる側において、フォトレジストの開口部3aと同等の
開口幅を有する凹み4a、つまり開口上部が形成され
る。以下、この凹み4aを開口上部という。
【0020】〔図3に示す工程〕フォトレジスト3を除
去したのち、再びフォトレジスト5を成膜し、開口部上
部4a内において、フォトレジスト5を開口させる。こ
れにより、フォトレジスト5に開口部上部4aの開口幅
より狭い開口部5aが形成される。
【0021】〔図4に示す工程〕フォトレジスト5をマ
スクとしてシリコン基板1の表面が露出するまで残りの
全層2を、シリコンとの選択比が大きいシリコン酸化膜
用等の異方性ドライエッチングにより除去する。この工
程が第2除去工程に相当し、上記第1除去工程と共に開
口部形成工程を構成する。これにより、全層2に、開口
部上部4aおよび、それよりも開口幅が狭い開口部下部
4bによる開口部4が形成される。その後、フォトレジ
スト5を除去する。
【0022】〔図5〜7に示す工程〕全層2をマスクと
した、シリコン酸化膜等との選択比が大きいシリコン用
の異方性のドライエッチングを行い、シリコン基板1に
対してビア6を形成していく。これにより、まず、図5
に示すように、シリコン基板1は開口部下部4bの開口
に合わせて除去される。
【0023】このとき、エッチング量が大きいのでシリ
コン基板1は横方向にもエッチングされ、開口部下部4
bの開口よりも広がるようにビア6が形成されていくた
め、全層2がビア6に対してひさし状に飛び出るように
残ることになる。しかしながら、ビア6の形成の際に、
Siに対するSiO2の選択比分、全層2もエッチング
されるため、全層2の全面もそうだが、特に開口部下部
4bの厚みが徐々に薄くなっていき、最終的には全層2
における開口部4の開口幅が開口上部4aの開口幅と同
等になって、開口部上部4aの開口幅と同サイズのビア
6が形成される。従って、全層2がビア6からひさし状
に飛び出て残ることを防止することができる。
【0024】この後、このビアの内壁にSiO2などの
絶縁膜を形成し、金属などの電気伝導物質をめっき処理
などを用いて埋め込み、シリコン基板1を裏面側から削
って除去・薄肉化することで、ビア6に埋め込まれた伝
導物質を露出させて貫通電極とする。
【0025】このようにした場合、全層2が貫通孔から
ひさし状に飛び出していないため、スパッタによってめ
っき用シード層形成処理などを行うことができると共
に、めっき処理などが良好に行われるようにできること
から、ボイドの発生が抑制された良好な貫通電極とする
ことができる。
【0026】ここで、図2〜図4に示した開口部形成工
程における開口部4の開口幅(開口径)の選択方法につ
いて、図8(a)、(b)に示す製造工程中の断面図を
参照して具体的に説明する。
【0027】まず、図8(a)、(b)に示すように、
開口部下部4bの開口幅をa、開口部上部4aの開口幅
をb、開口部上部4aの厚みをc、追加するシリコン酸
化膜などの絶縁膜2bと半導体装置の構成である配線層
およびパッシベーション層2aの合計(全層2)の厚み
をd、シリコン基板1に対してエッチングを行う深さ
(ビア6の深さ)をe、シリコン基板1に対して深さe
となるまでエッチングを行った場合におけるエッチング
での除去部分(ビア6)の幅をfとする。また、エッチ
ングによる全層2のエッチング速度に対するシリコン基
板1のエッチング速度をsとする。なお、説明の簡略化
のため、半導体装置の構成である配線層およびパッシベ
ーション層2aと追加されるシリコン酸化膜などの絶縁
層2bのエッチングレートは同一として説明する。
【0028】各部位のサイズ等が上記パラメータで表さ
れるとすると、開口部4の幅方向に対しては、a<b、
b≧fの関係を満たすように開口部上部4aおよび開口
部下部4bのサイズ選択を行っている。すなわち、a<
b,b≧fとすることによって開口部下部4bが開口部
上部4aの内部に配置されるようにすると共に、最終的
に開口部下部4bにおいて全層2が除去されてしまった
時に、ビア6に対して全層2がひさし状に残らないよう
なサイズ選択をしている。
【0029】また、実際の開口部形成工程においては、
第1除去工程において開口部上部4aを形成するために
用いるマスクと、第2工程において開口部下部4bを形
成するために用いるマスクとのマスクずれが発生し得
る。このため、マスクずれ量の最大値がTであるとする
と、(b−f)/2≧Tの関係を満たすようにもしてい
る。
【0030】このマスクずれ量に関して、図9に示す断
面図を用いて説明する。図9に示すように、最大のずれ
量でマスクずれが発生したと仮定すると、開口部上部4
aの開口端から開口部下部4bの開口端までの距離が最
も短くなる部分(紙面右側部分)においては、その距離
が(b−a)/2−Tとなる。これに対し、開口部下部
4bの開口端からビア6の側壁面までの距離の関係が
(f−a)/2となる。このため、開口部上部4aの開
口端から開口部下部4bの開口端までの距離が最も短く
なる部分が開口部下部4bの開口端からビア6の側壁面
までの距離以上でなければならない。すなわち、(b−
a)/2−T≧(f−a)/2である必要があり、この
関係を簡略化すると、(b−f)/2≧Tとなる。
【0031】従って、このような関係を満たすようにす
ることで、マスクずれ量が最大となったとしてもビア6
から全層2がひさし状に飛び出ることを防止することが
できる。
【0032】なお、実際には、ビア6の形状のためのエ
ッチング時に全層2も横方向にエッチングされることに
なるため、この横方向におけるエッチング量をgとする
と、エッチング終了時には横方向エッチングの分、開口
部上部4aの開口端が交代することになるため、上記関
係は(b−a)/2+g−T≧(f−a)/2となる。
この関係を簡略化すると、(b+2g−f)/2≧Tと
なり、この関係を満たせば上記効果を得ることができ
る。
【0033】一方、開口部4の厚み方向に対しては、エ
ッチング時間の選択などの方法により、e/(d−c)
≧sの関係を満たすよう開口部上部4aを形成してい
る。すなわち、シリコン基板1をエッチングしてビア6
を形成するに際し、ビア6を所望深さまで形成した時に
開口部下部4bにおいて全層2が完全に除去されてシリ
コン基板1が露出した状態になるようにする。ただし、
実際には、ひさし状の残部を無くす余裕として厚みx分
を見込み、e/(d−c+x)=s、x=e/s−(d
−c)>0となるようにする。この厚みsxの分余分に
シリコン基板1が開口上部でエッチングされ段差形状の
6となり、やはりその際にも4aの下でも横方向にもエ
ッチングが入り庇ができるが、シリコンのエッチング量
分sxは少ないので庇量は実用上問題にならない。更
に、選択比を小さくし、横方向エッチングを抑えたシリ
コンエッチングであれば、庇量の問題は更に緩和でき
る。
【0034】(第2実施形態)図10に、本発明の第2
実施形態における半導体装置の製造工程を示し、これら
の図に基づいて半導体装置の製造方法を説明する。ま
ず、図10(a)に示す工程では、第1実施形態の図1
〜図4と同様の工程を行ない、シリコン基板1の上に備
えられた全層2に対して開口部上部4aおよび開口部下
部4bを形成する。そして、第1実施形態の図5、図6
と同様の工程を行ない、シリコン基板1に対してビア6
を形成していく。このとき、開口部下部4bの厚みが徐
々に薄くなっていき、このままビア6の形成のためのエ
ッチング工程を進めれば最終的に開口部下部4bがなく
なることになるが、開口部下部4bが無くなるまでエッ
チング工程を進めないようにして開口部下部4bを残
す。
【0035】そして、シリコン除去用のエッチャントに
代えてシリコン酸化膜除去用の異方性エッチングを用
い、全層2をエッチングする。これにより、開口部下部
4bがなくなり、全層2がビア6に対してひさし状に飛
び出るように残ることを完全に防止することができる。
【0036】このように、開口部下部4bがなくなる前
にシリコン除去用のエッチングを止め、シリコン酸化膜
除去用のエッチングによって開口部下部4bを除去する
ことで第1実施形態と同様の効果をより確実に得ること
ができる。
【0037】(第3実施形態)図11、図12に、本発
明の第3実施形態における半導体装置の製造工程を示
し、これらの図を基づいて半導体装置の製造方法を説明
する。なお、図11、図12では、紙面左側には製造工
程中における半導体装置の断面構成、紙面右側には半導
体装置の上面図が示してある。
【0038】まず、図11(a)に示す工程では、フォ
トリソグラフィ工程により、シリコン基板1の上に備え
られた全層2の表面に配線形成用の溝(第1の溝)4c
を形成する。この後、図11(b)に示す工程では、全
層2の上にフォトレジストを成膜すると共に、フォトレ
ジストの所定領域を開口させたのち、フォトレジストを
マスクとしたエッチングを施すことで、溝4c内に開口
部上部4aを形成する。さらに、図11(c)に示す工
程では、図11(b)と同様の工程を行なうことで、開
口部上部4a内において開口部上部4aの開口幅よりも
狭い開口部4bを形成する。なお、図11(b)、
(c)で形成した開口部上部4a、開口部下部4bは、
第1実施形態で形成したものと同様の役割を果たすもの
である。
【0039】そして、図12(a)に示す工程では、第
1実施形態の図5、図6と同様の工程を行ない、シリコ
ン基板1に対してビア6を形成していく。そして、図1
2(b)に示す工程では、開口部下部4bがなくなる前
にシリコン除去用のエッチングを止め、シリコン酸化膜
除去用のエッチングに切替えることで、開口部下部4b
をなくす。この後、図12(c)に示す工程では、等方
性エッチングを行い、ビア6のコーナー部の丸めを処理
を行う。
【0040】以上の製造方法によれば、開口部上部4a
よりも上に形成した溝4cがビア6の形成後にも同様の
形状で残るようにすることができる。このように、開口
部上部4aの上に溝4cを形成するような場合において
も、本発明の一実施形態を適用することが可能である。
なお、ここでは、第2実施形態と同様に開口部下部4b
がなくなる前にシリコン除去用のエッチングを止めてい
るが、第1実施形態のような開口部下部4bがなくなる
までシリコン除去用のエッチングを行なうようにしても
良い。
【0041】(第4実施形態)図13に、本発明の第4
実施形態における半導体装置の製造工程を示し、これら
の図に基づいて半導体装置の製造方法を説明する。ま
ず、図13(a)に示す工程では、フォトリソグラフィ
工程により、シリコン基板1の上に備えられた全層2の
表面に配線形成用の溝(第2の溝)8を形成する。この
後、図13(b)に示す工程では、全層2の上にフォト
レジストを成膜すると共に、フォトレジストの所定領域
を開口させたのち、フォトレジストをマスクとしてシリ
コン基板1が露出するまでエッチングを施すことで、溝
8内に凹部9を形成する。
【0042】そして、図13(c)に示す工程では、溝
8および凹部9内を含むシリコン酸化膜2の表面にシリ
コン酸化膜(絶縁膜)10を形成する。これにより、溝
8および凹部9がシリコン酸化膜10の膜厚分狭めら
れ、第3実施形態と同様に溝4cおよび開口部上部4a
が形成される。この後、図13(d)に示す工程では、
第3実施形態における図11(c)と同様の工程を行な
うことで開口部下部4bを形成する。この後の工程は図
示しないが、第3実施形態における図12(a)〜
(c)と同様の工程を行なうことで、シリコン基板1に
ビア6を形成することができる。
【0043】このように、溝8および凹部9を形成した
後でシリコン酸化膜10を形成するようにしても第3実
施形態と同様の効果を得ることが可能である。
【0044】(他の実施形態)上記実施形態では、絶縁
層として、層間絶縁膜等となるシリコン酸化膜2bを例
に挙げて説明したが、シリコン酸化膜だけでなく、他の
絶縁膜であっても同様に本発明を適用することが可能で
ある。また、絶縁層は1つの膜によって形成されている
ものに限らず、複数層のものであっても良い。
【0045】また、上記実施形態では、半導体装置の構
成後に貫通電極を形成する方法を述べているが、半導体
装置の最終の配線層形成と貫通電極形成を兼用すること
も可能である。例えば、半導体装置の最終配線を図12
の4cで形成し、その下層との電気接続口を4で形成す
る。このようにすれば製造工程の簡略化を図ることがで
きる。更に、半導体装置以外でも、シリコン基板に貫通
電極を設ける場合には、図14における配線層およびパ
ッシペーション層12aは存在しないが、ビア16には
12bによる庇が生ずるが、本発明の適用によりこの庇
は解消される。
【図面の簡単な説明】
【図1】本発明の第1実施形態における半導体装置の製
造工程を示す図である。
【図2】図1に続く半導体装置の製造工程を示す図であ
る。
【図3】図2に続く半導体装置の製造工程を示す図であ
る。
【図4】図3に続く半導体装置の製造工程を示す図であ
る。
【図5】図4に続く半導体装置の製造工程を示す図であ
る。
【図6】図5に続く半導体装置の製造工程を示す図であ
る。
【図7】図6に続く半導体装置の製造工程を示す図であ
る。
【図8】開口部上部4aと開口部下部4bとの開口幅等
についてのサイズを説明した図である。
【図9】マスクずれ時における開口部上部4aと開口部
下部4bとの開口幅についてのサイズを説明した図であ
る。
【図10】本発明の第2実施形態における半導体装置の
製造工程を示す図である。
【図11】本発明の第3実施形態における半導体装置の
製造工程を示す図である。
【図12】図11に続く半導体装置の製造工程を示す図
である。
【図13】本発明の第4実施形態における半導体装置の
製造工程を示す図である。
【図14】従来の半導体装置におけるビア形成工程を示
した図である。
【符号の説明】
1…シリコン基板、2…配線層、パッシベーション層お
よび絶縁膜、4…開口部、4a…開口部上部、4b…開
口部下部、6…ビア。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米村 均 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 Fターム(参考) 4M104 AA01 BB04 DD04 DD08 DD15 DD16 DD37 DD52 DD53 DD99 HH20 5F004 AA04 DB01 DB03 EA02 EA06 EA10 EA28 EB02 EB08 5F033 MM30 PP15 PP27 PP28 QQ07 QQ09 QQ11 QQ16 QQ18 QQ37 QQ46 RR04 XX00

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板(1)の上に形成された配線
    層及びパッシベーション層(2a)の表面上に絶縁層
    (2b)を形成する絶縁層形成工程と、 前記絶縁層(2b)と前記配線層およびパッシベーショ
    ン層(2a)とを合わせた層(2)に前記半導体基板
    (1)の表面まで達する開口部(4)を形成する開口部
    形成工程と、 前記絶縁層(2b)をマスクとして用い、前記開口部
    (4)を通じて前記半導体基板(1)をエッチングする
    エッチング工程と、 前記エッチングによる半導体基板(1)における除去部
    分(6)内に絶縁層と電極を形成する貫通電極形成工程
    とを含み、 前記開口部形成工程では、前記開口部(4)を段付き形
    状とし、該開口部(4)のうち前記半導体基板(1)か
    ら離れる側となる開口部上部(4a)の開口幅を、前記
    半導体基板(1)から近い側となる開口部下部(4b)
    の開口幅よりも広げることを特徴とする半導体装置の製
    造方法。
  2. 【請求項2】 前記開口部形成工程では、 前記開口部上部(4a)の厚みをc、前記配線層及びパ
    ッシベーション層(2a)と前記絶縁層(2b)とを合
    わせた層(2)の厚みをd、前記半導体基板(1)に対
    して前記エッチングを行う深さをeとし、前記エッチン
    グによる前記配線層及びパッシベーション層(2a)と
    前記絶縁層(2b)とを合わせた層(2)のエッチング
    速度に対する前記半導体基板(1)のエッチング速度比
    をsとすると、e/(d−c)≦sの関係を満たすよう
    に前記開口部(4)を形成することを特徴とする請求項
    1に記載の半導体装置の製造方法。
  3. 【請求項3】 前記開口部形成工程は、 前記配線層及びパッシベーション層(2a)と前記絶縁
    層(2b)とを合わせた層(2)を前記半導体基板
    (1)の表面が露出しない所定の深さまで除去すること
    で前記開口部上部(4a)を形成する第1除去工程と、 前記開口部上部(4a)内において、前記配線層及びパ
    ッシベーション層(2a)と前記絶縁層(2b)とを合
    わせた層(2)を前記半導体基板(1)の表面が露出す
    るまで除去することで前記開口部下部(4b)を形成す
    る第2除去工程と、を有していることを特徴とする請求
    項2に記載の半導体装置の製造方法。
  4. 【請求項4】 前記開口部形成工程では、 前記第1除去工程において前記開口部上部(4a)を形
    成するために用いるマスクと、前記第2工程において前
    記開口部下部(4b)を形成するために用いるマスクと
    のマスクずれ量の最大値がTとなる場合、前記半導体基
    板(1)に対して深さeとなるまで前記エッチングを行
    った場合に該エッチングでの除去部分(6)の幅をfと
    し、前記エッチング工程において前記配線層及びパッシ
    ベーション層(2a)と前記絶縁層(2b)とを合わせ
    た層(2)が横方向にエッチングされる量をgとする
    と、(b+2g−f)/2≧Tの関係を満たすように前
    記開口部(4)を形成することを特徴とする請求項3に
    記載の半導体装置の製造方法。
  5. 【請求項5】 前記エッチング工程では、 前記配線層及びパッシベーション層(2a)と前記絶縁
    層(2b)とを合わせた層(2)のうち前記開口部下部
    (4b)がなくなるまで継続して、または、選択比が小
    さく横方向エッチングが少ない条件に切り替えてシリコ
    ン除去用のエッチングを行なうことを特徴とする請求項
    2及び3に記載の半導体装置の製造方法。
  6. 【請求項6】 前記エッチング工程では、 前記配線層及びパッシベーション層(2a)と前記絶縁
    層(2b)とを合わせた層(2)のうち前記開口部下部
    (4b)がなくならないようにシリコン除去用のエッチ
    ングを施す工程を行なった後、前記配線層及びパッシベ
    ーション層(2a)と前記絶縁層(2b)とを合わせた
    層(2)のうち前記開口部下部(4b)がなくなるよう
    に絶縁膜除去用のエッチングを行なうことを特徴とする
    請求項2及び3に記載の半導体装置の製造方法。
  7. 【請求項7】 前記開口部形成工程の前に、前記配線層
    及びパッシベーション層(2a)と前記絶縁層(2b)
    とを合わせた層(2)の表面に第1の溝(4c)を形成
    する工程を有し、この溝(4c)内に前記開口部上部
    (4a)および前記開口部下部(4b)を有する前記開
    口部(4)を形成することを特徴とする請求項1乃至6
    のいずれか1つに記載の半導体装置の製造方法。
  8. 【請求項8】 前記開口部形成工程の前に、前記配線層
    及びパッシベーション層(2a)と前記絶縁層(2b)
    とを合わせた層(2b)の表面に第2の溝(8)を形成
    する工程と、前記第2の溝(8)内に凹部(9)を形成
    する工程と、前記第2の溝(8)および前記凹部(9)
    を含む前記配線層及びパッシベーション層(2a)と前
    記絶縁層(2b)とを合わせた層(2)上に所定膜厚の
    絶縁層(10)を成膜することによって、前記第2の溝
    (8)および前記凹部(9)の幅を狭め、前記第1の溝
    (4c)および前記開口部上部(4a)を形成する工程
    とを有することを特徴とする請求項7に記載の半導体装
    置の製造方法。
  9. 【請求項9】 前記半導体基板(1)の除去部分となる
    ビア形状を開口に向かって順次開く形状にするために、
    前記ビア形状内において、前記半導体基板(1)の角を
    取るスパッターエッチングを加えることを特徴とする請
    求項5に記載の半導体装置の製造方法。
  10. 【請求項10】前記半導体基板(1)の除去部分となる
    ビア形状を開口に向かって順次開く形状にするために、
    前記ビア形状内において、前記半導体基板(1)の角を
    取る等方性エッチング、又はスパッターエッチングを加
    えることを特徴とする請求項6に記載の半導体装置の製
    造方法。
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