JP2003031520A

JP2003031520A - 半導体装置の製造方法

Info

Publication number: JP2003031520A
Application number: JP2001212431A
Authority: JP
Inventors: Manabu Tomisaka; 学富坂; Hitoshi Yonemura; 均米村
Original assignee: Denso Corp; Sony Corp
Current assignee: Denso Corp; Sony Corp
Priority date: 2001-07-12
Filing date: 2001-07-12
Publication date: 2003-01-31
Anticipated expiration: 2021-07-12
Also published as: JP4770079B2

Abstract

(57)【要約】【課題】絶縁膜が貫通孔からひさし状に飛び出ること
を防止することにより、半導体基板に良好な貫通電極が
形成できるようにする。【解決手段】エッチング時に、配線層及びパッシベー
ション膜２ａとシリコン酸化膜２ｂとを合わせた全層２
をマスクとし、この全層２の開口部４を段付き形状とし
て、開口部４のうちシリコン基板１から離れる側となる
開口部上部４ａにおいて、シリコン基板１から近い側と
なる開口部下部４ｂの開口幅を広げる。このようにすれ
ば、エッチング時に開口部下部４ｂにおいて全層２が消
失し、エッチング終了時に開口部４の開口幅が開口部上
部４ａと同等となる。これにより、全層２が貫通孔から
ひさし状に飛び出ないようにでき、良好な貫通電極とす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板に貫通
電極を備える半導体装置の製造方法に適用して好適であ
る。

【０００２】

【従来の技術】図１４は、従来より用いられているビア
形成工程を示したものである。従来では、レジストマス
ク１３で酸化膜に開口部１４を形成し（図１４
（ｂ））、その酸化膜の開口部でシリコン基板１１にビ
ア１６を形成するようにしている（図１４（ｃ））。以
下詳細に手順を説明する。

【０００３】半導体装置の構造（シリコン基板１１と配
線層及びパッシベーション膜１２ａ）上に酸化膜（Ｓｉ
Ｏ₂膜）等のＳｉエッチングでのマスク材となる絶縁層
１２ｂを形成したのち、フォトレジスト１３を塗り、フ
ォトリソグラフィによって所望の部分に開口部１３ａを
形成する（図１４（ａ））。つぎに、酸化膜１２ａとＬ
ＳＩ構造の配線層および絶縁層１２ｂを合わせてＳｉＯ
₂用の異方性エッチングで開口部１４を形成し、フォト
レジストを除去する（図１４（ｂ））。この後、図１４
（ｃ）に示すように酸化膜１２ｂをマスクとした異方性
のドライエッチングを施すことで、シリコン基板１１に
ビア１６を形成するようにしている。

【０００４】そして、この後、このビアの内壁にＳｉＯ
₂などの絶縁膜を形成し、金属などの電気伝導物質をめ
っき処理などを用いて埋め込み、シリコン基板１１を裏
面側から薄肉化することで、ビア１６に埋め込まれた伝
導物質を露出させて貫通電極とする。

【０００５】

【発明が解決しようとする課題】しかしながら、ドライ
エッチングの際にはシリコン基板１１の横方向エッチン
グも行われるため、シリコン基板１１に形成されるビア
１６は横方向にも広がり、このときに半導体装置の構造
の配線層およびパッシベーション層１２ａおよびマスク
として用いた絶縁層１２ｂが、ビア１６から飛び出るよ
うに残ってしまう。このような場合、貫通孔内壁へのめ
っき処理のシード層形成をスパッタによって行うことが
できないし、また、貫通構内をめっきで埋め込んだ際に
ボイドを発生させるという問題を発生させる。

【０００６】本発明は上記点に鑑みて、絶縁膜が貫通孔
からひさし状に飛び出ることを防止することにより、半
導体基板に良好な貫通電極が形成できるようにすること
を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至９に記載の発明では、半導体基板
（１）の上に形成された配線層及びパッシベーション層
（２ａ）の表面上に絶縁層（２ｂ）を形成する絶縁層形
成工程と、絶縁層（２ｂ）と配線層およびパッシベーシ
ョン層（２ａ）とを合わせた層（２）に半導体基板
（１）の表面まで達する開口部（４）を形成する開口部
形成工程と、絶縁層（２ｂ）をマスクとして用い、開口
部（４）を通じて半導体基板（１）をエッチングするエ
ッチング工程と、エッチングによる半導体基板（１）に
おける除去部分（６）内に絶縁層と電極を形成する貫通
電極形成工程とを含み、開口部形成工程では、開口部
（４）を段付き形状とし、該開口部（４）のうち半導体
基板（１）から離れる側となる開口部上部（４ａ）の開
口幅を、半導体基板（１）から近い側となる開口部下部
（４ｂ）の開口幅よりも広げることを特徴としている。

【０００８】このように、開口部（４）を段付き形状と
して開口部上部（４ａ）と開口部下部（４ｂ）となるよ
うにすれば、エッチング時に開口部下部（４ｂ）におい
て層（２）が消失し、エッチング終了時に開口部（４）
の開口幅が開口部上部（４ａ）と同等になる。これによ
り、絶縁層（２ｂ）と配線層およびパッシベーション層
（２ａ）とを合わせた層（２）が貫通孔からひさし状に
飛び出ないようにでき、良好な貫通電極とすることがで
きる。

【０００９】また、段付き形状の開口部（４）の形成
は、例えば、請求項３に示すように、配線層及びパッシ
ベーション層（２ａ）と絶縁層（２ｂ）とを合わせた層
（２）を半導体基板（１）の表面が露出しない所定の深
さｃまで除去することで開口部上部（４ａ）を形成する
第１除去工程と、開口部上部（４ａ）内において、層
（２）を半導体基板（１）の表面が露出するまで除去す
ることで開口下部（４ｂ）を形成する第２除去工程とを
有して行われる。

【００１０】請求項４に記載の発明では、開口部形成工
程では、第１除去工程において開口部上部（４ａ）を形
成するために用いるマスクと、第２工程において開口部
下部（４ｂ）を形成するために用いるマスクとのマスク
ずれ量の最大値がＴとなる場合、（ｂ−ｆ）／２≧Ｔの
関係を満たすように開口部（４）を形成すれば、第１除
去工程と第２除去工程におけるマスクずれ量を見込むこ
とができ、マスクずれが生じてもエッチング終了時に確
実にひさし状に配線層及びパッシベーション層（２ａ）
と絶縁層（２ｂ）とを合わせた層（２）が残ることを防
止することができる。

【００１１】さらに、エッチング工程において配線層及
びパッシベーション層（２ａ）と絶縁層（２ｂ）とを合
わせた層（２）が横方向にエッチングされる量ｇを見込
めば、開口部形成工程では、（ｂ＋２ｇ−ｆ）／２≧Ｔ
の関係を満たすように開口部（４）を形成すればよい。

【００１２】また、請求項６に示すように、配線層及び
パッシベーション層（２ａ）と絶縁層（２ｂ）とを合わ
せた層（２）のうち開口部下部（４ｂ）がなくならない
ようにシリコン除去用のエッチングを施す工程を行なっ
た後、配線層及びパッシベーション層（２ａ）と絶縁層
（２ｂ）とを合わせた層（２）のうち開口部下部（４
ｂ）がなくなるように絶縁膜除去用のエッチングを行な
うようにすると、開口部（６）に何らの影響を与えるこ
となく、確実にひさし状に配線層及びパッシベーション
層（２ａ）と絶縁層（２ｂ）とを合わせた層（２）が残
ることを防止することができる。

【００１３】請求項７に記載の発明では、開口部形成工
程の前に、配線層及びパッシベーション層（２ａ）と絶
縁層（２ｂ）とを合わせた層（２）の表面に第１の溝
（４ｃ）を形成する工程を有し、開口部形成工程では、
第１の溝（４ｃ）内に開口部上部（４ａ）および開口部
下部（４ｂ）を有する開口部（４）を形成することを特
徴としている。このように、第１の溝（４ｃ）内に開口
部（４）を形成するようにした場合、エッチング工程後
にも第１の溝（４ｃ）をエッチング工程前と同様の形状
で残すことができる。

【００１４】この場合、請求項８に示すように、開口部
形成工程の前に、配線層及びパッシベーション層（２
ａ）と絶縁層（２ｂ）とを合わせた層（２）の表面に第
２の溝（８）を形成すると共に、第２の溝（８）内に凹
部（９）を形成しておき、第２の溝（８）および凹部
（９）を含む配線層及びパッシベーション層（２ａ）と
絶縁層（２ｂ）とを合わせた層（２）上に所定膜厚の絶
縁膜（１０）を成膜することによって、第２の溝（８）
および凹部（９）の幅を狭め、第１の溝（４ｃ）および
開口部上部（４ａ）を形成するようにすることも可能で
ある。

【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１６】

【発明の実施の形態】（第１実施形態）本実施形態で
は、本発明の一実施形態を貫通電極が形成される半導体
装置に適用した場合について説明する。図１〜図７に、
半導体装置の製造工程を示し、これらの図に基づいて半
導体装置の製造方法を説明する。なお、最終的に貫通電
極を形成する工程に関しては従来と同様であるため、こ
こでは図示しないものとする。

【００１７】〔図１に示す工程〕まず、半導体基板とし
てシリコン基板１を用意し、シリコン基板１に対して各
種素子、配線、パッシベーションの形成２ａを行った
後、半導体装置の構成（すなわち素子が形成されたシリ
コン基板１と配線及びパッシベーション膜２ａ）の表面
上にＳｉビア６開口のエッチング時のマスクとなる絶縁
層２ｂ、例えばシリコン酸化膜などを成膜する。

【００１８】その後、シリコン酸化膜２ｂの上にフォト
レジスト３を成膜すると共に、フォトレジスト３の所望
部分を開口させて開口部３ａを形成する。

【００１９】〔図２に示す工程〕フォトレジスト３をマ
スクとし、シリコン基板１の表面が露出する前までシリ
コン酸化膜２ｂと半導体装置を構成する配線層およびパ
ッシベーション層２ａとの合わせた全層２を所定深さｃ
まで、シリコン酸化膜用の異方性ドライエッチングによ
り除去する。この工程が第１除去工程に相当する。これ
により、シリコン酸化膜２のうちシリコン基板１から離
れる側において、フォトレジストの開口部３ａと同等の
開口幅を有する凹み４ａ、つまり開口上部が形成され
る。以下、この凹み４ａを開口上部という。

【００２０】〔図３に示す工程〕フォトレジスト３を除
去したのち、再びフォトレジスト５を成膜し、開口部上
部４ａ内において、フォトレジスト５を開口させる。こ
れにより、フォトレジスト５に開口部上部４ａの開口幅
より狭い開口部５ａが形成される。

【００２１】〔図４に示す工程〕フォトレジスト５をマ
スクとしてシリコン基板１の表面が露出するまで残りの
全層２を、シリコンとの選択比が大きいシリコン酸化膜
用等の異方性ドライエッチングにより除去する。この工
程が第２除去工程に相当し、上記第１除去工程と共に開
口部形成工程を構成する。これにより、全層２に、開口
部上部４ａおよび、それよりも開口幅が狭い開口部下部
４ｂによる開口部４が形成される。その後、フォトレジ
スト５を除去する。

【００２２】〔図５〜７に示す工程〕全層２をマスクと
した、シリコン酸化膜等との選択比が大きいシリコン用
の異方性のドライエッチングを行い、シリコン基板１に
対してビア６を形成していく。これにより、まず、図５
に示すように、シリコン基板１は開口部下部４ｂの開口
に合わせて除去される。

【００２３】このとき、エッチング量が大きいのでシリ
コン基板１は横方向にもエッチングされ、開口部下部４
ｂの開口よりも広がるようにビア６が形成されていくた
め、全層２がビア６に対してひさし状に飛び出るように
残ることになる。しかしながら、ビア６の形成の際に、
Ｓｉに対するＳｉＯ₂の選択比分、全層２もエッチング
されるため、全層２の全面もそうだが、特に開口部下部
４ｂの厚みが徐々に薄くなっていき、最終的には全層２
における開口部４の開口幅が開口上部４ａの開口幅と同
等になって、開口部上部４ａの開口幅と同サイズのビア
６が形成される。従って、全層２がビア６からひさし状
に飛び出て残ることを防止することができる。

【００２４】この後、このビアの内壁にＳｉＯ₂などの
絶縁膜を形成し、金属などの電気伝導物質をめっき処理
などを用いて埋め込み、シリコン基板１を裏面側から削
って除去・薄肉化することで、ビア６に埋め込まれた伝
導物質を露出させて貫通電極とする。

【００２５】このようにした場合、全層２が貫通孔から
ひさし状に飛び出していないため、スパッタによってめ
っき用シード層形成処理などを行うことができると共
に、めっき処理などが良好に行われるようにできること
から、ボイドの発生が抑制された良好な貫通電極とする
ことができる。

【００２６】ここで、図２〜図４に示した開口部形成工
程における開口部４の開口幅（開口径）の選択方法につ
いて、図８（ａ）、（ｂ）に示す製造工程中の断面図を
参照して具体的に説明する。

【００２７】まず、図８（ａ）、（ｂ）に示すように、
開口部下部４ｂの開口幅をａ、開口部上部４ａの開口幅
をｂ、開口部上部４ａの厚みをｃ、追加するシリコン酸
化膜などの絶縁膜２ｂと半導体装置の構成である配線層
およびパッシベーション層２ａの合計（全層２）の厚み
をｄ、シリコン基板１に対してエッチングを行う深さ
（ビア６の深さ）をｅ、シリコン基板１に対して深さｅ
となるまでエッチングを行った場合におけるエッチング
での除去部分（ビア６）の幅をｆとする。また、エッチ
ングによる全層２のエッチング速度に対するシリコン基
板１のエッチング速度をｓとする。なお、説明の簡略化
のため、半導体装置の構成である配線層およびパッシベ
ーション層２ａと追加されるシリコン酸化膜などの絶縁
層２ｂのエッチングレートは同一として説明する。

【００２８】各部位のサイズ等が上記パラメータで表さ
れるとすると、開口部４の幅方向に対しては、ａ＜ｂ、
ｂ≧ｆの関係を満たすように開口部上部４ａおよび開口
部下部４ｂのサイズ選択を行っている。すなわち、ａ＜
ｂ，ｂ≧ｆとすることによって開口部下部４ｂが開口部
上部４ａの内部に配置されるようにすると共に、最終的
に開口部下部４ｂにおいて全層２が除去されてしまった
時に、ビア６に対して全層２がひさし状に残らないよう
なサイズ選択をしている。

【００２９】また、実際の開口部形成工程においては、
第１除去工程において開口部上部４ａを形成するために
用いるマスクと、第２工程において開口部下部４ｂを形
成するために用いるマスクとのマスクずれが発生し得
る。このため、マスクずれ量の最大値がＴであるとする
と、（ｂ−ｆ）／２≧Ｔの関係を満たすようにもしてい
る。

【００３０】このマスクずれ量に関して、図９に示す断
面図を用いて説明する。図９に示すように、最大のずれ
量でマスクずれが発生したと仮定すると、開口部上部４
ａの開口端から開口部下部４ｂの開口端までの距離が最
も短くなる部分（紙面右側部分）においては、その距離
が（ｂ−ａ）／２−Ｔとなる。これに対し、開口部下部
４ｂの開口端からビア６の側壁面までの距離の関係が
（ｆ−ａ）／２となる。このため、開口部上部４ａの開
口端から開口部下部４ｂの開口端までの距離が最も短く
なる部分が開口部下部４ｂの開口端からビア６の側壁面
までの距離以上でなければならない。すなわち、（ｂ−
ａ）／２−Ｔ≧（ｆ−ａ）／２である必要があり、この
関係を簡略化すると、（ｂ−ｆ）／２≧Ｔとなる。

【００３１】従って、このような関係を満たすようにす
ることで、マスクずれ量が最大となったとしてもビア６
から全層２がひさし状に飛び出ることを防止することが
できる。

【００３２】なお、実際には、ビア６の形状のためのエ
ッチング時に全層２も横方向にエッチングされることに
なるため、この横方向におけるエッチング量をｇとする
と、エッチング終了時には横方向エッチングの分、開口
部上部４ａの開口端が交代することになるため、上記関
係は（ｂ−ａ）／２＋ｇ−Ｔ≧（ｆ−ａ）／２となる。
この関係を簡略化すると、（ｂ＋２ｇ−ｆ）／２≧Ｔと
なり、この関係を満たせば上記効果を得ることができ
る。

【００３３】一方、開口部４の厚み方向に対しては、エ
ッチング時間の選択などの方法により、ｅ／（ｄ−ｃ）
≧ｓの関係を満たすよう開口部上部４ａを形成してい
る。すなわち、シリコン基板１をエッチングしてビア６
を形成するに際し、ビア６を所望深さまで形成した時に
開口部下部４ｂにおいて全層２が完全に除去されてシリ
コン基板１が露出した状態になるようにする。ただし、
実際には、ひさし状の残部を無くす余裕として厚みｘ分
を見込み、ｅ／（ｄ−ｃ＋ｘ）＝ｓ、ｘ＝ｅ／ｓ−（ｄ
−ｃ）＞０となるようにする。この厚みｓｘの分余分に
シリコン基板１が開口上部でエッチングされ段差形状の
６となり、やはりその際にも４ａの下でも横方向にもエ
ッチングが入り庇ができるが、シリコンのエッチング量
分ｓｘは少ないので庇量は実用上問題にならない。更
に、選択比を小さくし、横方向エッチングを抑えたシリ
コンエッチングであれば、庇量の問題は更に緩和でき
る。

【００３４】（第２実施形態）図１０に、本発明の第２
実施形態における半導体装置の製造工程を示し、これら
の図に基づいて半導体装置の製造方法を説明する。ま
ず、図１０（ａ）に示す工程では、第１実施形態の図１
〜図４と同様の工程を行ない、シリコン基板１の上に備
えられた全層２に対して開口部上部４ａおよび開口部下
部４ｂを形成する。そして、第１実施形態の図５、図６
と同様の工程を行ない、シリコン基板１に対してビア６
を形成していく。このとき、開口部下部４ｂの厚みが徐
々に薄くなっていき、このままビア６の形成のためのエ
ッチング工程を進めれば最終的に開口部下部４ｂがなく
なることになるが、開口部下部４ｂが無くなるまでエッ
チング工程を進めないようにして開口部下部４ｂを残
す。

【００３５】そして、シリコン除去用のエッチャントに
代えてシリコン酸化膜除去用の異方性エッチングを用
い、全層２をエッチングする。これにより、開口部下部
４ｂがなくなり、全層２がビア６に対してひさし状に飛
び出るように残ることを完全に防止することができる。

【００３６】このように、開口部下部４ｂがなくなる前
にシリコン除去用のエッチングを止め、シリコン酸化膜
除去用のエッチングによって開口部下部４ｂを除去する
ことで第１実施形態と同様の効果をより確実に得ること
ができる。

【００３７】（第３実施形態）図１１、図１２に、本発
明の第３実施形態における半導体装置の製造工程を示
し、これらの図を基づいて半導体装置の製造方法を説明
する。なお、図１１、図１２では、紙面左側には製造工
程中における半導体装置の断面構成、紙面右側には半導
体装置の上面図が示してある。

【００３８】まず、図１１（ａ）に示す工程では、フォ
トリソグラフィ工程により、シリコン基板１の上に備え
られた全層２の表面に配線形成用の溝（第１の溝）４ｃ
を形成する。この後、図１１（ｂ）に示す工程では、全
層２の上にフォトレジストを成膜すると共に、フォトレ
ジストの所定領域を開口させたのち、フォトレジストを
マスクとしたエッチングを施すことで、溝４ｃ内に開口
部上部４ａを形成する。さらに、図１１（ｃ）に示す工
程では、図１１（ｂ）と同様の工程を行なうことで、開
口部上部４ａ内において開口部上部４ａの開口幅よりも
狭い開口部４ｂを形成する。なお、図１１（ｂ）、
（ｃ）で形成した開口部上部４ａ、開口部下部４ｂは、
第１実施形態で形成したものと同様の役割を果たすもの
である。

【００３９】そして、図１２（ａ）に示す工程では、第
１実施形態の図５、図６と同様の工程を行ない、シリコ
ン基板１に対してビア６を形成していく。そして、図１
２（ｂ）に示す工程では、開口部下部４ｂがなくなる前
にシリコン除去用のエッチングを止め、シリコン酸化膜
除去用のエッチングに切替えることで、開口部下部４ｂ
をなくす。この後、図１２（ｃ）に示す工程では、等方
性エッチングを行い、ビア６のコーナー部の丸めを処理
を行う。

【００４０】以上の製造方法によれば、開口部上部４ａ
よりも上に形成した溝４ｃがビア６の形成後にも同様の
形状で残るようにすることができる。このように、開口
部上部４ａの上に溝４ｃを形成するような場合において
も、本発明の一実施形態を適用することが可能である。
なお、ここでは、第２実施形態と同様に開口部下部４ｂ
がなくなる前にシリコン除去用のエッチングを止めてい
るが、第１実施形態のような開口部下部４ｂがなくなる
までシリコン除去用のエッチングを行なうようにしても
良い。

【００４１】（第４実施形態）図１３に、本発明の第４
実施形態における半導体装置の製造工程を示し、これら
の図に基づいて半導体装置の製造方法を説明する。ま
ず、図１３（ａ）に示す工程では、フォトリソグラフィ
工程により、シリコン基板１の上に備えられた全層２の
表面に配線形成用の溝（第２の溝）８を形成する。この
後、図１３（ｂ）に示す工程では、全層２の上にフォト
レジストを成膜すると共に、フォトレジストの所定領域
を開口させたのち、フォトレジストをマスクとしてシリ
コン基板１が露出するまでエッチングを施すことで、溝
８内に凹部９を形成する。

【００４２】そして、図１３（ｃ）に示す工程では、溝
８および凹部９内を含むシリコン酸化膜２の表面にシリ
コン酸化膜（絶縁膜）１０を形成する。これにより、溝
８および凹部９がシリコン酸化膜１０の膜厚分狭めら
れ、第３実施形態と同様に溝４ｃおよび開口部上部４ａ
が形成される。この後、図１３（ｄ）に示す工程では、
第３実施形態における図１１（ｃ）と同様の工程を行な
うことで開口部下部４ｂを形成する。この後の工程は図
示しないが、第３実施形態における図１２（ａ）〜
（ｃ）と同様の工程を行なうことで、シリコン基板１に
ビア６を形成することができる。

【００４３】このように、溝８および凹部９を形成した
後でシリコン酸化膜１０を形成するようにしても第３実
施形態と同様の効果を得ることが可能である。

【００４４】（他の実施形態）上記実施形態では、絶縁
層として、層間絶縁膜等となるシリコン酸化膜２ｂを例
に挙げて説明したが、シリコン酸化膜だけでなく、他の
絶縁膜であっても同様に本発明を適用することが可能で
ある。また、絶縁層は１つの膜によって形成されている
ものに限らず、複数層のものであっても良い。

【００４５】また、上記実施形態では、半導体装置の構
成後に貫通電極を形成する方法を述べているが、半導体
装置の最終の配線層形成と貫通電極形成を兼用すること
も可能である。例えば、半導体装置の最終配線を図１２
の４ｃで形成し、その下層との電気接続口を４で形成す
る。このようにすれば製造工程の簡略化を図ることがで
きる。更に、半導体装置以外でも、シリコン基板に貫通
電極を設ける場合には、図１４における配線層およびパ
ッシペーション層１２ａは存在しないが、ビア１６には
１２ｂによる庇が生ずるが、本発明の適用によりこの庇
は解消される。

【図面の簡単な説明】

【図１】本発明の第１実施形態における半導体装置の製
造工程を示す図である。

【図２】図１に続く半導体装置の製造工程を示す図であ
る。

【図３】図２に続く半導体装置の製造工程を示す図であ
る。

【図４】図３に続く半導体装置の製造工程を示す図であ
る。

【図５】図４に続く半導体装置の製造工程を示す図であ
る。

【図６】図５に続く半導体装置の製造工程を示す図であ
る。

【図７】図６に続く半導体装置の製造工程を示す図であ
る。

【図８】開口部上部４ａと開口部下部４ｂとの開口幅等
についてのサイズを説明した図である。

【図９】マスクずれ時における開口部上部４ａと開口部
下部４ｂとの開口幅についてのサイズを説明した図であ
る。

【図１０】本発明の第２実施形態における半導体装置の
製造工程を示す図である。

【図１１】本発明の第３実施形態における半導体装置の
製造工程を示す図である。

【図１２】図１１に続く半導体装置の製造工程を示す図
である。

【図１３】本発明の第４実施形態における半導体装置の
製造工程を示す図である。

【図１４】従来の半導体装置におけるビア形成工程を示
した図である。

【符号の説明】

１…シリコン基板、２…配線層、パッシベーション層お
よび絶縁膜、４…開口部、４ａ…開口部上部、４ｂ…開
口部下部、６…ビア。

───────────────────────────────────────────────────── フロントページの続き (72)発明者米村均東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 4M104 AA01 BB04 DD04 DD08 DD15 DD16 DD37 DD52 DD53 DD99 HH20 5F004 AA04 DB01 DB03 EA02 EA06 EA10 EA28 EB02 EB08 5F033 MM30 PP15 PP27 PP28 QQ07 QQ09 QQ11 QQ16 QQ18 QQ37 QQ46 RR04 XX00

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）の上に形成された配線
層及びパッシベーション層（２ａ）の表面上に絶縁層
（２ｂ）を形成する絶縁層形成工程と、前記絶縁層（２ｂ）と前記配線層およびパッシベーショ
ン層（２ａ）とを合わせた層（２）に前記半導体基板
（１）の表面まで達する開口部（４）を形成する開口部
形成工程と、前記絶縁層（２ｂ）をマスクとして用い、前記開口部
（４）を通じて前記半導体基板（１）をエッチングする
エッチング工程と、前記エッチングによる半導体基板（１）における除去部
分（６）内に絶縁層と電極を形成する貫通電極形成工程
とを含み、前記開口部形成工程では、前記開口部（４）を段付き形
状とし、該開口部（４）のうち前記半導体基板（１）か
ら離れる側となる開口部上部（４ａ）の開口幅を、前記
半導体基板（１）から近い側となる開口部下部（４ｂ）
の開口幅よりも広げることを特徴とする半導体装置の製
造方法。
【請求項２】前記開口部形成工程では、前記開口部上部（４ａ）の厚みをｃ、前記配線層及びパ
ッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合
わせた層（２）の厚みをｄ、前記半導体基板（１）に対
して前記エッチングを行う深さをｅとし、前記エッチン
グによる前記配線層及びパッシベーション層（２ａ）と
前記絶縁層（２ｂ）とを合わせた層（２）のエッチング
速度に対する前記半導体基板（１）のエッチング速度比
をｓとすると、ｅ／（ｄ−ｃ）≦ｓの関係を満たすよう
に前記開口部（４）を形成することを特徴とする請求項
１に記載の半導体装置の製造方法。
【請求項３】前記開口部形成工程は、前記配線層及びパッシベーション層（２ａ）と前記絶縁
層（２ｂ）とを合わせた層（２）を前記半導体基板
（１）の表面が露出しない所定の深さまで除去すること
で前記開口部上部（４ａ）を形成する第１除去工程と、前記開口部上部（４ａ）内において、前記配線層及びパ
ッシベーション層（２ａ）と前記絶縁層（２ｂ）とを合
わせた層（２）を前記半導体基板（１）の表面が露出す
るまで除去することで前記開口部下部（４ｂ）を形成す
る第２除去工程と、を有していることを特徴とする請求
項２に記載の半導体装置の製造方法。
【請求項４】前記開口部形成工程では、前記第１除去工程において前記開口部上部（４ａ）を形
成するために用いるマスクと、前記第２工程において前
記開口部下部（４ｂ）を形成するために用いるマスクと
のマスクずれ量の最大値がＴとなる場合、前記半導体基
板（１）に対して深さｅとなるまで前記エッチングを行
った場合に該エッチングでの除去部分（６）の幅をｆと
し、前記エッチング工程において前記配線層及びパッシ
ベーション層（２ａ）と前記絶縁層（２ｂ）とを合わせ
た層（２）が横方向にエッチングされる量をｇとする
と、（ｂ＋２ｇ−ｆ）／２≧Ｔの関係を満たすように前
記開口部（４）を形成することを特徴とする請求項３に
記載の半導体装置の製造方法。
【請求項５】前記エッチング工程では、前記配線層及びパッシベーション層（２ａ）と前記絶縁
層（２ｂ）とを合わせた層（２）のうち前記開口部下部
（４ｂ）がなくなるまで継続して、または、選択比が小
さく横方向エッチングが少ない条件に切り替えてシリコ
ン除去用のエッチングを行なうことを特徴とする請求項
２及び３に記載の半導体装置の製造方法。
【請求項６】前記エッチング工程では、前記配線層及びパッシベーション層（２ａ）と前記絶縁
層（２ｂ）とを合わせた層（２）のうち前記開口部下部
（４ｂ）がなくならないようにシリコン除去用のエッチ
ングを施す工程を行なった後、前記配線層及びパッシベ
ーション層（２ａ）と前記絶縁層（２ｂ）とを合わせた
層（２）のうち前記開口部下部（４ｂ）がなくなるよう
に絶縁膜除去用のエッチングを行なうことを特徴とする
請求項２及び３に記載の半導体装置の製造方法。
【請求項７】前記開口部形成工程の前に、前記配線層
及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）
とを合わせた層（２）の表面に第１の溝（４ｃ）を形成
する工程を有し、この溝（４ｃ）内に前記開口部上部
（４ａ）および前記開口部下部（４ｂ）を有する前記開
口部（４）を形成することを特徴とする請求項１乃至６
のいずれか１つに記載の半導体装置の製造方法。
【請求項８】前記開口部形成工程の前に、前記配線層
及びパッシベーション層（２ａ）と前記絶縁層（２ｂ）
とを合わせた層（２ｂ）の表面に第２の溝（８）を形成
する工程と、前記第２の溝（８）内に凹部（９）を形成
する工程と、前記第２の溝（８）および前記凹部（９）
を含む前記配線層及びパッシベーション層（２ａ）と前
記絶縁層（２ｂ）とを合わせた層（２）上に所定膜厚の
絶縁層（１０）を成膜することによって、前記第２の溝
（８）および前記凹部（９）の幅を狭め、前記第１の溝
（４ｃ）および前記開口部上部（４ａ）を形成する工程
とを有することを特徴とする請求項７に記載の半導体装
置の製造方法。
【請求項９】前記半導体基板（１）の除去部分となる
ビア形状を開口に向かって順次開く形状にするために、
前記ビア形状内において、前記半導体基板（１）の角を
取るスパッターエッチングを加えることを特徴とする請
求項５に記載の半導体装置の製造方法。
【請求項１０】前記半導体基板（１）の除去部分となる
ビア形状を開口に向かって順次開く形状にするために、
前記ビア形状内において、前記半導体基板（１）の角を
取る等方性エッチング、又はスパッターエッチングを加
えることを特徴とする請求項６に記載の半導体装置の製
造方法。