JPH056935A - 溝の埋め込み工程を備えた半導体装置の製造方法 - Google Patents
溝の埋め込み工程を備えた半導体装置の製造方法Info
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- JPH056935A JPH056935A JP2966191A JP2966191A JPH056935A JP H056935 A JPH056935 A JP H056935A JP 2966191 A JP2966191 A JP 2966191A JP 2966191 A JP2966191 A JP 2966191A JP H056935 A JPH056935 A JP H056935A
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Abstract
(57)【要約】 （修正有）
【目的】 半導体基板等に形成した溝を良好に埋め込む
ことができ、かつ製造時間を短縮できる半導体装置の製
造方法を提供する。 【構成】半導体基板等の基体１に形成した溝２１〜２３
を、バイアスＥＣＲ−ＣＶＤ等の堆積とエッチングとを
同時的に行う堆積手段により埋め込む溝の埋め込み工程
を備えた半導体装置の製造方法において、基体上に少な
くとも２層構造のエッチングストップ層３を形成して溝
形成を行い、該エッチングストップ層３はテーパ４１〜
４３を有する構造とすることによって、テーパにより埋
め込みを容易にするとともに、平坦化の水平戻しの時間
短縮を図った。
ことができ、かつ製造時間を短縮できる半導体装置の製
造方法を提供する。 【構成】半導体基板等の基体１に形成した溝２１〜２３
を、バイアスＥＣＲ−ＣＶＤ等の堆積とエッチングとを
同時的に行う堆積手段により埋め込む溝の埋め込み工程
を備えた半導体装置の製造方法において、基体上に少な
くとも２層構造のエッチングストップ層３を形成して溝
形成を行い、該エッチングストップ層３はテーパ４１〜
４３を有する構造とすることによって、テーパにより埋
め込みを容易にするとともに、平坦化の水平戻しの時間
短縮を図った。
Description
【０００１】
【産業上の利用分野】本発明は、溝の埋め込み工程を備
えた半導体装置の製造方法に関し、特に、堆積とエッチ
ングとを同時的に行う堆積手段により基体に形成した溝
を埋め込む工程を備えた半導体装置の製造方法に関する
ものである。本発明は、トレンチアイソレーション構造
や、トレンチキャパシタ構造その他の、基体に形成した
溝を埋め込んで各種構造を形成する半導体装置の製造に
利用することができる。
えた半導体装置の製造方法に関し、特に、堆積とエッチ
ングとを同時的に行う堆積手段により基体に形成した溝
を埋め込む工程を備えた半導体装置の製造方法に関する
ものである。本発明は、トレンチアイソレーション構造
や、トレンチキャパシタ構造その他の、基体に形成した
溝を埋め込んで各種構造を形成する半導体装置の製造に
利用することができる。
【０００２】
【従来の技術】半導体装置の製造の際に、半導体基板等
の基体に形成した溝の埋め込み工程を備えた場合の一例
として、溝を絶縁材料で埋め込んで素子間分離を行うト
レンチアイソレーション技術がある。この技術は、半導
体集積回路の微細化・高集積化に伴い、従来のＬＯＣＯ
Ｓ法では対応しきれないため、寸法変換差のない技術と
して注目され、実用化されつつある。
の基体に形成した溝の埋め込み工程を備えた場合の一例
として、溝を絶縁材料で埋め込んで素子間分離を行うト
レンチアイソレーション技術がある。この技術は、半導
体集積回路の微細化・高集積化に伴い、従来のＬＯＣＯ
Ｓ法では対応しきれないため、寸法変換差のない技術と
して注目され、実用化されつつある。
【０００３】基体に形成されたシャロートレンチの埋め
込みのためには、堆積とエッチングとを同時進行的に行
うことにより溝を埋め込む手段が有効である。このよう
な手段には代表的には、バイアスＥＣＲ−ＣＶＤ法があ
る。この種の技術は、溝幅依存性のない埋め込みがで
き、かつ微細な溝に対して埋め込みが可能なのできわめ
て有効である。本出願人はこれに関し、数々の新規技術
を提案している。
込みのためには、堆積とエッチングとを同時進行的に行
うことにより溝を埋め込む手段が有効である。このよう
な手段には代表的には、バイアスＥＣＲ−ＣＶＤ法があ
る。この種の技術は、溝幅依存性のない埋め込みがで
き、かつ微細な溝に対して埋め込みが可能なのできわめ
て有効である。本出願人はこれに関し、数々の新規技術
を提案している。
【０００４】堆積とエッチングとを同時的に行う堆積手
段によれば、基体に形成した微細な溝をも良好に埋め込
むことができるが、溝の埋め込みが丁度達成されると、
溝以外の部分にも埋め込み材料が堆積して、全面に膜が
形成される。この余分な埋め込み材料膜は除去する必要
がある。この場合も、上記堆積手段を用いると、基体に
対して垂直方向には堆積もエッチングも進行せず、水平
方向にはエッチングが進行する条件を設定して、これに
よりその余分な埋め込み材料膜を除去することができ
る。以下このような除去技術を、「水平戻しエッチン
グ」と称することもある。
段によれば、基体に形成した微細な溝をも良好に埋め込
むことができるが、溝の埋め込みが丁度達成されると、
溝以外の部分にも埋め込み材料が堆積して、全面に膜が
形成される。この余分な埋め込み材料膜は除去する必要
がある。この場合も、上記堆積手段を用いると、基体に
対して垂直方向には堆積もエッチングも進行せず、水平
方向にはエッチングが進行する条件を設定して、これに
よりその余分な埋め込み材料膜を除去することができ
る。以下このような除去技術を、「水平戻しエッチン
グ」と称することもある。
【０００５】
【発明が解決しようとする問題点】上述したように、堆
積とエッチングとを同時的に行う堆積手段はきわめて有
効であるが、更にその実用性を増すためには、解決しな
ければならない問題点が残っている。即ち、 （１）余分な埋め込み材料膜、例えばＳｉＯ2 を埋め込
み材料とした場合に、溝以外の部分に形成された余分な
ＳｉＯ2 膜を除去するために、エッチングストップ層を
設けなければならず、その分、埋め込むべき溝のアスペ
クト比は大きくなって、埋め込みが良好に行えなくなる
おそれがある。 （２）水平戻しは、堆積とエッチングという相反する操
作を同時に行うので、どうしてもスループットが小さ
く、生産性に劣る。従って、上記二つの問題に対応でき
る技術が求められている。
積とエッチングとを同時的に行う堆積手段はきわめて有
効であるが、更にその実用性を増すためには、解決しな
ければならない問題点が残っている。即ち、 （１）余分な埋め込み材料膜、例えばＳｉＯ2 を埋め込
み材料とした場合に、溝以外の部分に形成された余分な
ＳｉＯ2 膜を除去するために、エッチングストップ層を
設けなければならず、その分、埋め込むべき溝のアスペ
クト比は大きくなって、埋め込みが良好に行えなくなる
おそれがある。 （２）水平戻しは、堆積とエッチングという相反する操
作を同時に行うので、どうしてもスループットが小さ
く、生産性に劣る。従って、上記二つの問題に対応でき
る技術が求められている。
【０００６】本出願の各発明は上記問題点を解決して、
溝を良好に埋め込むことができ、かつ製造時間を短縮で
きる半導体装置の製造方法を提供することを目的とす
る。
溝を良好に埋め込むことができ、かつ製造時間を短縮で
きる半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【問題点を解決するための手段】本出願の請求項１の発
明は、基体に形成した溝を、堆積とエッチングとを同時
的に行う堆積手段により埋め込む溝の埋め込み工程を備
えた半導体装置の製造方法において、基体上に少なくと
も２層構造のエッチングストップ層を形成して溝形成を
行い、該エッチングストップ層に形成された溝の内、少
なくとも上層のエッチングストップ層に形成された溝は
テーパ化したものであることを特徴とする半導体装置の
製造方法であって、これにより上記目的を達成したもの
である。
明は、基体に形成した溝を、堆積とエッチングとを同時
的に行う堆積手段により埋め込む溝の埋め込み工程を備
えた半導体装置の製造方法において、基体上に少なくと
も２層構造のエッチングストップ層を形成して溝形成を
行い、該エッチングストップ層に形成された溝の内、少
なくとも上層のエッチングストップ層に形成された溝は
テーパ化したものであることを特徴とする半導体装置の
製造方法であって、これにより上記目的を達成したもの
である。
【０００８】本出願の請求項２の発明は、基体に形成し
た溝を、堆積とエッチングとを同時的に行う堆積手段に
より埋め込む溝の埋め込み工程を備えた半導体装置の製
造方法において、基体上に少なくとも２層構造のエッチ
ングストップ層を形成して溝形成を行い、該少なくとも
２層構造のエッチングストップ層の内少なくとも上層の
２層に形成された溝はテーパ化したものであることを特
徴とする半導体装置の製造方法であって、これにより上
記目的を達成したものである。
た溝を、堆積とエッチングとを同時的に行う堆積手段に
より埋め込む溝の埋め込み工程を備えた半導体装置の製
造方法において、基体上に少なくとも２層構造のエッチ
ングストップ層を形成して溝形成を行い、該少なくとも
２層構造のエッチングストップ層の内少なくとも上層の
２層に形成された溝はテーパ化したものであることを特
徴とする半導体装置の製造方法であって、これにより上
記目的を達成したものである。
【０００９】本出願の請求項３の発明は、基体に形成し
た溝を、堆積とエッチングとを同時的に行う堆積手段に
より埋め込む溝の埋め込み工程を備えた半導体装置の製
造方法において、基体上に少なくとも２層構造のエッチ
ングストップ層を形成して構形成を行い、該エッチング
ストップ層に形成された溝の内、上層のエッチングスト
ップ層に形成された溝のみはテーパ化したものであるこ
とを特徴とする半導体装置の製造方法であって、これに
より上記目的を達成したものである。
た溝を、堆積とエッチングとを同時的に行う堆積手段に
より埋め込む溝の埋め込み工程を備えた半導体装置の製
造方法において、基体上に少なくとも２層構造のエッチ
ングストップ層を形成して構形成を行い、該エッチング
ストップ層に形成された溝の内、上層のエッチングスト
ップ層に形成された溝のみはテーパ化したものであるこ
とを特徴とする半導体装置の製造方法であって、これに
より上記目的を達成したものである。
【００１０】
【作用】請求項１の発明においては、少なくともエッチ
ングストップ層に形成された溝はテーパ化してあるの
で、その部分の開口が広くなり、溝は埋め込み易くな
る。また、水平戻しのとき、除去すべき余分な材料部分
の根元の部分が短くなるので、短時間で水平戻しがで
き、製造時間を短縮できる。
ングストップ層に形成された溝はテーパ化してあるの
で、その部分の開口が広くなり、溝は埋め込み易くな
る。また、水平戻しのとき、除去すべき余分な材料部分
の根元の部分が短くなるので、短時間で水平戻しがで
き、製造時間を短縮できる。
【００１１】請求項２の発明においては、少なくとも２
層構造のエッチングストップ層のスト上層の２層に形成
された溝はテーパ化してあるので、その部分の開口が広
くなり、溝は埋め込み易くなる。また、水平戻しのと
き、除去すべき余分な材料部分の根元の部分が短くなる
ので、短時間で水平戻しでき、製造時間を短縮できる。
層構造のエッチングストップ層のスト上層の２層に形成
された溝はテーパ化してあるので、その部分の開口が広
くなり、溝は埋め込み易くなる。また、水平戻しのと
き、除去すべき余分な材料部分の根元の部分が短くなる
ので、短時間で水平戻しでき、製造時間を短縮できる。
【００１２】請求項２の発明においては、少なくとも２
層構造のエッチングストップ層の最上層に形成された溝
はテーパ化してあるので、その部分の開口が広くなり、
溝は埋め込み易くなる。また、水平戻しのとき、除去す
べき余分な材料部分の根元の部分が短くなるので、短時
間で水平戻しができ、製造時間を短縮できる。更に、テ
ーパは最上層における溝にのみ形成するので、埋め込み
部分を基体から突出させたい場合も、この突出部分が逆
テーパ状（ひさし状）になることが防止できる。
層構造のエッチングストップ層の最上層に形成された溝
はテーパ化してあるので、その部分の開口が広くなり、
溝は埋め込み易くなる。また、水平戻しのとき、除去す
べき余分な材料部分の根元の部分が短くなるので、短時
間で水平戻しができ、製造時間を短縮できる。更に、テ
ーパは最上層における溝にのみ形成するので、埋め込み
部分を基体から突出させたい場合も、この突出部分が逆
テーパ状（ひさし状）になることが防止できる。
【００１３】
【実施例】以下本発明の一実施例について図面を参照し
て説明する。但し、本発明は以下に記載する実施例によ
り限定されるものではない。
て説明する。但し、本発明は以下に記載する実施例によ
り限定されるものではない。
【００１４】実施例−１
本発明は本出願の請求項１の発明を具体化したものであ
り、微細化した半導体集積回路装置の製造にこの発明を
適用したものである。
り、微細化した半導体集積回路装置の製造にこの発明を
適用したものである。
【００１５】本実施例は、図１（ａ）に示すような、基
体１（本例ではシリコン基板）に形成した溝２１〜２３
を、堆積とエッチングとを同時的に行う堆積手段、ここ
ではバイアスＥＣＲ−ＣＶＤ法により埋め込むものであ
る。基体１上に少なくとも２層構造（ここでは２層）の
エッチングストップ層３１, ３２を形成して溝形成を行
い、図（ａ）の構造を得るが、ここで、該エッチングス
トップ層３１, ３２に形成された溝の内、少なくとも上
層のエッチングストップ層（以下上層と称する）３２に
形成された溝はテーパ化したものである。本例では上層
３２にのみテーパを付ける。このテーパを符号４１〜４
３で示す。
体１（本例ではシリコン基板）に形成した溝２１〜２３
を、堆積とエッチングとを同時的に行う堆積手段、ここ
ではバイアスＥＣＲ−ＣＶＤ法により埋め込むものであ
る。基体１上に少なくとも２層構造（ここでは２層）の
エッチングストップ層３１, ３２を形成して溝形成を行
い、図（ａ）の構造を得るが、ここで、該エッチングス
トップ層３１, ３２に形成された溝の内、少なくとも上
層のエッチングストップ層（以下上層と称する）３２に
形成された溝はテーパ化したものである。本例では上層
３２にのみテーパを付ける。このテーパを符号４１〜４
３で示す。
【００１６】具体的には、本実施例では、基体１である
シリコン基板上に、ＳｉＯ2 ／ポリ−Ｓｉ＝１００／１
０００オングストロームの２層構造を設け、トレンチパ
ターンをリソグラフィーで形成した後、上層３２である
ポリシリコンを適宜手段、例えばプラズマエッチングで
等方モード、または例えばＳＦ6 ／Ｃｌｘ系などのガス
を用いてエッチングし、上層３２であるポリシリコンに
テーパ４１〜４３を付ける。残りの下層３１、及び基体
１であるシリコン基板のＳｉ／ＳｉＯ2 構造について
は、異方性モードでエッチングする。これにより、図１
（ａ）に示す溝２１〜２３を得る。
シリコン基板上に、ＳｉＯ2 ／ポリ−Ｓｉ＝１００／１
０００オングストロームの２層構造を設け、トレンチパ
ターンをリソグラフィーで形成した後、上層３２である
ポリシリコンを適宜手段、例えばプラズマエッチングで
等方モード、または例えばＳＦ6 ／Ｃｌｘ系などのガス
を用いてエッチングし、上層３２であるポリシリコンに
テーパ４１〜４３を付ける。残りの下層３１、及び基体
１であるシリコン基板のＳｉ／ＳｉＯ2 構造について
は、異方性モードでエッチングする。これにより、図１
（ａ）に示す溝２１〜２３を得る。
【００１７】溝形成条件は、例えば、マイクロ波プラズ
マエッチャーを用いて、 （上層３２であるポリ−Ｓｉのエッチング） 使用ガス系：ＳＦ6 ／ＣＣｌ4 ＝３０／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：３０Ｗ （Ｓｉ／ＳｉＯ2 のエッチング） 使用ガス系：ＳＦ6 ／フロン１１３＝８／６５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：２５０Ｗ などの条件でエッチングする。
マエッチャーを用いて、 （上層３２であるポリ−Ｓｉのエッチング） 使用ガス系：ＳＦ6 ／ＣＣｌ4 ＝３０／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：３０Ｗ （Ｓｉ／ＳｉＯ2 のエッチング） 使用ガス系：ＳＦ6 ／フロン１１３＝８／６５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：２５０Ｗ などの条件でエッチングする。
【００１８】次にバイアスＥＣＲ−ＣＶＤを用いて溝２
１〜２３を埋め込む。この時、上層３２のポリ−Ｓｉに
はテーパが付いている分、埋め易くなる。これにより図
１（ｂ）の構造が得られる。溝２１〜２３に埋め込まれ
た埋め込み部を符号５１〜５３で示し、余分な堆積部分
を符号６１〜６４で示す。
１〜２３を埋め込む。この時、上層３２のポリ−Ｓｉに
はテーパが付いている分、埋め易くなる。これにより図
１（ｂ）の構造が得られる。溝２１〜２３に埋め込まれ
た埋め込み部を符号５１〜５３で示し、余分な堆積部分
を符号６１〜６４で示す。
【００１９】埋め込みの条件は、次のようにして、Ｓｉ
Ｏ2 を埋め込むようにすることができる。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／２５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ
Ｏ2 を埋め込むようにすることができる。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／２５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ
【００２０】この時、図１（ａ）の構造を得るときに上
層３２のポリ−Ｓｉのテーパ４１〜４３をあらかじめ適
宜コントロールしておくことにより、基体１上の余分な
部分（余分なＳｉＯ2 部分）６１〜６４のテーパとでき
るだけ同じ角度にできるようにしておくがよい（図１
（ｂ）参照）。
層３２のポリ−Ｓｉのテーパ４１〜４３をあらかじめ適
宜コントロールしておくことにより、基体１上の余分な
部分（余分なＳｉＯ2 部分）６１〜６４のテーパとでき
るだけ同じ角度にできるようにしておくがよい（図１
（ｂ）参照）。
【００２１】次に、水平戻しを用いて、余分な部分６１
〜６４のＳｉＯ2 をマスクマージン分だけ除去する。こ
の時、上層３２であるポリ−Ｓｉにテーパ４１〜４３が
付いているため、余分な部分６１〜６４の除去は、従来
に比べて少ない時間で済む。即ち、余分な部分６１〜６
４のＳｉＯ2 が、上層３２にテーパ４１〜４３が形成さ
れることに伴い、あらかじめ後退しているので、水平戻
しの時間は少なくて済む。これにより図１（ｃ）の構造
が得られる。
〜６４のＳｉＯ2 をマスクマージン分だけ除去する。こ
の時、上層３２であるポリ−Ｓｉにテーパ４１〜４３が
付いているため、余分な部分６１〜６４の除去は、従来
に比べて少ない時間で済む。即ち、余分な部分６１〜６
４のＳｉＯ2 が、上層３２にテーパ４１〜４３が形成さ
れることに伴い、あらかじめ後退しているので、水平戻
しの時間は少なくて済む。これにより図１（ｃ）の構造
が得られる。
【００２２】以下は従来と同じようにマスクをかけて、
余分な部分６１〜６４のＳｉＯ2 を除去し、上層３２の
ポリ−Ｓｉ、下層３１である薄膜ＳｉＯ2 の順で除去し
て、図１（ｄ）の構造とする。
余分な部分６１〜６４のＳｉＯ2 を除去し、上層３２の
ポリ−Ｓｉ、下層３１である薄膜ＳｉＯ2 の順で除去し
て、図１（ｄ）の構造とする。
【００２３】本実施例によれば、あらかじめ、上層32で
あるポリ−Ｓｉにテーパ４１〜４３を付けておくので、
溝２１〜２３の埋め込みが容易になる。かつ、この上層
３２にテーパ４１〜４３を付けたことにより、除去すべ
き余分な部分６１〜６４の根元が短くなるため、水平戻
しの時間が短くなり、スループットを上げることができ
る。
あるポリ−Ｓｉにテーパ４１〜４３を付けておくので、
溝２１〜２３の埋め込みが容易になる。かつ、この上層
３２にテーパ４１〜４３を付けたことにより、除去すべ
き余分な部分６１〜６４の根元が短くなるため、水平戻
しの時間が短くなり、スループットを上げることができ
る。
【００２４】実施例−２
次に図２を参照して、実施例−２を説明する。本例も、
微細な半導体集積回路装置の製造に本発明を適用したも
のである。
微細な半導体集積回路装置の製造に本発明を適用したも
のである。
【００２５】本実施例は、基体１（ここではシリコン基
板）に形成した溝２１，２３を、堆積とエッチングとを
同時的に行う堆積手段（本例でもバイアスＥＣＲ−ＣＶ
Ｄ法を利用）により埋め込むものである。かつ基体１上
に少なくとも２層構造のエッチングストップ層３、本例
では上層３３，中層３２，下層３１から成る３層構造の
エッチングストップ層３を形成して、溝２１，２３を形
成する。このとき該少なくとも２層構造のエッチングス
トップ層３のうち、少なくとも上層の２層に形成された
溝部分は、テーパ化する。即ち、本例のように３層から
成る場合は３層すべてあるいは上の２層にテーパを付け
る。２層の場合は、双方にテーパを付ける。これによ
り、図１（ａ）の構造を得る。図１中、テーパは符号４
１，４３で示す。
板）に形成した溝２１，２３を、堆積とエッチングとを
同時的に行う堆積手段（本例でもバイアスＥＣＲ−ＣＶ
Ｄ法を利用）により埋め込むものである。かつ基体１上
に少なくとも２層構造のエッチングストップ層３、本例
では上層３３，中層３２，下層３１から成る３層構造の
エッチングストップ層３を形成して、溝２１，２３を形
成する。このとき該少なくとも２層構造のエッチングス
トップ層３のうち、少なくとも上層の２層に形成された
溝部分は、テーパ化する。即ち、本例のように３層から
成る場合は３層すべてあるいは上の２層にテーパを付け
る。２層の場合は、双方にテーパを付ける。これによ
り、図１（ａ）の構造を得る。図１中、テーパは符号４
１，４３で示す。
【００２６】更に詳しくは、本例では、具体的には次の
ように実施した。即ち、基体１であるシリコン基板上に
ＳｉＯ2 （１００オングストローム）／ポリ−Ｓｉ（５
００オングストローム）／Ｐ−ＳｉＮ（５００オングス
トローム）の３層構造を設け、これにより下層３１（Ｓ
ｉＯ2 ）、中層３２（ポリシリコン）、上層３３（プラ
ズマシリコンナイトライド）から成るエッチングストッ
プ層３を形成し、トレンチパターンをリソグラフィーで
形成した後、ドライエッチでトレンチ形成して、図２
（ａ）に示すように溝２１，２３を形成する。このと
き、上の２層３２，３３を構成するポリ−Ｓｉ／Ｐ−Ｓ
ｉＮはプラズマエッチングで等方モード、またはＲＩＥ
で例えばＳＦ6 ／ＣＣｌ4 等を用いて、エッチングし、
この２層の３２，３３のポリシリコン／Ｐ−ＳｉＮにテ
ーパ４１，４３を付ける。本例では下層３１及び基体１
である、残りのＳｉ／ＳｉＯ2 は、異方性モードでエッ
チングする。
ように実施した。即ち、基体１であるシリコン基板上に
ＳｉＯ2 （１００オングストローム）／ポリ−Ｓｉ（５
００オングストローム）／Ｐ−ＳｉＮ（５００オングス
トローム）の３層構造を設け、これにより下層３１（Ｓ
ｉＯ2 ）、中層３２（ポリシリコン）、上層３３（プラ
ズマシリコンナイトライド）から成るエッチングストッ
プ層３を形成し、トレンチパターンをリソグラフィーで
形成した後、ドライエッチでトレンチ形成して、図２
（ａ）に示すように溝２１，２３を形成する。このと
き、上の２層３２，３３を構成するポリ−Ｓｉ／Ｐ−Ｓ
ｉＮはプラズマエッチングで等方モード、またはＲＩＥ
で例えばＳＦ6 ／ＣＣｌ4 等を用いて、エッチングし、
この２層の３２，３３のポリシリコン／Ｐ−ＳｉＮにテ
ーパ４１，４３を付ける。本例では下層３１及び基体１
である、残りのＳｉ／ＳｉＯ2 は、異方性モードでエッ
チングする。
【００２７】このときの具体的条件は例えば、マイクロ
波エッチャーを用いて、 （中層32のポリ−Ｓｉのエッチング） 使用ガス系：ＳＦ6 ／ＣＣｌ4 ＝３０／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：３０Ｗ （Ｓｉ／ＳｉＯ2 のエッチング） 使用ガス系：ＳＦ6 ／フロン１１３＝８／６５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：２５０Ｗ などの条件を用いて、エッチングする。これによって図
２（ａ）の構造を得るのである。
波エッチャーを用いて、 （中層32のポリ−Ｓｉのエッチング） 使用ガス系：ＳＦ6 ／ＣＣｌ4 ＝３０／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：３０Ｗ （Ｓｉ／ＳｉＯ2 のエッチング） 使用ガス系：ＳＦ6 ／フロン１１３＝８／６５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：２５０Ｗ などの条件を用いて、エッチングする。これによって図
２（ａ）の構造を得るのである。
【００２８】次にバイアスＥＣＲ−ＣＶＤを用いて、埋
め込みを行う。この時少なくとも上層の２層３２，３３
であるポリ−Ｓｉ／ＳｉＮにテーパ４１，４３が付いて
いる分、埋め易くなる。条件は例えば下記により、Ｓｉ
Ｏ2 を埋め込むようにできる。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ この時、溝内の埋め込みが、上層３３であるＰ−ＳｉＮ
の上面と同じになるまで埋め込む。これにより図２
（ｂ）の構造とする。ＳｉＯ2 が成長した余分な部分を
符号６１，６２で示す。
め込みを行う。この時少なくとも上層の２層３２，３３
であるポリ−Ｓｉ／ＳｉＮにテーパ４１，４３が付いて
いる分、埋め易くなる。条件は例えば下記により、Ｓｉ
Ｏ2 を埋め込むようにできる。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ この時、溝内の埋め込みが、上層３３であるＰ−ＳｉＮ
の上面と同じになるまで埋め込む。これにより図２
（ｂ）の構造とする。ＳｉＯ2 が成長した余分な部分を
符号６１，６２で示す。
【００２９】次に水平戻しを用いて、余分な部分６１，
６２であるＳｉＯ2を、マスクマージン分だけ除去す
る。この時、エッチストップ層３の少なくとも上層３
３、中層３２の２層に、テーパ４１，４３が付いている
ため、余分な部分６１，６２（余分なＳｉＯ2 ）の除去
は、従来に比べて少ない時間で済む。これにより図２
（ｃ）の構造を得る。
６２であるＳｉＯ2を、マスクマージン分だけ除去す
る。この時、エッチストップ層３の少なくとも上層３
３、中層３２の２層に、テーパ４１，４３が付いている
ため、余分な部分６１，６２（余分なＳｉＯ2 ）の除去
は、従来に比べて少ない時間で済む。これにより図２
（ｃ）の構造を得る。
【００３０】以下は、従来と同じようにマスクをかけ
て、余分な部分６１，６２のＳｉＯ2 を除去し、上層３
３のＰ−ＳｉＮや中層３２のポリ−Ｓｉ、下層３１の薄
膜ＳｉＯ2 の順で除去する。これよって埋め込み平坦化
がなされた図２（ｄ）の構造を得るのである。
て、余分な部分６１，６２のＳｉＯ2 を除去し、上層３
３のＰ−ＳｉＮや中層３２のポリ−Ｓｉ、下層３１の薄
膜ＳｉＯ2 の順で除去する。これよって埋め込み平坦化
がなされた図２（ｄ）の構造を得るのである。
【００３１】本実施例においては、少なくとも２層構造
のエッチングストップ層３のうち、少なくとも上層２層
３２，３３にあらかじめテーパ４１，４３を付けておく
ので、埋め込み易くなる。また、エッチングストップ層
３２，３３にテーパ４１を付けたことにより、除去すべ
き余分な部分６１，６２の根元が短くなるため、水平戻
しの時間を短くでき、工程時間の短縮化を図れる。
のエッチングストップ層３のうち、少なくとも上層２層
３２，３３にあらかじめテーパ４１，４３を付けておく
ので、埋め込み易くなる。また、エッチングストップ層
３２，３３にテーパ４１を付けたことにより、除去すべ
き余分な部分６１，６２の根元が短くなるため、水平戻
しの時間を短くでき、工程時間の短縮化を図れる。
【００３２】実施例−３
次に図３を参照して、実施例−３を説明する。本例も、
微細な半導体集積回路装置の製造に本発明を適用したも
のである。
微細な半導体集積回路装置の製造に本発明を適用したも
のである。
【００３３】本実施例は、シリコン基板等の基体１に形
成した溝２１，２３を、バイアスＥＣＲ−ＣＶＤ法等の
堆積とエッチングとを同時的に行う堆積手段により埋め
込む工程を備えるもので、基体１上に少なくとも２層構
造（例えば下層３１、中層３２、上層３３の３層構造）
のエッチングストップ層３を形成して溝２１，２３の形
成を行い、該エッチングストップ層３に形成された溝の
内、上層３３であるエッチングストップ層に形成された
溝のみはテーパ化しておくものである、上層３３にのみ
形成されたテーパを符号４１，４３で示す。
成した溝２１，２３を、バイアスＥＣＲ−ＣＶＤ法等の
堆積とエッチングとを同時的に行う堆積手段により埋め
込む工程を備えるもので、基体１上に少なくとも２層構
造（例えば下層３１、中層３２、上層３３の３層構造）
のエッチングストップ層３を形成して溝２１，２３の形
成を行い、該エッチングストップ層３に形成された溝の
内、上層３３であるエッチングストップ層に形成された
溝のみはテーパ化しておくものである、上層３３にのみ
形成されたテーパを符号４１，４３で示す。
【００３４】更に具体的には、本実施例では、シリコン
基板である基体１上に、例えばＳｉＯ2 （１００オング
ストローム）／Ｐ−ＳｉＮ（５００オングストローム）
／Ｐ−Ｓｉ（５００オングストローム）の、下層３１
（ＳｉＯ2 ）、中層３２（プラズマシリコンナイトライ
ド）、上層３３（ポリシリコン）から成る３層構造のエ
ッチングストップ層３を設け、トレンチパターンをリソ
グラフィーで形成した後、ドライエッチングでトレンチ
（溝）を形成する。このとき、上層３３であるポリ−Ｓ
ｉをプラズマエッチングで等方モード、またはＲＩＥで
例えば、ＳＦ6 ／ＣＣｌ4 等を用いてエッチングし、上
層３３であるポリシリコンにテーパ４１，４３を付け
る。残りの基体１、下層３１、中層３２のＳｉ／ＳｉＯ
2 ／Ｐ−ＳｉＮは異方性モードでエッチングする。テー
パ４１，４３は最上部の上層３３にのみ形成される。
基板である基体１上に、例えばＳｉＯ2 （１００オング
ストローム）／Ｐ−ＳｉＮ（５００オングストローム）
／Ｐ−Ｓｉ（５００オングストローム）の、下層３１
（ＳｉＯ2 ）、中層３２（プラズマシリコンナイトライ
ド）、上層３３（ポリシリコン）から成る３層構造のエ
ッチングストップ層３を設け、トレンチパターンをリソ
グラフィーで形成した後、ドライエッチングでトレンチ
（溝）を形成する。このとき、上層３３であるポリ−Ｓ
ｉをプラズマエッチングで等方モード、またはＲＩＥで
例えば、ＳＦ6 ／ＣＣｌ4 等を用いてエッチングし、上
層３３であるポリシリコンにテーパ４１，４３を付け
る。残りの基体１、下層３１、中層３２のＳｉ／ＳｉＯ
2 ／Ｐ−ＳｉＮは異方性モードでエッチングする。テー
パ４１，４３は最上部の上層３３にのみ形成される。
【００３５】このときのエッチング条件は、例えば、マ
イクロ波エッチャーを用いて、 （上層であるポリ−Ｓｉのエッチング） 使用ガス系：ＳＦ6 ／ＣＣｌ4 ＝３０／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：３０Ｗ （Ｓｉ／ＳｉＯ2 ／Ｐ−ＳｉＮのエッチング） 使用ガス系：ＳＦ6 ／フロン１１３＝８／６５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：２５０Ｗ などの条件でエッチングする。これによって、図３
（ａ）の構造を得るのである。
イクロ波エッチャーを用いて、 （上層であるポリ−Ｓｉのエッチング） 使用ガス系：ＳＦ6 ／ＣＣｌ4 ＝３０／５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：３０Ｗ （Ｓｉ／ＳｉＯ2 ／Ｐ−ＳｉＮのエッチング） 使用ガス系：ＳＦ6 ／フロン１１３＝８／６５ＳＣＣＭ 圧力：１０ｍＴｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：２５０Ｗ などの条件でエッチングする。これによって、図３
（ａ）の構造を得るのである。
【００３６】次にバイアスＥＣＲ−ＣＶＤを用いて、溝
２１，２３を埋め込む。この時上層３３であるポリ−Ｓ
ｉにテーパ４１がついている分、埋め易くなる。
２１，２３を埋め込む。この時上層３３であるポリ−Ｓ
ｉにテーパ４１がついている分、埋め易くなる。
【００３７】このときの埋め込み条件は例えば次のもの
として、ＳｉＯ2 の埋め込みを達成できる。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ
として、ＳｉＯ2 の埋め込みを達成できる。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ
【００３８】これにより、溝２１，２３内の埋め込み
が、上層３３のポリ−Ｓｉ上面にほぼ同じになるまで埋
め込む。これにより図３（ｂ）の構造を得る。このとき
に生じる余分な部分（余分なＳｉＯ2 ）を、符号６１，
６２で示す。
が、上層３３のポリ−Ｓｉ上面にほぼ同じになるまで埋
め込む。これにより図３（ｂ）の構造を得る。このとき
に生じる余分な部分（余分なＳｉＯ2 ）を、符号６１，
６２で示す。
【００３９】次に水平戻しを用いて、余分な部分６１，
６２であるＳｉＯ2をマスクマージン分だけ除去する。
この時、上層３３のポリ−Ｓｉにテーパ４１が付いてい
るため、余分な部分６１，６２のＳｉＯ2 の除去は、従
来に比べて少なくて済む。これにより図３（ｃ）の構造
を得る。
６２であるＳｉＯ2をマスクマージン分だけ除去する。
この時、上層３３のポリ−Ｓｉにテーパ４１が付いてい
るため、余分な部分６１，６２のＳｉＯ2 の除去は、従
来に比べて少なくて済む。これにより図３（ｃ）の構造
を得る。
【００４０】以下は、従来と同じように、マスクをかけ
て、余分な部分６１，６２のＳｉＯ2 を除去し、上層３
３のポリ−Ｓｉ、中層３２のＰ−ＳｉＮ、下層３１の薄
膜ＳｉＯ2 の順で除去し、図３（ｄ）の構造を得る。
て、余分な部分６１，６２のＳｉＯ2 を除去し、上層３
３のポリ−Ｓｉ、中層３２のＰ−ＳｉＮ、下層３１の薄
膜ＳｉＯ2 の順で除去し、図３（ｄ）の構造を得る。
【００４１】本実施例においては、あらかじめエッチン
グストップ層３にテーパ４１，４３を付けておくので、
埋め込み易くなる。更に、エッチングストップ層にテー
パ４１，４３を付けたことにより、余分な部分６１，６
２のＳｉＯ2の根元が短くなるため、水平戻しの時間が
短くなる。また、最上層である上層３３のみをテーパ化
することによって、埋め込み材料を突出させて形成した
い場合（図３（ｄ）参照）も、これが逆テーパ状（ひさ
し状）に残ることを防ぐことができる。即ち、図５
（ａ）に示すように仮に２層３２，３３をテーパ化した
場合は（テーパを符号４で示す）、埋め込み部５を基体
１よりも突出させたいとき、図５（ｂ）に示すようにひ
さし状の部分５ａが出きてしまう。これに対し、請求項
３の発明を適用した図４（ａ）の如き本実施例（テーパ
４は上層３３にのみ付される）では、埋め込み部５を突
出させておきたいときは、図４（ｂ）のように逆テーパ
になっていない、柱状の突出を残すことができる。
グストップ層３にテーパ４１，４３を付けておくので、
埋め込み易くなる。更に、エッチングストップ層にテー
パ４１，４３を付けたことにより、余分な部分６１，６
２のＳｉＯ2の根元が短くなるため、水平戻しの時間が
短くなる。また、最上層である上層３３のみをテーパ化
することによって、埋め込み材料を突出させて形成した
い場合（図３（ｄ）参照）も、これが逆テーパ状（ひさ
し状）に残ることを防ぐことができる。即ち、図５
（ａ）に示すように仮に２層３２，３３をテーパ化した
場合は（テーパを符号４で示す）、埋め込み部５を基体
１よりも突出させたいとき、図５（ｂ）に示すようにひ
さし状の部分５ａが出きてしまう。これに対し、請求項
３の発明を適用した図４（ａ）の如き本実施例（テーパ
４は上層３３にのみ付される）では、埋め込み部５を突
出させておきたいときは、図４（ｂ）のように逆テーパ
になっていない、柱状の突出を残すことができる。
【００４２】
【発明の効果】本出願の各発明に係る半導体装置の製造
方法は、溝を良好に埋め込むことができ、かつ製造時間
を短縮できるという効果を有する。
方法は、溝を良好に埋め込むことができ、かつ製造時間
を短縮できるという効果を有する。
【図１】実施例−１の工程を、製造中の断面図で順に示
す図である。
す図である。
【図２】実施例−２の工程を、製造中の断面図で順に示
す図である。
す図である。
【図３】実施例−３の工程を、製造中の断面図で順に示
す図である。
す図である。
【図４】（ａ）（ｂ）実施例−３の作用説明図である。
【図５】（ａ）（ｂ）実施例−３の作用を説明するため
の、比較の作用説明図である。
の、比較の作用説明図である。
１ 基体
２１〜２３ 溝
３ エッチングストップ層
３１ 下層
３２ 中層（上層）
３３ 上層
４２〜４３ テーパ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１１日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１（その１）】
【図１（その２）】
【図４】
【図２（その１）】
【図２（その２）】
【図５】
【図３（その１）】
【図３（その２）】
Claims (3)
- 【請求項１】 基体に形成した溝を、堆積とエッチング
とを同時的に行う堆積手段により埋め込む溝の埋め込み
工程を備えた半導体装置の製造方法において、 基体上
に少なくとも２層構造のエッチングストップ層を形成し
て溝形成を行い、該エッチングストップ層に形成された
溝の内、少なくとも上層のエッチングストップ層に形成
された溝はテーパ化したものであることを特徴とする半
導体装置の製造方法。 - 【請求項２】 基体に形成した溝を、堆積とエッチング
とを同時的に行う堆積手段により埋め込む溝の埋め込み
工程を備えた半導体装置の製造方法において、基体上に
少なくとも２層構造のエッチングストップ層を形成して
溝形成を行い、該少なくとも２層構造のエッチングスト
ップ層の内少なくとも上層の２層に形成された溝はテー
パ化したものであることを特徴とする半導体装置の製造
方法。 - 【請求項３】 基体に形成した溝を、堆積とエッチング
とを同時的に行う堆積手段により埋め込む溝の埋め込み
工程を備えた半導体装置の製造方法において、基体上に
少なくとも２層構造のエッチングストップ層を形成して
構形成を行い、該エッチングストップ層に形成された溝
の内、上層のエッチングストップ層に形成された溝のみ
はテーパ化したものであることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2966191A JPH056935A (ja) | 1991-01-30 | 1991-01-30 | 溝の埋め込み工程を備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2966191A JPH056935A (ja) | 1991-01-30 | 1991-01-30 | 溝の埋め込み工程を備えた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056935A true JPH056935A (ja) | 1993-01-14 |
Family
ID=12282304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2966191A Pending JPH056935A (ja) | 1991-01-30 | 1991-01-30 | 溝の埋め込み工程を備えた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056935A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006095A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| US6001696A (en) * | 1997-05-27 | 1999-12-14 | Samsung Electronics Co., Ltd. | Trench isolation methods including plasma chemical vapor deposition and lift off |
| US7154630B1 (en) | 1999-06-29 | 2006-12-26 | Casio Computer Co., Ltd. | Printing apparatus and printing method |
-
1991
- 1991-01-30 JP JP2966191A patent/JPH056935A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006095A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 소자분리 방법 |
| KR100234416B1 (ko) * | 1996-12-20 | 1999-12-15 | 윤종용 | 반도체장치의 소자분리방법 |
| US6001696A (en) * | 1997-05-27 | 1999-12-14 | Samsung Electronics Co., Ltd. | Trench isolation methods including plasma chemical vapor deposition and lift off |
| US7154630B1 (en) | 1999-06-29 | 2006-12-26 | Casio Computer Co., Ltd. | Printing apparatus and printing method |
| USRE43778E1 (en) | 1999-06-29 | 2012-10-30 | Casio Computer Co., Ltd. | Printing apparatus and printing method using a plurality of printers and which distributes a print job in accordance with a remaining amount of an expendable supply in each printer |
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