JPH0332215B2 - - Google Patents
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- JPH0332215B2 JPH0332215B2 JP19060881A JP19060881A JPH0332215B2 JP H0332215 B2 JPH0332215 B2 JP H0332215B2 JP 19060881 A JP19060881 A JP 19060881A JP 19060881 A JP19060881 A JP 19060881A JP H0332215 B2 JPH0332215 B2 JP H0332215B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野
本発明は半導体装置の製造方法に係り、特に電
極配線の形成方法を改良した半導体装置の製造方
法に関する。
極配線の形成方法を改良した半導体装置の製造方
法に関する。
(2) 従来技術とその問題点
従来より半導体素子の電極及び配線材料として
多結晶シリコン（Poly−Si）及びアルミニウム
（Al）が用いられてきた。特に配線材料としては
Alが広く用いられて来ているが、近年半導体集
積回路の素子の微細化と高集積化及び回路の高速
変化に供まり、新しい配線材料が望まれている。
この要望に対して現在注目されている材料が、高
融点金属及びその硅化物である。高融点金属は
Alに比べ、比抵抗値はわずかに高いものの、
Poly−Siに比べて十分に低く、しかも高温処理
が可能という利点があり、MOS型デバイスの自
己整合法への適用多層配線構造にも利用できる。
更に高融点金属を硅素との化合物にすることによ
つて、耐酸性化することができる。すでに高融点
金属硅化物は、Poly−Siにとつて代わり、実用
化されている。
多結晶シリコン（Poly−Si）及びアルミニウム
（Al）が用いられてきた。特に配線材料としては
Alが広く用いられて来ているが、近年半導体集
積回路の素子の微細化と高集積化及び回路の高速
変化に供まり、新しい配線材料が望まれている。
この要望に対して現在注目されている材料が、高
融点金属及びその硅化物である。高融点金属は
Alに比べ、比抵抗値はわずかに高いものの、
Poly−Siに比べて十分に低く、しかも高温処理
が可能という利点があり、MOS型デバイスの自
己整合法への適用多層配線構造にも利用できる。
更に高融点金属を硅素との化合物にすることによ
つて、耐酸性化することができる。すでに高融点
金属硅化物は、Poly−Siにとつて代わり、実用
化されている。
ところで、これらの高融点金属やその硅化物の
形成方法には、主に蒸着法が採用されているが、
最近CVD法による高融点金属膜の選択的形成方
法が開発されている。この方法によると、第１図
に示すように、シリコン（Si）１が露出している
面のみに高融点金属膜が形成される。この技術に
より、マスク合わせなしに高融点金属配線層を形
成することが出来るとともに、この配線層を埋め
込むこともでき、半導体装置の高集積化で重要な
平坦化に大きな役割を果たすことができる。現在
この技術は主にコンタクトホールの段差を小さく
する埋め込みとして使われ、電極配線の段切れを
防止している。
形成方法には、主に蒸着法が採用されているが、
最近CVD法による高融点金属膜の選択的形成方
法が開発されている。この方法によると、第１図
に示すように、シリコン（Si）１が露出している
面のみに高融点金属膜が形成される。この技術に
より、マスク合わせなしに高融点金属配線層を形
成することが出来るとともに、この配線層を埋め
込むこともでき、半導体装置の高集積化で重要な
平坦化に大きな役割を果たすことができる。現在
この技術は主にコンタクトホールの段差を小さく
する埋め込みとして使われ、電極配線の段切れを
防止している。
このように高融点金属膜をCVD法により形成
する技術は、上述のような特徴を持ち、有望視さ
れているが、まだ幾つかの問題点を残している。
する技術は、上述のような特徴を持ち、有望視さ
れているが、まだ幾つかの問題点を残している。
１つは第１図Ａの部分の形状である。図のよう
に、高融点金属膜５は絶縁膜２の間を埋め込むこ
とが出来ず、悪いことにはＡの部分のように、す
るどい大きな溝を作つてしまい。次に形成される
電極配線層の段切れを引き起こす。
に、高融点金属膜５は絶縁膜２の間を埋め込むこ
とが出来ず、悪いことにはＡの部分のように、す
るどい大きな溝を作つてしまい。次に形成される
電極配線層の段切れを引き起こす。
また、高融点金属膜５の厚さは、2000A程度し
か成長せず、今後半導体装置の高集積化に伴なう
コンタクトホールの深さを埋め込み、電極配線層
を平坦化するには、まだ改良が必要である。
か成長せず、今後半導体装置の高集積化に伴なう
コンタクトホールの深さを埋め込み、電極配線層
を平坦化するには、まだ改良が必要である。
(3) 発明の目的
本発明はこのように現在CVD法による高融点
金属膜の形成方法が抱えている諸問題を解決する
ためになされたもので、これによつて例えばコン
タクトホールに形成する高融点金属膜の形状を滑
らかにし、更に膜を厚くすることが出来、埋め込
み平坦化を実現し、電極配線層の段切れを防止し
配線層の信頼性を高めるとともに、高集積化に伴
なう微細化をも可能にするものである。
金属膜の形成方法が抱えている諸問題を解決する
ためになされたもので、これによつて例えばコン
タクトホールに形成する高融点金属膜の形状を滑
らかにし、更に膜を厚くすることが出来、埋め込
み平坦化を実現し、電極配線層の段切れを防止し
配線層の信頼性を高めるとともに、高集積化に伴
なう微細化をも可能にするものである。
(4) 発明の概要
即ち、本発明はCVD法で形成される膜の被覆
特性と、反応性イオンエツチング（RIE）の異方
性を利用して改善したものである。
特性と、反応性イオンエツチング（RIE）の異方
性を利用して改善したものである。
CVD法で形成される時は、下地のどの面に対
しても同じ厚さで堆積するという性質があり、ま
た反応性イオンエツチングは異方的にエツチング
行なうものである。
しても同じ厚さで堆積するという性質があり、ま
た反応性イオンエツチングは異方的にエツチング
行なうものである。
これらから例えば第２図ａのようにシリコン基
板１１上に二酸化硅素膜２を形成加工した後、
CVD法によつて多結晶シリコン膜（Poly−Si）
４を堆積すると、表面（図では上方）から見た場
合、二酸化硅素膜２の側面Ｂは、Poly−Si膜４
が平面部ｃの２倍の厚さに堆積していることが伴
る。この状態で反応性イオンエツチングを行なう
と異方性エツチングによつて二酸化硅素膜２の側
面にPoly−Si膜４が第２図ｂのように残り、し
かもこの形状は非常になだらかである。この後、
CVD法により高融点金属を形成すると、高融点
金属膜５の成長が第２図ｃに示すように、三方向
から同時に始まるため、膜の成長が速く膜厚を厚
くすることができるとともに膜厚の均一性もよい
膜が得られる。
板１１上に二酸化硅素膜２を形成加工した後、
CVD法によつて多結晶シリコン膜（Poly−Si）
４を堆積すると、表面（図では上方）から見た場
合、二酸化硅素膜２の側面Ｂは、Poly−Si膜４
が平面部ｃの２倍の厚さに堆積していることが伴
る。この状態で反応性イオンエツチングを行なう
と異方性エツチングによつて二酸化硅素膜２の側
面にPoly−Si膜４が第２図ｂのように残り、し
かもこの形状は非常になだらかである。この後、
CVD法により高融点金属を形成すると、高融点
金属膜５の成長が第２図ｃに示すように、三方向
から同時に始まるため、膜の成長が速く膜厚を厚
くすることができるとともに膜厚の均一性もよい
膜が得られる。
(5) 発明の実施例
以下に本発明の実施例について述べる。
第３図ａに示すようにシリコン基板１に例えば
厚さ〜1μｍの二酸化硅素膜２を形成し、その上
に写真蝕刻法によりフオトレジスト膜３のパター
ン形成し、これをマスクにし弗酸系水溶液或いは
CF4−H2系ガスでエツチングを行ない、絶縁層を
形成する。フオトレジスト膜３を除去した後、第
３図ｂに示すように例えば厚さ0.5μｍのPoly−Si
膜４を形成し、BBr3−Cl2ガスを用い反応性イオ
ンエツチングを行なう。すると、第３図ｃに示す
ように、絶縁層２の側面にPoly−Si4が残る。そ
の後WF6を用い減圧下でタングステンＷ５を形
成し第３図ｄのごとくする。その後第３図ｅに示
すように、例えば厚さ1.0μｍのAl−Si膜６を蒸着
し、写真蝕刻法によつて形成されたレジスト膜を
マスクにしCCl4−Cl2ガスによつてエツチングを
行ない、配線層を形成した後、レジスト膜を除去
し、素子表面を例えばSiH4−N2Oガスを用い厚
さ1.0μｍ程度の酸化膜７を形成し、素子保護膜と
する。
厚さ〜1μｍの二酸化硅素膜２を形成し、その上
に写真蝕刻法によりフオトレジスト膜３のパター
ン形成し、これをマスクにし弗酸系水溶液或いは
CF4−H2系ガスでエツチングを行ない、絶縁層を
形成する。フオトレジスト膜３を除去した後、第
３図ｂに示すように例えば厚さ0.5μｍのPoly−Si
膜４を形成し、BBr3−Cl2ガスを用い反応性イオ
ンエツチングを行なう。すると、第３図ｃに示す
ように、絶縁層２の側面にPoly−Si4が残る。そ
の後WF6を用い減圧下でタングステンＷ５を形
成し第３図ｄのごとくする。その後第３図ｅに示
すように、例えば厚さ1.0μｍのAl−Si膜６を蒸着
し、写真蝕刻法によつて形成されたレジスト膜を
マスクにしCCl4−Cl2ガスによつてエツチングを
行ない、配線層を形成した後、レジスト膜を除去
し、素子表面を例えばSiH4−N2Oガスを用い厚
さ1.0μｍ程度の酸化膜７を形成し、素子保護膜と
する。
(6) 発明の効果
このようにして得られたタングステン膜は、絶
縁層側面に残されたPoly−Siによつて膜の成長
が第２図ｃに示すように三方向から同時に起こる
ため、膜の成長が速く、しかも膜厚の均一性もよ
く今までタングステン膜形成の際問題とされてい
た膜の厚さの問題と、第１図Ａの部分のような膜
厚の減少と形状、ひいてはこれによつて起こる配
線層の段切れを解決することができ、集積度向上
による配線層の段差を少なくし、配線層の信頼性
を高めることができる。
縁層側面に残されたPoly−Siによつて膜の成長
が第２図ｃに示すように三方向から同時に起こる
ため、膜の成長が速く、しかも膜厚の均一性もよ
く今までタングステン膜形成の際問題とされてい
た膜の厚さの問題と、第１図Ａの部分のような膜
厚の減少と形状、ひいてはこれによつて起こる配
線層の段切れを解決することができ、集積度向上
による配線層の段差を少なくし、配線層の信頼性
を高めることができる。
第１図は従来の半導体装置の製造方法における
問題点を説明する為の断面図、第２図ａ〜ｃは本
発明の基本構成を説明するための工程断面図、第
３図ａ〜ｅは本発明の一実施例における半導体装
置の製造工程を示す断面図である。 １……シリコン基板、２……二酸化硅素膜、３
……フオトレジスト、４……Poly−Si、５……
タングステン、６……Al−Si、７……酸化膜
（保護膜）。
問題点を説明する為の断面図、第２図ａ〜ｃは本
発明の基本構成を説明するための工程断面図、第
３図ａ〜ｅは本発明の一実施例における半導体装
置の製造工程を示す断面図である。 １……シリコン基板、２……二酸化硅素膜、３
……フオトレジスト、４……Poly−Si、５……
タングステン、６……Al−Si、７……酸化膜
（保護膜）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に開孔部をもつ絶縁膜を形成す
る工程と、この絶縁膜及び開孔部上に導体膜を形
成する工程と、その後異方性エツチングにより開
孔部絶縁膜側壁に導体膜を残存せしめる工程と、
この絶縁膜開孔部に気相成長法により選択的に金
属膜を埋め込む工程とを特徴とする半導体装置の
製造方法。 ２ 前記導体膜はシリコン、高融点金属及びその
硅化物であることを特徴とする前記特許請求の範
囲第１項記載の半導体装置の製造方法。 ３ 前記異方性エツチングは、反応性イオンエツ
チングであることを特徴とする前記特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19060881A JPS5893255A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19060881A JPS5893255A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893255A JPS5893255A (ja) | 1983-06-02 |
| JPH0332215B2 true JPH0332215B2 (ja) | 1991-05-10 |
Family
ID=16260894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19060881A Granted JPS5893255A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893255A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180819A (ja) * | 1984-09-27 | 1986-04-24 | Nec Kansai Ltd | 半導体装置の製造方法 |
| JPS61150270A (ja) * | 1984-12-24 | 1986-07-08 | Nec Corp | 半導体集積回路装置及びその製造方法 |
| JP2554043B2 (ja) * | 1985-01-21 | 1996-11-13 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP2615541B2 (ja) * | 1985-03-22 | 1997-05-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS6235649A (ja) * | 1985-08-09 | 1987-02-16 | Fujitsu Ltd | 配線層の形成方法 |
| JPS6286818A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62111448A (ja) * | 1985-11-08 | 1987-05-22 | Fujitsu Ltd | スル−ホ−ルの形成方法 |
| JPS62179745A (ja) * | 1986-02-04 | 1987-08-06 | Nec Corp | 半導体装置の製造方法 |
| JPS62204523A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | コンタクト電極の形成方法 |
| JPS62206853A (ja) * | 1986-03-07 | 1987-09-11 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS63260051A (ja) * | 1987-04-16 | 1988-10-27 | Nec Corp | 半導体装置 |
| JPS63269546A (ja) * | 1987-04-27 | 1988-11-07 | Nec Corp | 半導体装置の製造方法 |
| US4985371A (en) * | 1988-12-09 | 1991-01-15 | At&T Bell Laboratories | Process for making integrated-circuit device metallization |
| JP2701239B2 (ja) * | 1989-01-11 | 1998-01-21 | ローム 株式会社 | 半導体装置の製造方法 |
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
-
1981
- 1981-11-30 JP JP19060881A patent/JPS5893255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893255A (ja) | 1983-06-02 |
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