JPS63269546A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63269546A JPS63269546A JP10507087A JP10507087A JPS63269546A JP S63269546 A JPS63269546 A JP S63269546A JP 10507087 A JP10507087 A JP 10507087A JP 10507087 A JP10507087 A JP 10507087A JP S63269546 A JPS63269546 A JP S63269546A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線構造を有する半導体装置の製造方法
に関する。
に関する。
半導体基板上に多層配線構造を形成する場合は、金属で
形成した上層の配線層と下層の配線層との間に絶縁膜を
設け、この絶縁膜に層間接続用の開孔を形成する。第２
図（ａ）及び（ｂ）は従来の多層配線構造の層間接続方
法を示す断面図である。
形成した上層の配線層と下層の配線層との間に絶縁膜を
設け、この絶縁膜に層間接続用の開孔を形成する。第２
図（ａ）及び（ｂ）は従来の多層配線構造の層間接続方
法を示す断面図である。
シリコン基板１上に第１の絶縁膜２を形成し、この絶縁
膜２上に第１のアルミニウム配線層３を形成する。次い
で、配線層３及び絶縁膜２上に第２の絶縁膜４を形成し
た後、第２図（ａ）に示すように、絶縁膜４における下
層配線層３上の部分に開孔５を設け、下層配線層３の所
定領域を露出させる。その後、第２図（ｂ）に示すよう
に、配線層３及び絶縁膜４上にアルミニウムをスパッタ
リングしてアルミニウム膜を被着させ、これをバターニ
ングして第２のアルミニウム配線層６を形成する。
膜２上に第１のアルミニウム配線層３を形成する。次い
で、配線層３及び絶縁膜２上に第２の絶縁膜４を形成し
た後、第２図（ａ）に示すように、絶縁膜４における下
層配線層３上の部分に開孔５を設け、下層配線層３の所
定領域を露出させる。その後、第２図（ｂ）に示すよう
に、配線層３及び絶縁膜４上にアルミニウムをスパッタ
リングしてアルミニウム膜を被着させ、これをバターニ
ングして第２のアルミニウム配線層６を形成する。
しかしながら、この従来の半導体製造方法においては、
半導体基板１上に多層配線構造を形成する際に、層間絶
縁膜４の開孔５を下層配線層３の上面に確実に形成する
ため、下層配線層３の上面の幅と開孔５の大きさとの間
にマージン（余裕代）が必要となる。つまり、開孔５が
多少ずれても支障がないように、第１の配線層３の幅を
比較的広くすることが必要である。このように、マージ
ンを設けると、線幅が広くなるため、半導体装置の微細
化が阻害されてしまうという問題点がある。
半導体基板１上に多層配線構造を形成する際に、層間絶
縁膜４の開孔５を下層配線層３の上面に確実に形成する
ため、下層配線層３の上面の幅と開孔５の大きさとの間
にマージン（余裕代）が必要となる。つまり、開孔５が
多少ずれても支障がないように、第１の配線層３の幅を
比較的広くすることが必要である。このように、マージ
ンを設けると、線幅が広くなるため、半導体装置の微細
化が阻害されてしまうという問題点がある。
また、開孔５の縁の段部において、上層のアルミニウム
配線層６が薄くなり、半導体装置の信頼性が損なわれる
という問題点もある。
配線層６が薄くなり、半導体装置の信頼性が損なわれる
という問題点もある。
更に、第３図（ａ＞に示すように、半導体装置を微細化
するために、下層配線層３の幅を狭くすると、配線Ｎ３
と開孔５との間のマージンが小さくなる。そうすると、
開孔５が下層配線層３の側方を通過して絶縁膜２に到達
する所謂外抜きが発生しやすい。このような外抜きが発
生すると、開孔５の段部が一層急峻な形状となり、上層
のアルミニウム配線層６が、第３図＜ｂ＞に示すように
、この段部で極めて薄くなり、断線が発生してしまうと
いう欠点がある。
するために、下層配線層３の幅を狭くすると、配線Ｎ３
と開孔５との間のマージンが小さくなる。そうすると、
開孔５が下層配線層３の側方を通過して絶縁膜２に到達
する所謂外抜きが発生しやすい。このような外抜きが発
生すると、開孔５の段部が一層急峻な形状となり、上層
のアルミニウム配線層６が、第３図＜ｂ＞に示すように
、この段部で極めて薄くなり、断線が発生してしまうと
いう欠点がある。
なお、選択ＣＶＤ法等により、開孔５に金属を選択的に
埋設しても、開孔５の側壁において絶縁膜４と埋設金属
との密着性が悪いので、信頼性が低い。このため、この
開孔５に選択ＣＶＤ法により金属を直接埋設することは
、実用上問題がある。
埋設しても、開孔５の側壁において絶縁膜４と埋設金属
との密着性が悪いので、信頼性が低い。このため、この
開孔５に選択ＣＶＤ法により金属を直接埋設することは
、実用上問題がある。
本発明はかかる事情に鑑みてなされたもので−あって、
多層配線構造を形成する際に、開孔において上層配線層
が薄くなり、又は断線するという事態が回避され、信頼
性が高いと共に、高集積化及び高密度化が可能の半導体
装置の製造方法を提供することを目的とする。
多層配線構造を形成する際に、開孔において上層配線層
が薄くなり、又は断線するという事態が回避され、信頼
性が高いと共に、高集積化及び高密度化が可能の半導体
装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体素子が形
成された半導体基板上に第１の絶縁膜を形成する工程と
、この第１の絶縁膜上に前記半導体素子を配線する第１
の配線層を形成する工程と、前記第１の絶縁膜及び第１
の配線層上に第２の絶縁膜を形成する工程と、この第２
の絶縁膜に前記第１の配線層の少くとも一部の領域に到
達する開孔を形成する工程と、第１の金属膜をスパッタ
リング法で被着した後異方性エツチングして前記開孔、
における第１の配線層及び第２の絶縁膜の側壁の部分を
残して第１の金属膜を除去する工程と、第２の金属膜を
前記開孔に選択的に埋設する工程と、を有することを特
徴とする。
成された半導体基板上に第１の絶縁膜を形成する工程と
、この第１の絶縁膜上に前記半導体素子を配線する第１
の配線層を形成する工程と、前記第１の絶縁膜及び第１
の配線層上に第２の絶縁膜を形成する工程と、この第２
の絶縁膜に前記第１の配線層の少くとも一部の領域に到
達する開孔を形成する工程と、第１の金属膜をスパッタ
リング法で被着した後異方性エツチングして前記開孔、
における第１の配線層及び第２の絶縁膜の側壁の部分を
残して第１の金属膜を除去する工程と、第２の金属膜を
前記開孔に選択的に埋設する工程と、を有することを特
徴とする。
［作用コ
この発明においては、第２の絶縁膜に開孔を形成した後
、スパッタリング法により第１の金属膜を一様に形成す
る。その後、異方性エツチングにより、開孔における第
１の配線層及び第２の絶縁膜の側壁部分を残して第１の
金属膜を除去する。
、スパッタリング法により第１の金属膜を一様に形成す
る。その後、異方性エツチングにより、開孔における第
１の配線層及び第２の絶縁膜の側壁部分を残して第１の
金属膜を除去する。
次いで、この側壁部に残存した第１の金属膜を利用して
、開孔内部に、選択ＣＤＶ法又はメッキ法等により、第
２の金属膜を埋設する。その後、第２の絶縁膜及び第２
の金属膜の上に、第２の配線層を形成する。この場合に
、開孔は予め第２の金属膜で埋められているから、第２
の配線層を形成する際に段差は存在しないか、又は極め
て小さい。従って、第２の配線層がこの配線接続部で薄
くなるという事態が回避される。また、開孔形成時に、
仮に、所謂外抜けが発生しても、第２の配線層を形成す
る前に、開孔は第２の金属膜で埋設されるから、第２の
配線層に断線が発生することはない。
、開孔内部に、選択ＣＤＶ法又はメッキ法等により、第
２の金属膜を埋設する。その後、第２の絶縁膜及び第２
の金属膜の上に、第２の配線層を形成する。この場合に
、開孔は予め第２の金属膜で埋められているから、第２
の配線層を形成する際に段差は存在しないか、又は極め
て小さい。従って、第２の配線層がこの配線接続部で薄
くなるという事態が回避される。また、開孔形成時に、
仮に、所謂外抜けが発生しても、第２の配線層を形成す
る前に、開孔は第２の金属膜で埋設されるから、第２の
配線層に断線が発生することはない。
〔実施例〕
次に、本発明の実施例について添付の図面を参照して具
体的に説明する。
体的に説明する。
第１図（ａ）乃至（ｆ）は本発明の実施例に係る半導体
装置の製造方法をその工程順に示した縦断面図である。
装置の製造方法をその工程順に示した縦断面図である。
先ず、第１図（−ａ ）に示すように、シリコン基板１
１上に、例えば厚さが２ｄＯＯＡの酸化膜を形成して第
１の絶縁膜１２を配置する。次いで、スパッタ法により
アルミニウム膜を約０．６及至１．３μｍの厚さに堆積
させた後、写真蝕刻法によりパターニングして、第１の
配線層１３を形成する。
１上に、例えば厚さが２ｄＯＯＡの酸化膜を形成して第
１の絶縁膜１２を配置する。次いで、スパッタ法により
アルミニウム膜を約０．６及至１．３μｍの厚さに堆積
させた後、写真蝕刻法によりパターニングして、第１の
配線層１３を形成する。
次いで、第１図（ｂ）に示すように、第２の絶縁膜１４
を約１乃至２μｍの厚さに形成する。この場合に、この
第２の絶縁膜１４は配線層１３及び絶縁膜１２上に酸化
膜を塗布して形成することが好ましい。これにより、第
２の絶縁膜１４の上表面が第１図（ｂ）に示すように、
平坦となり、上層配線層を形成する際に有利である。
を約１乃至２μｍの厚さに形成する。この場合に、この
第２の絶縁膜１４は配線層１３及び絶縁膜１２上に酸化
膜を塗布して形成することが好ましい。これにより、第
２の絶縁膜１４の上表面が第１図（ｂ）に示すように、
平坦となり、上層配線層を形成する際に有利である。
次に、第１図（Ｃ）に示すように、第２の絶縁膜１４に
おける第１の配線層１３に整合する所定の領域に、開孔
１５を写真蝕刻法等により選択的に形成する。この場合
に、開孔１５は異方性エツチングにより開設することが
できる。
おける第１の配線層１３に整合する所定の領域に、開孔
１５を写真蝕刻法等により選択的に形成する。この場合
に、開孔１５は異方性エツチングにより開設することが
できる。
その後、スパッタリングにより、第１の金属膜１６を絶
縁膜１４及び配線層１３等の表面に１０００乃至２００
０人の厚さで一様に堆積させる。
縁膜１４及び配線層１３等の表面に１０００乃至２００
０人の厚さで一様に堆積させる。
次いで、第１図（ｄ）示すように、異方性エツチングに
より、第１の金属膜１６を蝕刻し、開孔１５における第
１の配線層１３及び第２の絶縁膜１４の側壁部分を残し
て第１の金属膜１６を除去する。
より、第１の金属膜１６を蝕刻し、開孔１５における第
１の配線層１３及び第２の絶縁膜１４の側壁部分を残し
て第１の金属膜１６を除去する。
その後、第１図（ｅ）に示すように、選択ＣＶＤ法又は
メッキ法等により、例えば、タングステンからなる第２
の金属膜１７を開孔１５に選択的に埋設する。
メッキ法等により、例えば、タングステンからなる第２
の金属膜１７を開孔１５に選択的に埋設する。
次に、例えば、アルミニウムを約１．３乃至２．０μｍ
の厚さに堆積させた後、写真蝕刻法によりパターニング
して、第１図（ｆ＞に示すように、第２の配線層１８を
形成する。
の厚さに堆積させた後、写真蝕刻法によりパターニング
して、第１図（ｆ＞に示すように、第２の配線層１８を
形成する。
このように構成された実施例方法によれば、第２の絶縁
膜１４に開口１５を形成した後、スパッタリング及び異
方性エツチングにより、第１の配線層１３及び第２の絶
縁膜１４の側壁にのみ第１の金属層１６を形成する［第
１図（ｄ）］。次いで、この金属膜１６を利用して、選
択ＣＶＤ法又はメッキ法等により、開孔１５を２第２の
金属膜１７で埋込む［第１図（ｅ）コ。
膜１４に開口１５を形成した後、スパッタリング及び異
方性エツチングにより、第１の配線層１３及び第２の絶
縁膜１４の側壁にのみ第１の金属層１６を形成する［第
１図（ｄ）］。次いで、この金属膜１６を利用して、選
択ＣＶＤ法又はメッキ法等により、開孔１５を２第２の
金属膜１７で埋込む［第１図（ｅ）コ。
その後、第２の配線層１８を形成するから［第１図（ｆ
）］、上層配線層１８と下層配線層１３とを接続する領
域（開口１５が形成されていた領域）において上層配線
Ｊ’１ｌ１８が薄くなることはない。また、この第２の
金属膜１７と絶縁膜１４との間には、第１の金属膜１６
が介在しているから、第２の金属膜１７は開孔１５に強
固に埋設される。
）］、上層配線層１８と下層配線層１３とを接続する領
域（開口１５が形成されていた領域）において上層配線
Ｊ’１ｌ１８が薄くなることはない。また、この第２の
金属膜１７と絶縁膜１４との間には、第１の金属膜１６
が介在しているから、第２の金属膜１７は開孔１５に強
固に埋設される。
更に、第１図（ｃ）乃至（ｆ）示すように、開孔１５が
第１の絶縁膜１２に迄到達して所謂外抜けが発生しても
、この開孔１５は金属膜１７で埋められるから、第２の
配線Ｊ’ｌ１８において断線が発生することはない。従
って、装置の信頼性が向上すると共に、各配線層の幅を
可及的に狭くすることができるので、半導体素子の高集
積化及び高密度化が可能である。
第１の絶縁膜１２に迄到達して所謂外抜けが発生しても
、この開孔１５は金属膜１７で埋められるから、第２の
配線Ｊ’ｌ１８において断線が発生することはない。従
って、装置の信頼性が向上すると共に、各配線層の幅を
可及的に狭くすることができるので、半導体素子の高集
積化及び高密度化が可能である。
以上説明したように、本発明によれば、各配線層間の第
２の絶縁膜の開孔の側壁に第１の金属膜を被着させるこ
とにより、選択ＣＶＤ法又はメッキ法等により開口を第
２の金属膜で埋設することが可能となる。また、第２の
絶縁膜の側壁に、予め、第１の金属膜をスパッタリング
により被着させであるから、選択ＣＶＤ法等により形成
される第２の金属膜は高密着性で開孔に埋設される。こ
のように、後工程で開孔を金属膜で埋設することにより
、下層配線層に対して所謂外抜きに開孔を設けても、上
層配線層を形成する際に段差は極めて小さいので、上層
配線層は、確実に且つ高信頼性で形成される。このため
、半導体素子又は配線の微細化、高集積化及び高密度化
が可能である。
２の絶縁膜の開孔の側壁に第１の金属膜を被着させるこ
とにより、選択ＣＶＤ法又はメッキ法等により開口を第
２の金属膜で埋設することが可能となる。また、第２の
絶縁膜の側壁に、予め、第１の金属膜をスパッタリング
により被着させであるから、選択ＣＶＤ法等により形成
される第２の金属膜は高密着性で開孔に埋設される。こ
のように、後工程で開孔を金属膜で埋設することにより
、下層配線層に対して所謂外抜きに開孔を設けても、上
層配線層を形成する際に段差は極めて小さいので、上層
配線層は、確実に且つ高信頼性で形成される。このため
、半導体素子又は配線の微細化、高集積化及び高密度化
が可能である。
第１図（ａ）乃至（ｆ）は本発明の実施例を工程順に示
す縦断面図、第２図（ａ）及び（ｂ）並びに第３図（ａ
）及び（ｂ）は従来方法を示す縦断面図である。
す縦断面図、第２図（ａ）及び（ｂ）並びに第３図（ａ
）及び（ｂ）は従来方法を示す縦断面図である。
Claims (3)
- （１）半導体素子が形成された半導体基板上に第１の絶
縁膜を形成する工程と、この第１の絶縁膜上に前記半導
体素子を配線する第１の配線層を形成する工程と、前記
第１の絶縁膜及び第１の配線層上に第２の絶縁膜を形成
する工程と、この第２の絶縁膜に前記第１の配線層の少
くとも一部の領域に到達する開孔を形成する工程と、第
１の金属膜をスパッタリング法で被着した後異方性エッ
チングして前記開孔における第１の配線層及び第２の絶
縁膜の側壁の部分を残して第１の金属膜を除去する工程
と、第２の金属膜を前記開孔に選択的に埋設する工程と
、を有することを特徴とする半導体装置の製造方法。 - （２）前記第２の絶縁膜は、酸化膜を塗布して形成する
ことを特徴とする特許請求の範囲第１項に記載の半導体
装置の製造方法。 - （３）前記第２の金属膜は、選択ＣＶＤ法又は、メッキ
法により前記開孔に選択的に埋設することを特徴とする
特許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10507087A JPS63269546A (ja) | 1987-04-27 | 1987-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10507087A JPS63269546A (ja) | 1987-04-27 | 1987-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269546A true JPS63269546A (ja) | 1988-11-07 |
Family
ID=14397688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10507087A Pending JPS63269546A (ja) | 1987-04-27 | 1987-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269546A (ja) |
Cited By (5)
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| JPH0320035A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
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-
1987
- 1987-04-27 JP JP10507087A patent/JPS63269546A/ja active Pending
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