JPH03132024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03132024A JPH03132024A JP27061389A JP27061389A JPH03132024A JP H03132024 A JPH03132024 A JP H03132024A JP 27061389 A JP27061389 A JP 27061389A JP 27061389 A JP27061389 A JP 27061389A JP H03132024 A JPH03132024 A JP H03132024A
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- Japan
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- film
- insulating film
- gap
- contact hole
- semiconductor device
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、気相反応に依り選択的に堆積を行う選択ＣＶ
Ｄを用いた半導体装置の製造方法に関する。
Ｄを用いた半導体装置の製造方法に関する。
（ロ）従来の技術
シリコン（Ｓｉ）基板上に形成された素子間の配線にア
ルミニウム（Ａり）を用いる半導体装置に於いては、Ｓ
ｉ基板とへ！配線、或いは配線を多層化したときのへ！
配線間の接線を良好なものとするために、コンタクトホ
ール内にバリアメタルとしてタングステン（りやタング
ステンシリサイド（ＷＳｉ）の層が設けられる。このよ
うなＷ 、 ＷＳｉは、−船釣にコンタクトホール内に
選択的に堆積を行う選択ＣＶＤを用いて形成される。
ルミニウム（Ａり）を用いる半導体装置に於いては、Ｓ
ｉ基板とへ！配線、或いは配線を多層化したときのへ！
配線間の接線を良好なものとするために、コンタクトホ
ール内にバリアメタルとしてタングステン（りやタング
ステンシリサイド（ＷＳｉ）の層が設けられる。このよ
うなＷ 、 ＷＳｉは、−船釣にコンタクトホール内に
選択的に堆積を行う選択ＣＶＤを用いて形成される。
第２図は上述の如き選択ＣＶＤを用いた半導体装置の製
造方法を示す工程順断面図であり、Ａｉ配線上にＷ層を
形成する場合を示している。
造方法を示す工程順断面図であり、Ａｉ配線上にＷ層を
形成する場合を示している。
先ず、素子が形成されたＳｉ基板（１）上にＡｆｆｉ配
線（２）を形成する（第２図ａ、）。続いてＡＮ配、１
２（２ン上に居間絶縁膜となるＳｉカ膜（３）を形成し
、接続を得ようとする部分をエツチングに依り除去して
コンタクトホール（４）を形成する（第２図す、）。
線（２）を形成する（第２図ａ、）。続いてＡＮ配、１
２（２ン上に居間絶縁膜となるＳｉカ膜（３）を形成し
、接続を得ようとする部分をエツチングに依り除去して
コンタクトホール（４）を形成する（第２図す、）。
そして、６弗化タングステン（ｗＦ、 ）を原料ガスと
して選択ＣＶＤを行い、フンタクトホール（４）内に選
択的にＷ層（５）を堆積する。この選択ＣＶＤは、基板
材料と原料ガスとの反応に依り堆積を行うもので、Ｓｉ
鴫膜（３）から露出するＡｆｆｉ配線（２）表面に選択
的にＷ層（５）が堆積される。
して選択ＣＶＤを行い、フンタクトホール（４）内に選
択的にＷ層（５）を堆積する。この選択ＣＶＤは、基板
材料と原料ガスとの反応に依り堆積を行うもので、Ｓｉ
鴫膜（３）から露出するＡｆｆｉ配線（２）表面に選択
的にＷ層（５）が堆積される。
（ハ）発明が解決しようとする課題
上述の如き選択ＣＶＤに於いては、Ｗ層（５）がコンタ
クトホール（４）の底面、即ちＡｆｆｉ配線（２）の表
面の一方向から堆積されるため、堆積の速度が遅く、選
択性が十分に得られない虞れがある。
クトホール（４）の底面、即ちＡｆｆｉ配線（２）の表
面の一方向から堆積されるため、堆積の速度が遅く、選
択性が十分に得られない虞れがある。
従って、Ｗ層（５）がコンタクトホール（４）内のみで
なく、Ｓｉｎ、膜（３）表面にも堆積することが考えら
れ、Ｓｉｎ、膜（３）上に形成する２層目のＡｌ配線等
に悪影響を示す。
なく、Ｓｉｎ、膜（３）表面にも堆積することが考えら
れ、Ｓｉｎ、膜（３）上に形成する２層目のＡｌ配線等
に悪影響を示す。
そこで本発明は、選択ＣＶＤの堆積速度を向上し、十分
な選択性を確保することを目的とする。
な選択性を確保することを目的とする。
（ニ）課題を解決するための手段
本発明は上述の課題を解決するためになされたもので、
半導体基板上に形成された絶縁膜の一部を除去して基板
表面に露出する間隙を形成する工程、上記間隙内から上
記絶縁膜表面に薄い金属膜を形成する工程、上記金属膜
を深さ方向に異方的にエツチングして上記絶縁膜表面を
露出する工程、上記金属膜と同一物質を選択的に上記絶
縁膜の間隙内に気相反応に依って堆積する工程と、を有
することを特徴としている。
半導体基板上に形成された絶縁膜の一部を除去して基板
表面に露出する間隙を形成する工程、上記間隙内から上
記絶縁膜表面に薄い金属膜を形成する工程、上記金属膜
を深さ方向に異方的にエツチングして上記絶縁膜表面を
露出する工程、上記金属膜と同一物質を選択的に上記絶
縁膜の間隙内に気相反応に依って堆積する工程と、を有
することを特徴としている。
（＊）作用
本発明に依れば、絶縁膜の間隙内の側壁に薄い金属層が
形成されるため、この間隙内に気相反応に依る堆積を行
うときに間隙の底面及び側壁から堆積が進み、堆積速度
が速くなる。
形成されるため、この間隙内に気相反応に依る堆積を行
うときに間隙の底面及び側壁から堆積が進み、堆積速度
が速くなる。
〈へ〉実施例
本発明の一実施例を図面に従って説明する。
第１図は本発明の半導体装置の製造方法を示す工程順断
面図であり、第２図と同一部分の製造工程を示している
。この図に於いて第２図と同一部分には同一符号が示し
である。
面図であり、第２図と同一部分の製造工程を示している
。この図に於いて第２図と同一部分には同一符号が示し
である。
先ず、Ａｌ配線（２）の形成されたＳｉ基板（１）上に
、層間絶縁膜として５１０＊膜（３）を形成し、接続を
得ようとする部分にフンタクトホール（４）を設ける（
第１図ａ、）、続いて、通常のＣＶＤに依って薄いＷ膜
（６）をコンタクトホール（４）内からＳｉｎ、膜（３
）表面に形成する（第１図す、）。次にＷ膜（６）を反
応性イオンエツチング（ＲＩＥ）等の異方性エツチング
に依りエッチバックして除去する（第１図Ｃ９）、この
とき、ＲＩＥの異方性のために、５ｉ０＊膜（３）表面
やコンタクトホール〈４）底面のＷ膜（６）は除去され
ても、コンタクトホール（４）の側壁のＷ膜（６゛）は
エッチバック後も残る。
、層間絶縁膜として５１０＊膜（３）を形成し、接続を
得ようとする部分にフンタクトホール（４）を設ける（
第１図ａ、）、続いて、通常のＣＶＤに依って薄いＷ膜
（６）をコンタクトホール（４）内からＳｉｎ、膜（３
）表面に形成する（第１図す、）。次にＷ膜（６）を反
応性イオンエツチング（ＲＩＥ）等の異方性エツチング
に依りエッチバックして除去する（第１図Ｃ９）、この
とき、ＲＩＥの異方性のために、５ｉ０＊膜（３）表面
やコンタクトホール〈４）底面のＷ膜（６）は除去され
ても、コンタクトホール（４）の側壁のＷ膜（６゛）は
エッチバック後も残る。
そして、第２図の場合と同様にして選択ＣＶＤを行い、
コンタクトホール（４）内に選択的にＷ層（７）を堆積
する。この選択ＣＶＤに於いては、堆積がコンタクトホ
ール（４）の底面に加えて側壁からも進むため、短い時
間でＷ層（７）が形成される。従って、選択ＣＶＤに要
する時間を短縮できることから、選択性を向上すること
が可能となる。
コンタクトホール（４）内に選択的にＷ層（７）を堆積
する。この選択ＣＶＤに於いては、堆積がコンタクトホ
ール（４）の底面に加えて側壁からも進むため、短い時
間でＷ層（７）が形成される。従って、選択ＣＶＤに要
する時間を短縮できることから、選択性を向上すること
が可能となる。
尚、本実施例に於いては、コンタクトホール（４）内に
Ｗを堆積する場合を例示したが、ＷＳｉを用いることも
可能である。
Ｗを堆積する場合を例示したが、ＷＳｉを用いることも
可能である。
また、Ａｌ配線（２）への接続を得る場合のみでなく、
Ｓｉ基板（１）自体に接続を得る場合でも、第１図と同
様の工程を経ることに依り、バリアメタルとなるＷ層或
いはＷＳｉ層を得られる。
Ｓｉ基板（１）自体に接続を得る場合でも、第１図と同
様の工程を経ることに依り、バリアメタルとなるＷ層或
いはＷＳｉ層を得られる。
（ト）発明の効果
本発明に依れば、選択ＣＶＤの堆積速度を速くすること
ができるため、選択ＣＶＤの選択性を向上でき、不要な
Ｗ（ＷＳｉ）の絶縁膜表面への堆積が低減きれ、装置の
信頼性の向上と共に良好な特性を得ることができる。
ができるため、選択ＣＶＤの選択性を向上でき、不要な
Ｗ（ＷＳｉ）の絶縁膜表面への堆積が低減きれ、装置の
信頼性の向上と共に良好な特性を得ることができる。
第１図は本発明の半導体装置の製造方法を示す工程順断
面図、第２図は従来の半導体装置の製造方法を示す工程
順断面図である。
面図、第２図は従来の半導体装置の製造方法を示す工程
順断面図である。
Claims (3)
- （１）半導体基板上に形成された絶縁膜の一部を除去し
て基板表面の露出する間隙を形成する工程、 上記間隙内から上記絶縁膜表面に薄い金属膜を形成する
工程、 上記金属膜を深さ方向に異方的にエッチングして上記絶
縁膜表面を露出する工程、 上記金属膜と同一物質を選択的に上記絶縁膜の間隙内に
気相反応に依って堆積する工程、 を有することを特徴とする半導体装置の製造方法。 - （２）上記半導体基板と上記絶縁膜との間に配線層を設
け、 上記絶縁膜の間隙に配線層表面を露出することを特徴と
する請求項第１項記載の半導体装置の製造方法。 - （３）上記金属膜はタングステンを主成分とすることを
特徴とする請求項第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27061389A JPH03132024A (ja) | 1989-10-18 | 1989-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27061389A JPH03132024A (ja) | 1989-10-18 | 1989-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132024A true JPH03132024A (ja) | 1991-06-05 |
Family
ID=17488529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27061389A Pending JPH03132024A (ja) | 1989-10-18 | 1989-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022504574A (ja) * | 2018-10-10 | 2022-01-13 | 東京エレクトロン株式会社 | 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 |
-
1989
- 1989-10-18 JP JP27061389A patent/JPH03132024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022504574A (ja) * | 2018-10-10 | 2022-01-13 | 東京エレクトロン株式会社 | 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 |
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