JP2022504574A - 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 - Google Patents

半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 Download PDF

Info

Publication number
JP2022504574A
JP2022504574A JP2021519654A JP2021519654A JP2022504574A JP 2022504574 A JP2022504574 A JP 2022504574A JP 2021519654 A JP2021519654 A JP 2021519654A JP 2021519654 A JP2021519654 A JP 2021519654A JP 2022504574 A JP2022504574 A JP 2022504574A
Authority
JP
Japan
Prior art keywords
metal
layer
concave feature
field region
concave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021519654A
Other languages
English (en)
Other versions
JP7406684B2 (ja
JPWO2020077112A5 (ja
Inventor
ユ，カイ－フン
オメアラ，デイヴィッド
ジョイ，ニコラス
パタナイク，ギャナランジャン
クラーク，ロバート
タピリー，カンダバラ
隆宏 袴田
ワイダ，コリー
ルーシンク，ゲリット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2022504574A publication Critical patent/JP2022504574A/ja
Publication of JPWO2020077112A5 publication Critical patent/JPWO2020077112A5/ja
Application granted granted Critical
Publication of JP7406684B2 publication Critical patent/JP7406684B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76868—Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

Figure 2022504574000001
凹状特徴部を低抵抗率金属で充填する方法。方法は、第１の層内に形成された凹状特徴部及び凹状特徴部内に露出した第２の層を含むパターン化基板を提供することと、第１の層上に対して第２の層上での金属堆積選択性を増大させる表面改質剤を用いて基板を前処理することと、気相堆積によって基板上に金属層を堆積することであって、金属層が凹状特徴部内の第２の層上に優先的に堆積される、ことと、凹状特徴部内の第１の層のフィールド領域上及び側壁上を含む、第１の層上に堆積した金属核を除去して、凹状特徴部内の第２の層上に金属層を選択的に形成することと、を含む。前処理、堆積、及び除去のステップを少なくとも１回繰り返して、凹状特徴部内の金属層の厚さを増大させることができる。

Description

関連出願の相互参照
本出願は、２０１８年１０月１０日に出願された米国仮特許出願第６２／７４４，０３８号に関連し、且つそれに対する優先権を主張するものであり、その内容全体が参照により本明細書に援用される。
本発明は、半導体処理及び半導体デバイスに関し、より具体的には、半導体デバイスの凹状特徴部を低抵抗率金属で充填する方法に関する。
半導体デバイスは、層間誘電体（ＩＬＤ）などの誘電体材料内に形成されたトレンチ又はビアなどの充填された凹状特徴部を含む。凹状特徴部の選択的金属充填には、誘電体材料上と比較して、凹状特徴部の底部における金属層上での有限の金属堆積選択性に起因する問題がある。これにより、凹状特徴部の周囲のフィールド領域（水平領域）上、及び凹状特徴部の側壁上に不要な金属核の堆積が始まる前に、ボトムアップ堆積プロセスにおいて凹状特徴部を金属で完全に充填することが困難になる。
本発明の実施形態は、半導体デバイスの凹状特徴部を低抵抗率金属で充填する方法を記載する。一実施形態によれば、方法は、第１の層内に形成された凹状特徴部及び凹状特徴部内に露出した第２の層を含むパターン化基板を提供することと、第１の層上に対して第２の層上での金属堆積選択性を増大させる表面改質剤を用いて基板を前処理することと、を含む。方法は、気相堆積によって基板上に金属層を堆積することであって、金属層が凹状特徴部内の第２の層上に優先的に堆積される、ことと、凹状特徴部内の第１の層のフィールド領域上及び側壁上を含む、第１の層上に堆積した金属核を除去して、凹状特徴部内の第２の層上に金属層を選択的に形成することと、を更に含む。前処理、堆積、及び除去のステップを少なくとも１回繰り返して、凹状特徴部内の金属層の厚さを増大させることができる。
別の実施形態によれば、方法は、第１の層内に形成された凹状特徴部、及び凹状特徴部内に露出した第２の層を含むパターン化基板を提供することと、凹状特徴部内を含む基板上に金属含有層を堆積することと、凹状特徴部の底部から、及び凹状特徴部の周囲のフィールド領域から、金属含有層を異方的に除去して、凹状特徴部の側壁上に金属含有層を形成することと、を含む。方法は、第１の層上に対して、凹状特徴部の側壁上の金属含有層上、及び第２の層上での金属堆積選択性を増大させる表面改質剤を用いて基板を前処理することと、気相堆積によって基板上に金属層を堆積することであって、金属層が、凹状特徴部の周囲のフィールド領域上に対して、凹状特徴部内の側壁上の金属含有層上、及び第２の層上に優先的に堆積される、ことと、フィールド領域上に堆積した金属核を除去して、凹状特徴部内に金属層を選択的に形成することと、を更に含む。前処理、堆積、及び除去のステップを少なくとも１回繰り返して、凹状特徴部内の金属層の厚さを増大させることができる。
別の実施形態によれば、方法は、材料内に形成された凹状特徴部を含むパターン化基板を提供することと、凹状特徴部内、及び凹状特徴部の周囲のフィールド領域上を含む基板上に金属窒化物層を堆積することと、フィールド領域上の金属窒化物層を酸化することと、を含む。方法は、気相堆積によって基板上に金属層を堆積することであって、金属層が凹状特徴部内で酸化されない金属窒化物層上に優先的に堆積される、ことと、フィールド領域上に堆積した金属核を除去して、凹状特徴部内に金属層を選択的に形成することと、を更に含む。堆積及び除去のステップを少なくとも１回繰り返して、凹状特徴部内の金属層の厚さを増大させることができる。
別の実施形態によれば、方法は、材料内に形成された凹状特徴部を含むパターン化基板を提供することと、凹状特徴部内、及び凹状特徴部の周囲のフィールド領域上を含む基板上に金属酸化物層を堆積することと、フィールド領域上及び凹状特徴部内の金属酸化物層を窒化することと、フィールド領域上の窒化金属酸化物層を酸化することと、を含む。方法は、気相堆積によって基板上に金属層を堆積することであって、金属層が凹状特徴部内で酸化されない窒化金属酸化物層上に優先的に堆積される、ことと、フィールド領域上に堆積した金属核を除去して、凹状特徴部内に金属層を選択的に形成することと、を更に含む。堆積及び除去のステップを少なくとも１回繰り返して、凹状特徴部内の金属層の厚さを増大させることができる。
別の実施形態によれば、方法は、材料内に形成された凹状特徴部を含むパターン化基板を提供することと、凹状特徴部内、及び凹状特徴部の周囲のフィールド領域上を含む基板上に金属酸化物層を堆積することと、フィールド領域上の金属酸化物層を窒化することと、を含む。方法は、気相堆積によって基板上に金属層を堆積することであって、金属層がフィールド領域上の窒化金属酸化物層上に優先的に堆積される、ことと、凹状特徴部内に堆積した金属核を除去して、フィールド領域上に金属層を選択的に形成することと、を更に含む。堆積及び除去のステップを少なくとも１回繰り返して、凹状特徴部内の金属層の厚さを増大させることができる。
添付の図面と併せて考慮されると、以下の詳細な説明を参照することによってよりよく理解されるようになるので、本発明及びその付随する利点の多くについてのより完全な理解が容易に得られることになる。
本発明の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。 本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。 本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。 本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。 本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。 本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。 パターン化基板上の凹状特徴部における選択的Ｒｕ金属形成を用いたＳＥＭ画像を示している。
本発明の実施形態は、半導体デバイスの凹状特徴部において低抵抗率金属を選択的に形成するための方法を提供する。本方法を使用して、凹状特徴部を低抵抗率金属で完全に充填することができる。一実施形態によれば、気相堆積による金属堆積選択性は、以下の順序、すなわち、Ｓｉ含有材料＜金属含有層＜金属、で増大する。堆積した金属は、例えば、Ｒｕ金属、Ｃｏ金属、又はＷ金属を含み得る。金属堆積のインキュベーション時間は、金属上で最短であり、Ｓｉ含有材料上で最長である。インキュベーション時間とは、堆積プロセス中に表面上に金属の堆積が始まるまでの遅延を指す。一実施形態では、これを使用して、凹状特徴部の上方の表面に対して、凹状特徴部内に金属を優先的に形成することができる。Ｓｉ含有材料には、ＳｉＯ２、ＳｉＯＮ、又はＳｉＮが含まれ得る。ＳｉＯ２は、層として堆積され得るか、又はＳｉの酸化によって、例えば、空気、酸素（Ｏ２又はＯ）、オゾン、又はＨ２Ｏへの曝露によって形成され得る。ＳｉＮは、層として堆積され得るか、又はＳｉの窒化によって、例えば、Ｎ又はＮＨ３への曝露によって形成され得る。ＳｉＯＮは、層として堆積され得るか、又はＳｉＯ２の窒化、例えば、ＳｉＮの酸化、若しくはＳｉの酸化及び窒化によって形成され得る。金属含有層には、金属酸化物、金属窒化物、金属炭化物、金属ケイ化物、金属硫化物、又は金属リン化物が含まれ得る。金属ケイ化物は、Ｓｉ上の金属堆積若しくは金属上のＳｉ堆積、その後の熱処理、又は堆積プロセス中の金属ケイ化物の形成によって、形成され得る。金属は、例えば、Ｒｕ金属、Ｃｏ金属、又はＷ金属を含み得る。
図１Ａ～図１Ｆは、本発明の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。金属は、例えば、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択することができる。パターン化基板１は、第１の層１００内に形成された凹状特徴部１１０の周囲のフィールド領域１０１を含む。凹状特徴部１１０は、側壁１０３、及び露出面１０４を有する第２の層１０２を含む。
一実施形態によれば、第１の層１００は誘電体材料を含み、第２の層１０２は金属層を含み得る。誘電体材料は、例えば、ＳｉＯ２、フッ素化シリコンガラス（ＦＳＧ）などの低誘電率（ｌｏｗ－ｋ）材料、炭素ドープ酸化物、ポリマー、ＳｉＣＯＨ含有ｌｏｗ－ｋ材料、非多孔質ｌｏｗ－ｋ材料、多孔質ｌｏｗ－ｋ材料、ＣＶＤ ｌｏｗ－ｋ材料、スピンオン誘電体（ＳＯＤ）ｌｏｗ－ｋ材料、又は高誘電率（ｈｉｇｈ－ｋ）材料を含む、任意の他の適切な誘電体材料、を含み得る。いくつかの例では、凹状特徴部１１０の幅（限界寸法（ＣＤ））は、約１０ｎｍ～約１００ｎｍ、約１０ｎｍ～約１５ｎｍ、約２０ｎｍ～約９０、又は約４０ｎｍ～約８０ｎｍであり得る。いくつかの例では、凹状特徴部１１０の深さは、約４０ｎｍ～約２００ｎｍ、約５０ｎｍ～約１５０、又は約５０ｎｍ～約１５０ｎｍであり得る。いくつかの例では、凹状特徴部１１０は、約２～約２０、又は約４～約６のアスペクト比（深さ／幅）を有し得る。第２の層１０２は、Ｃｕ金属、Ｒｕ金属、Ｃｏ金属、Ｗ金属、又はそれらの組み合わせなどの低抵抗率金属を含み得る。一例では、第２の層１０２は、２つ以上の積み重ねられた金属層を含み得る。積み重ねられた金属層の例には、Ｃｕ金属上のＣｏ金属（Ｃｏ／Ｃｕ）、及びＣｕ金属上のＲｕ金属（Ｒｕ／Ｃｕ）が含まれる。
方法は、第１の層１００上に吸着する表面改質剤を用いてパターン化基板１を前処理し、それによって、側壁１０３及びフィールド領域１０１を含む、第１の層１００に対して、第２の層１０２上の金属堆積選択性を増大させることを含む。表面改質剤の存在により、第１の層１００上の金属層の堆積を妨げるが、第２の層１０２は改質されない。一実施形態によれば、パターン化基板１は、基板上に自己組織化単分子膜（ＳＡＭ）を形成することができる分子を含む反応ガスへの曝露によって、表面改質剤を用いて前処理される。ＳＡＭは、吸着により基板表面上に自発的に形成されて、多少大きな秩序ドメインに組織化された分子集合体である。ＳＡＭは、先端基、テール基、及び官能性末端基を有する分子を含むことができ、ＳＡＭは、室温で又は室温超で気相から基板上に先端基を化学吸着させ、その後、テール基をゆっくりと組織化させることにより生成される。最初、表面上の分子密度が小さいときには、吸着質分子は、無秩序な分子の塊を形成するか、秩序のある２次元の「横たわる相（ｌｙｉｎｇ ｄｏｗｎ ｐｈａｓｅ）」を形成するかのいずれかであり、分子による被覆範囲が広くなると、数分から数時間をかけて、基板表面上に３次元の結晶構造又は半結晶構造を形成し始める。先端基は基板上に集合し、テール基は基板から離れたところに集合する。一実施形態によれば、ＳＡＭを形成する分子の先端基は、チオール、シラン、又はホスホネートを含み得る。シランの例は、Ｃ、Ｈ、Ｃｌ、Ｆ、及びＳｉ原子、又はＣ、Ｈ、Ｃｌ、及びＳｉ原子を含む分子を含み得る。分子の非限定的な例は、パーフルオロデシルトリクロロシラン（ＣＦ３（ＣＦ２）７ＣＨ２ＣＨ２ＳｉＣｌ３）、パーフルオロデカンチオール（ＣＦ３（ＣＦ２）７ＣＨ２ＣＨ２ＳＨ）、クロロデシルジメチルシラン（ＣＨ３（ＣＨ２）８ＣＨ２Ｓｉ（ＣＨ３）２Ｃｌ）、及びｔｅｒｔ－ブチル（クロロ）ジメチルシラン（（ＣＨ３）３ＣＳｉ（ＣＨ３）２Ｃｌ））を含む。
本発明のいくつかの実施形態によれば、反応ガスは、アルキルシラン、アルコキシシラン、アルキルアルコキシシラン、アルキルシロキサン、アルコキシシロキサン、アルキルアルコキシシロキサン、アリールシラン、アシルシラン、アリールシロキサン、アシルシロキサン、シラザン、又はそれらの任意の組み合わせを含む、ケイ素含有ガスを含み得る。本発明のいくつかの実施形態によれば、反応ガスは、ジメチルシランジメチルアミン（ＤＭＳＤＭＡ）、トリメチルシランジメチルアミン（ＴＭＳＤＭＡ）、ビス（ジメチルアミノ）ジメチルシラン（ＢＤＭＡＤＭＳ）、及び他のアルキルアミンシランから選択され得る。他の実施形態によれば、反応ガスは、Ｎ，Ｏビストリメチルシリルトリフルオロアセトアミド（ＢＳＴＦＡ）、及びトリメチルシリルピロール（ＴＭＳ－ピロール）から選択され得る。
本発明のいくつかの実施形態によれば、反応ガスは、シラザン化合物から選択され得る。シラザンは、飽和シリコン－窒素水素化物である。それらは、構造が－－Ｏ－－の代わりに－－ＮＨ－を有するシロキサンに類似している。有機シラザン前駆体は、Ｓｉ原子に結合した少なくとも１つのアルキル基を更に含み得る。アルキル基は、例えば、メチル基、エチル基、プロピル基、若しくはブチル基、又はそれらの組み合わせであり得る。更に、アルキル基は、フェニル基などの環状炭化水素基であり得る。加えて、アルキル基は、ビニル基であり得る。ジシラザンは、ケイ素原子に結合した１～６個のメチル基、又はケイ素原子に結合した１～６個のエチル基を有する化合物、又はケイ素原子に結合したメチル基とエチル基との組み合わせを有するジシラザン分子である。
方法は、気相堆積によってパターン化基板１上に金属層１０６ａを堆積することを更に含み、ここで金属層１０６ａは、凹状特徴部１１０内の第２の層１０２上に優先的に堆積される。金属層１０６ａは、例えば、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択することができる。本発明の一実施形態によれば、Ｒｕ金属は、化学気相成長法（ＣＶＤ）又は原子層堆積物（ＡＬＤ）によって堆積され得る。Ｒｕ含有前駆体の例には、Ｒｕ３（ＣＯ）１２、（２，４－ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム（Ｒｕ（ＤＭＰＤ）（ＥｔＣｐ））、ビス（２，４－ジメチルペンタジエニル）ルテニウム（Ｒｕ（ＤＭＰＤ）２）、４－ジメチルペンタジエニル）（メチルシクロペンタジエニル）ルテニウム（Ｒｕ（ＤＭＰＤ）（ＭｅＣｐ））、及びビス（エチルシクロペンタジエニル）ルテニウム（Ｒｕ（ＥｔＣｐ）２）、並びにこれらと他の前駆体との組み合わせ、が含まれる。
図１Ｂに概略的に示されるように、金属堆積は完全に選択的でなくてもよく、金属核１０７ａは、側壁１０３及びフィールド領域１０１上に堆積され得る。金属層１０６ａとは異なり、金属核１０７ａは、金属核１０７ａ内の金属の総量が金属層１０６ａ内の金属の量よりも少ない非連続層を形成することができる。
一例では、Ｒｕ金属は、ＣＯキャリアガス中のＲｕ３（ＣＯ）１２前駆体を使用するＣＶＤによって堆積した。表面改質剤を用いて基板を前処理した後、誘電体材料の凹状特徴部の底部におけるＣｕ金属層上に厚さが約１５～２０ｎｍのＲｕ金属が堆積した後の誘電体材料上に、Ｒｕ金属核が観察された。これは、異なる材料上のＲｕ金属堆積の選択性が限られていること、及び誘電体表面上のＲｕ金属堆積が始まる前に、Ｒｕ金属を用いて約１５～２０ｎｍよりも深く凹状特徴部を選択的に堆積して充填することが難しいことを示している。ＣＶＤによるＲｕ金属堆積速度は、以下の順序、すなわち、金属＞金属窒化物又は窒化物金属酸化物＞金属酸化物又は酸化金属窒化物＞ＩＬＤ、で減少することが観察され、ここでＲｕ金属堆積速度は、金属表面上で最も高く、ＩＬＤ表面上で最も低い。これは、異なる材料上での優先的なＲｕ金属堆積に利用できる。ＩＬＤには、シリコン、カーボン、又はシリコンとカーボンとの両方を含む誘電体化合物が含まれる。その例には、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＣＯＨ、Ｓｉ、ＳｉＣ、Ｃが含まれる。
方法は、パターン化基板１から金属核１０７ａを除去して、凹状特徴部１１０内の第２の層１０２上に金属層１０６ａを選択的に形成することを更に含む。これは、図１Ｃに概略的に示されている。金属核１０７ａの除去は、それらが大きくなりすぎて効率的に除去することがより困難になる前に実行されることが好ましい場合がある。一例では、Ｒｕ金属核１０７ａは、反応性イオンエッチング（ＲＩＥ）を使用してエッチングすることによって、例えば、プラズマ励起Ｏ２ガスを使用し、任意選択的にハロゲン含有ガス（例えば、Ｃｌ２）を加えることによって、除去することができる。
前処理、堆積、及び除去のステップを少なくとも１回繰り返して、凹状特徴部１１０内に堆積した金属層の厚さを増大させることができる。これは、図１Ｄに概略的に示されており、追加の金属層１０６ｂが金属層１０６ａ上に優先的に堆積され、追加の金属核１０７ｂが側壁１０３及びフィールド領域１０１上に堆積される。その後、図１Ｅに示されるように、追加の金属核１０７ｂが除去される。一例では、前処理、堆積、及び除去は、凹状特徴部１１０が金属で完全に充填されるまで繰り返され得る。これは、図１Ｆに概略的に示されており、凹状特徴部１１０は、金属層１０６ａ～１０６ｃで充填されている。
凹状特徴部における選択的Ｒｕ金属形成のプロセス例には、ＴＭＳＤＭＡ液体を気化させてＮ２ガスで希釈するＴＭＳＤＭＡガス曝露、約１８０℃～約２５０℃の基板温度、約５Ｔｏｒｒのプロセスチャンバー圧力、及びプラズマ励起なしの１０秒の露光時間、を使用する前処理が含まれる。Ｒｕ金属ＣＶＤプロセスは、Ｒｕ３（ＣＯ）１２＋ＣＯを含むプロセスガス（例えば、約１：１００のガス流量比）、約１３５℃～約１８０℃（例えば、約１６０℃）の基板温度、約１ｍＴｏｒｒ～約２０ｍＴｏｒｒ（例えば、約５ｍＴｏｒｒ）のプロセスチャンバー圧力、及びプラズマ励起なしの４００秒間露光を含んで、金属表面上に約２０ｎｍのＲｕ金属を堆積させる。Ｒｕ金属除去プロセスは、Ｏ２及びＣｌ２を含む（例えば、約１００：１のガス流量比）エッチングガスの使用、約室温～約３７０℃（例えば、約３７０℃）の基板温度、上部電極に約１２００ＷのＲＦ電力が印加され、下部電極（基板ホルダー）に約０Ｗ～約３００Ｗ（例えば０Ｗ）のＲＦ電力が印加される容量結合プラズマ源を使用するプラズマ励起、約５ｍＴｏｒｒのプロセスチャンバー圧力、及び４０秒の露光時間を含んで、約５ｎｍのＲｕ金属核の相当物を除去する。
図７は、パターン化基板上の凹状特徴部における選択的Ｒｕ金属形成を用いたＳＥＭ画像を示している。受け取ったままのパターン化基板は、Ｗ金属膜上に隆起したＳｉＯ２の特徴部を含んでいた。隆起したＳｉＯ２特徴部は、高さが約１１３ｎｍ、幅が約３１ｎｍ、及び間隔が約８７ｎｍであった。隆起したＳｉＯ２特徴部は、深さが約１１３ｎｍ及び幅が約８７ｎｍの凹状特徴部を形成した。この図は、ＴＭＳＤＭＡを含む表面改質剤を用いてパターン化基板を前処理すること、Ｒｕ３（ＣＯ）１２＋ＣＯを使用するＲｕ金属ＣＶＤ堆積ステップ、及びプラズマ励起Ｏ２ガス＋Ｃｌ２ガスを使用するＲｕ金属エッチングステップを含んで、凹状特徴部の側壁からＲｕ金属核を除去した、後続の堆積プロセスの結果を示している。前処理、Ｒｕ金属堆積、及びＲｕ金属核除去のシーケンスは、４回実行された。この図は、Ｒｕ金属が凹状特徴部内に選択的に形成され、Ｒｕ金属核が凹状特徴部の側壁上、又はエッチングされたＳｉＯ２特徴部の上面上に存在しなかったことを示している。凹状特徴部内に形成されたＲｕ金属の厚さは約６９ｎｍであり、凹状特徴部の体積の約６１％を占めた。
図２Ａ～図２Ｆは、本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。図１Ａは、図２Ａのパターン化基板２として再現されている。方法は、第１の層１００に形成された凹状特徴部１１０と、凹状特徴部１１０に露出した第２の層１０２とを含むパターン化基板２を提供することを含む。図２Ｂに示されるように、方法は、凹状特徴部１１０内、及び凹状特徴部１１０の周囲のフィールド領域１０１上を含む、パターン化基板２上に金属含有層１１１を堆積することを含む。金属含有層１１１は共形であってもよく、いくつかの例では、金属含有層１１１は、金属酸化物、金属窒化物、又はそれらの組み合わせを含み得る。金属酸化物は、例えば、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＯ２、又はＭｎＯ２を含み得、金属窒化物は、例えば、ＡｌＮ、ＴｉＮ、ＨｆＮ、又はＭｎＮを含み得る。
その後、図２Ｃに示されるように、方法は、凹状特徴部１１０の底部から、及び凹状特徴部１１０の周囲のフィールド領域１０１から、金属含有層１１１を異方的に除去して、凹状特徴部１１０の側壁１０３上に金属含有層１１１を形成することを更に含む。方法は、フィールド領域１０１を含む第１の層１００上に吸着する表面改質剤で、パターン化基板２を前処理し、それによって、第１の層１００に対して、凹状特徴部１１０の側壁１０３上及び第２の層１０２上の金属含有層１１１上の金属堆積選択性を増大させることを更に含む。
方法は、気相堆積によってパターン化基板２上に金属層１１２を堆積することを更に含み、ここで金属層１１２は、凹状特徴部１１０の周囲のフィールド領域１０１上に対して、側壁１０３の金属含有層１１１上、及び凹状特徴部１１０の底部における第２の層１０２上に優先的に堆積される。金属層１１２は、例えば、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択することができる。図２Ｄに概略的に示されるように、金属堆積は完全に選択的でなくてもよく、金属核１１３はフィールド領域１０１上に堆積され得る。金属層１１２とは異なり、金属核１１３は、金属核１１３内の金属の総量が金属層１１２内の金属の量よりも少ない非連続層を形成することができる。図２Ｄに示される実施形態によれば、金属層１１２は、凹状特徴部１１０を完全に充填することができる。図２Ｅに示されるように、方法は、凹状特徴部１１０の周囲の第１の層１００のフィールド領域１０１上に堆積した金属核１１３を除去して、凹状特徴部１１０内に金属層１１２を選択的に形成することを更に含む。
別の実施形態によれば、金属層１１２は、凹状特徴部１１０を完全に充填しなくてもよく、前処理、堆積、及び除去を少なくとも１回繰り返して、凹状特徴部１１０内に堆積される金属の厚さを増大させることができる。一実施形態によれば、前処理、堆積、及び除去は、凹状特徴部１１０が金属で完全に充填されるまで繰り返され得る。
図３Ａ～図３Ｅは、本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。図１Ａは、図３Ａのパターン化基板３として再現されている。方法は、材料に形成された凹状特徴部１１０を含む、パターン化基板３を提供することを含む。一例では、材料は、凹状特徴部１１０に露出する第１の層１００及び第２の層１０２を含み得る。図３Ｂに示されるように、方法は、凹状特徴部１１０内、及び凹状特徴部１１０の周囲のフィールド領域１０１上を含む、パターン化基板３上に金属窒化物層１１４を堆積することを更に含む。金属窒化物層１１４は共形であってもよく、いくつかの例では、金属窒化物層１１４は、ＡｌＮ、ＴｉＮ、ＨｆＮ、又はＭｎＮを含み得る。
その後、方法は、フィールド領域１０１上の金属窒化物層１１４を酸化して、酸化金属窒化物層１１５を形成することを更に含む。本明細書で使用される場合、酸化プロセスは、金属窒化物層１１４の少なくとも表面領域に酸素を組み込む。図３Ｃに概略的に示されるように、金属窒化物層１１４はまた、凹状特徴部１１０の開口部近くの凹状特徴部１１０において酸化され得る。金属窒化物層１１４を酸化するステップは、プラズマ励起Ｏ２ガスを使用して実行することができ、ここで凹状特徴部１１０の小さな開口部は、プラズマ励起Ｏ２ガスの凹状特徴部１１０への浸透を制限する。これにより、金属窒化物層１１４の酸化を、フィールド領域１０１、及び凹状特徴部１１０の上部に制限する。
方法は、気相堆積によって基板上に金属層１１６を堆積することを更に含み、ここで金属層１１６は、凹状特徴部１１０において酸化されない金属窒化物層１１４上に優先的に堆積される。優先的な金属堆積は、酸化金属窒化物層１１５上に対して、金属窒化物層１１４上での金属堆積のインキュベーション時間がより短いことに起因するものと考えられている。図３Ｄに概略的に示されるように、金属堆積は完全に選択的でなくてもよく、金属核１２３はフィールド領域１０１上に堆積され得る。金属層１１６とは異なり、金属核１２３は、金属核１２３内の金属の総量が金属層１１６内の金属の量よりも少ない非連続層を形成することができる。
図３Ｄに示される実施形態によれば、金属層１１６は、金属窒化物層１１４の酸化が回避される凹状特徴部１１０を完全に充填することができる。図３Ｅに示されるように、方法は、凹状特徴部１１０の周囲の第１の層１００のフィールド領域１０１上に堆積した金属核１２３を除去して、凹状特徴部１１０内に金属層１１６を選択的に形成することを更に含む。
別の実施形態によれば、金属層１１６は、金属窒化物層１１４の酸化が回避される凹状特徴部１１０を完全に充填しなくてもよく、堆積及び除去のステップを少なくとも１回繰り返して、凹状特徴部１１０内に堆積される金属層１１６の厚さを増大させることができる。一実施形態によれば、堆積及び除去のステップは、凹状特徴部１１０が金属層１１６で完全に充填されるまで繰り返され得る。
図４Ａ～図４Ｆは、本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。図１Ａは、図４Ａのパターン化基板４として再現されている。方法は、材料に形成された凹状特徴部１１０を含む、パターン化基板４を提供することを含む。一例では、材料は、凹状特徴部１１０に露出する第１の層１００及び第２の層１０２を含み得る。図４Ｂに示されるように、方法は、凹状特徴部１１０内、及び凹状特徴部１１０の周囲のフィールド領域１０１上を含む、パターン化基板４上に金属酸化物層１１７を堆積することを更に含む。金属酸化物層１１７は共形であってもよく、いくつかの例では、金属酸化物層１１７は、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＯ２、又はＭｎＯ２を含み得る。
その後、方法は、フィールド領域１０１上及び凹状特徴部１１０内の金属酸化物層１１７を窒化して、窒化金属酸化物層１１８を形成することを更に含む。本明細書で使用される場合、窒化プロセスは、少なくとも金属酸化物層１１７の表面領域に窒素を組み込む。図４Ｃに概略的に示されるように、窒化金属酸化物層１１８は、共形であってもよい。金属酸化物層１１７を窒化するステップは、凹状特徴部１１０を含む、金属酸化物層１１７全体の厚さの少なくとも一部分を効果的に窒化する熱窒化プロセス（例えば、プラズマの非存在下でのＮＨ３アニール）を使用して実行することができる。
その後、方法は、フィールド領域１０１上の窒化金属酸化物層１１８を酸化して、酸化窒化金属酸化物層１１９を形成することを更に含む。本明細書で使用される場合、酸化プロセスは、窒化金属酸化物層１１８の少なくとも表面領域に酸素を組み込む。窒化金属酸化物層を酸化するステップは、プラズマ励起Ｏ２ガスを使用して実行することができ、ここで凹状特徴部１１０の小さな開口部は、プラズマ励起Ｏ２ガスの凹状特徴部１１０への浸透を制限する。これにより、窒化金属酸化物層の酸化を、フィールド領域１０１、及び凹状特徴部１１０の上部に制限する。これは、図４Ｄに概略的に示されている。
方法は、気相堆積によってパターン化基板４上に金属層１２０を堆積することを更に含み、ここで金属層１２０は、凹状特徴部１１０において酸化されない窒化金属酸化物層１１８上に優先的に堆積される。優先的な金属堆積は、酸化窒化金属酸化物層１１９に対して、窒化金属酸化物層上での金属堆積のインキュベーション時間がより短いことに起因するものと考えられている。
図４Ｅに概略的に示されるように、金属堆積は完全に選択的でなくてもよく、金属核１２１はフィールド領域１０１上の酸化窒化金属酸化物層１１９上に堆積され得る。金属層１２０とは異なり、金属核１２１は、金属核１２１内の金属の総量が金属層１２０内の金属の量よりも少ない非連続層を形成することができる。
図４Ｅに示される実施形態によれば、金属層１２０は、窒化金属酸化物層１１８の酸化が回避される凹状特徴部１１０を完全に充填することができる。図４Ｆに示されるように、方法は、凹状特徴部１１０の周囲の第１の層１００のフィールド領域１０１上に堆積した金属核１２１を除去して、凹状特徴部１１０内に金属層１２０を選択的に形成することを更に含む。
別の実施形態によれば、金属層１２０は、窒化金属酸化物層１１８の酸化が回避される凹状特徴部１１０を完全に充填しなくてもよく、堆積及び除去のステップを少なくとも１回繰り返して、凹状特徴部１１０内に堆積される金属層１２０の厚さを増大させることができる。一実施形態によれば、堆積及び除去のステップは、凹状特徴部１１０が金属層１２０で完全に充填されるまで繰り返され得る。
図５Ａ～図５Ｄは、本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。図５Ａは、材料５００内に形成された凹状特徴部５１０を含むパターン化基板５を示し、ここで凹状特徴部は、側壁５０３及び底部５０２を含む。方法は、凹状特徴部５１０内及び凹状特徴部５１０の周囲のフィールド領域５０１上を含む、パターン化基板５上に金属酸化物層５０４を堆積することを含む。これは、図５Ｂに概略的に示されている。
方法は、フィールド領域１０１上の金属酸化物層５０４を窒化することを更に含む。本明細書で使用される場合、窒化プロセスは、金属酸化物層５０４の少なくとも表面領域に窒素を組み込んで、窒化金属酸化物層５０５を形成する。これは、図５Ｃに概略的に示されている。金属酸化物層５０４を窒化するステップは、プラズマ励起窒素含有ガス（例えば、Ｎ２又はＮＨ３）を使用して実行することができ、ここで凹状特徴部５１０の小さな開口部は、プラズマ励起窒素含有ガスの凹状特徴部５１０への浸透を制限する。
方法は、気相堆積によってパターン化基板５上に金属層５０６を堆積することを更に含み、ここで金属層５０６は、フィールド領域５０１上の窒化金属酸化物層５０５上に優先的に堆積される。図５Ｄに概略的に示されるように、金属堆積は完全に選択的でなくてもよく、金属核５０７は凹状特徴部５１０内の金属酸化物層５０４上に堆積され得る。
方法は、凹状特徴部５１０内に堆積した金属核５０７を除去して、フィールド領域５０１上に金属層５０６を選択的に形成することを更に含む。これは、図５Ｅに概略的に示されている。堆積及び除去のステップは、フィールド領域５０１上の金属層５０６の厚さを増大させるために、少なくとも１回繰り返され得る。
図６Ａ～図６Ｄは、本発明の別の実施形態による、凹状特徴部における選択的金属形成のための方法を概略的に示している。一例では、図６Ａに示されるように、パターン化基板６は、３Ｄ ＮＡＮＤデバイスの一部を含み得る。方法は、材料６００にエッチングされた垂直特徴部６１０及びエッチングされた水平特徴部６０１を含むパターン化基板６を提供することを含む。エッチングされた垂直特徴部６１０は、底部近くよりも上部近くにより大きな開口部を有するデーパー状であってもよい。一例では、材料６００は、ＳｉＯ２又はＳｉＮを含み得る。方法は、エッチングされた垂直特徴部６１０及びエッチングされた水平特徴部６０１を窒化して窒化層６０２を形成することを更に含む。窒化プロセスは、エッチングされた垂直特徴部６１０及びエッチングされた水平特徴部６０１の両方を窒化する熱窒化プロセス（例えば、プラズマの非存在下でのＮＨ３アニール）を含み得る。その後、方法は、エッチングされた水平特徴部６０１内に窒化層６０２を保持しながら、エッチングされた垂直特徴部６１０から窒化層６０２を除去するプラズマ処理（例えば、Ａｒプラズマ）を含む。得られたパターン化基板６が、図６Ｂに示されている。方法は、気相堆積によってパターン化基板６上に金属層６０３を堆積することを更に含み、ここで金属層６０３は、エッチングされた垂直特徴部６１０上に対して、エッチングされた水平特徴部６０１内の窒化層６０２上に優先的に堆積される。これは、図６Ｃに示されている。気相堆積は、エッチングされた垂直特徴部６１０もまた金属層６０４で完全に充填されるまで実行される。選択的金属堆積は、窒化されていないエッチングされた垂直特徴部６１０よりも窒化層６０２上でのより高い金属堆積速度によるものである。これにより、ボイドなしで、エッチングされた垂直特徴部６１０及びエッチングされた水平特徴部６０１の完全な金属充填が可能になる。
半導体デバイスの凹状特徴部を低抵抗率の金属で充填する方法が、様々な実施形態で開示されてきた。本発明の実施形態の上述の説明は、例示及び説明を目的として提示されている。この説明は、網羅的であること、又は開示されているまさにその形態に本発明を限定することを意図するものではない。本明細書及び以下の特許請求の範囲は、説明目的でのみ使用され、限定するものとして解釈されるべきではない用語を含む。関連する技術分野の当業者であれば、上記教示に照らして多くの修正及び変形が可能であることを理解することができる。当業者は、図に示されている様々な構成要素の様々な等価な組み合わせ及び置換を認識するであろう。したがって、本発明の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付された特許請求の範囲によって限定されることを意図している。

Claims (22)

  1. 半導体デバイスを形成する方法であって、
    第１の層内に形成された凹状特徴部及び前記凹状特徴部内に露出した第２の層を含むパターン化基板を提供することと、
    前記第１の層上に対して前記第２の層上での金属堆積選択性を増大させる表面改質剤を用いて前記基板を前処理することと、
    気相堆積によって前記基板上に金属層を堆積することであって、前記金属層が前記凹状特徴部内の前記第２の層上に優先的に堆積される、ことと、
    前記凹状特徴部内の前記第１の層のフィールド領域上及び側壁上を含む、前記第１の層上に堆積した金属核を除去して、前記凹状特徴部内の前記第２の層上に前記金属層を選択的に形成することと、を含む、方法。
  2. 前記前処理、堆積、及び除去を少なくとも１回繰り返して、前記凹状特徴部内の前記金属層の厚さを増大させること、を更に含む、請求項１に記載の方法。
  3. 前記前処理が、前記第１の層上に自己組織化単分子膜（ＳＡＭ）を形成することを含む、請求項１に記載の方法。
  4. 前記金属層が、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択され、前記第２の層が、Ｃｕ金属、Ｒｕ金属、Ｃｏ金属、Ｗ金属、及びそれらの組み合わせからなる群から選択される、請求項１に記載の方法。
  5. 半導体デバイスを形成する方法であって、
    第１の層内に形成された凹状特徴部及び前記凹状特徴部内に露出した第２の層を含むパターン化基板を提供することと、
    前記凹状特徴部内を含む前記基板上に金属含有層を堆積することと、
    前記凹状特徴部の底部から、及び前記凹状特徴部の周囲のフィールド領域から、前記金属含有層を異方的に除去して、前記凹状特徴部の側壁上に前記金属含有層を形成することと、
    前記第１の層上に対して、前記凹状特徴部の前記側壁上の前記金属含有層上、及び前記第２の層上での金属堆積選択性を増大させる表面改質剤を用いて前記基板を前処理することと、
    気相堆積によって前記基板上に金属層を堆積することであって、前記金属層が、前記凹状特徴部の周囲の前記フィールド領域上に対して、前記凹状特徴部内の前記側壁上の前記金属含有層及び前記第２の層上に優先的に堆積される、ことと、
    前記フィールド領域上に堆積した金属核を除去して、前記凹状特徴部内に前記金属層を選択的に形成することと、を含む、方法。
  6. 前記前処理、堆積、及び除去を少なくとも１回繰り返して、前記凹状特徴部内の前記金属層の厚さを増大させること、を更に含む、請求項５に記載の方法。
  7. 前記前処理が、前記第２の層上に自己組織化単分子膜（ＳＡＭ）を形成することを含む、請求項５に記載の方法。
  8. 前記金属層が、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択され、前記第２の層が、Ｃｕ金属、Ｒｕ金属、Ｃｏ金属、Ｗ金属、及びそれらの組み合わせからなる群から選択される、請求項５に記載の方法。
  9. 前記金属含有層が、金属酸化物、金属窒化物、又はそれらの組み合わせを含む、請求項５に記載の方法。
  10. 前記金属酸化物が、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＯ２、又はＭｎＯ２を含み、前記金属窒化物が、ＡｌＮ、ＴｉＮ、ＨｆＮ、又はＭｎＮを含む、請求項５に記載の方法。
  11. 半導体デバイスを形成する方法であって、
    材料内に形成された凹状特徴部を含むパターン化基板を提供することと、
    前記凹状特徴部内、及び前記凹状特徴部の周囲のフィールド領域上を含む前記基板上に金属窒化物層を堆積することと、
    前記フィールド領域上の前記金属窒化物層を酸化することと、
    気相堆積によって前記基板上に金属層を堆積することであって、前記金属層が前記凹状特徴部内で酸化されない前記金属窒化物層上に優先的に堆積される、ことと、
    前記フィールド領域上に堆積した金属核を除去して、前記凹状特徴部内に前記金属層を選択的に形成することと、含む、方法。
  12. 前記堆積及び除去を少なくとも１回繰り返して、前記凹状特徴部内の前記金属層の厚さを増大させること、を更に含む、請求項１１に記載の方法。
  13. 前記金属層が、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択される、請求項１１に記載の方法。
  14. 前記金属窒化物層が、ＡｌＮ、ＴｉＮ、ＨｆＮ、又はＭｎＮを含む、請求項１１に記載の方法。
  15. 半導体デバイスを形成する方法であって、
    材料内に形成された凹状特徴部を含むパターン化基板を提供することと、
    前記凹状特徴部内、及び前記凹状特徴部の周囲のフィールド領域上を含む前記基板上に金属酸化物層を堆積することと、
    前記フィールド領域上及び前記凹状特徴部内の前記金属酸化物層を窒化することと、
    前記フィールド領域上の前記窒化金属酸化物層を酸化することと、
    気相堆積によって前記基板上に金属層を堆積することであって、前記金属層が前記凹状特徴部内で酸化されない前記窒化金属酸化物層上に優先的に堆積される、ことと、
    前記フィールド領域上に堆積した金属核を除去して、前記凹状特徴部内に前記金属層を選択的に形成することと、含む、方法。
  16. 前記堆積及び除去を少なくとも１回繰り返して、前記凹状特徴部内の前記金属層の厚さを増大させること、を更に含む、請求項１５に記載の方法。
  17. 前記金属層が、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択される、請求項１５に記載の方法。
  18. 前記金属酸化物層が、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＯ２、又はＭｎＯ２を含む、請求項１５に記載の方法。
  19. 半導体デバイスを形成する方法であって、
    材料内に形成された凹状特徴部を含むパターン化基板を提供することと、
    前記凹状特徴部内、及び前記凹状特徴部の周囲のフィールド領域上を含む前記基板上に金属酸化物層を堆積することと、
    前記フィールド領域上の前記金属酸化物層を窒化することと、
    気相堆積によって前記基板上に金属層を堆積することであって、前記金属層が前記フィールド領域内の前記窒化金属酸化物層上に優先的に堆積される、ことと、
    前記凹状特徴部内に堆積した金属核を除去して、前記フィールド領域上に前記金属層を選択的に形成することと、を含む、方法。
  20. 前記堆積及び除去を少なくとも１回繰り返して、前記フィールド領域上の前記金属層の厚さを増大させること、を更に含む、請求項１９に記載の方法。
  21. 前記金属層が、Ｒｕ金属、Ｃｏ金属、及びＷ金属からなる群から選択される、請求項１９に記載の方法。
  22. 前記金属酸化物層が、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＯ２、又はＭｎＯ２を含む、請求項１９に記載の方法。
JP2021519654A 2018-10-10 2019-10-10 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法 Active JP7406684B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862744038P 2018-10-10 2018-10-10
US62/744,038 2018-10-10
PCT/US2019/055676 WO2020077112A1 (en) 2018-10-10 2019-10-10 Method for filling recessed features in semiconductor devices with a low-resistivity metal

Publications (3)

Publication Number Publication Date
JP2022504574A true JP2022504574A (ja) 2022-01-13
JPWO2020077112A5 JPWO2020077112A5 (ja) 2022-10-19
JP7406684B2 JP7406684B2 (ja) 2023-12-28

Family

ID=70160709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021519654A Active JP7406684B2 (ja) 2018-10-10 2019-10-10 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法

Country Status (5)

Country Link
US (2) US11024535B2 (ja)
JP (1) JP7406684B2 (ja)
KR (1) KR20210057185A (ja)
CN (1) CN112805818A (ja)
WO (1) WO2020077112A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153275A1 (ja) * 2022-02-14 2023-08-17 東京エレクトロン株式会社 凹部にルテニウムを埋め込む方法、及び装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057185A (ko) 2018-10-10 2021-05-20 도쿄엘렉트론가부시키가이샤 반도체 소자의 함입형 형상부를 저-저항률 금속으로 충전하기 위한 방법
US11823896B2 (en) * 2019-02-22 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive structure formed by cyclic chemical vapor deposition
US20220139776A1 (en) * 2020-11-03 2022-05-05 Tokyo Electron Limited Method for filling recessed features in semiconductor devices with a low-resistivity metal
US20220254683A1 (en) * 2021-02-05 2022-08-11 Tokyo Electron Limited Removal of stray ruthenium metal nuclei for selective ruthenium metal layer formation
JP2024511023A (ja) * 2021-03-16 2024-03-12 東京エレクトロン株式会社 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法
WO2023283072A1 (en) * 2021-07-06 2023-01-12 Tokyo Electron Limited Selective film formation using a self-assembled monolayer
US20230274932A1 (en) * 2022-02-28 2023-08-31 Tokyo Electron Limited Selective inhibition for selective metal deposition

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216224A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
JPH03132024A (ja) * 1989-10-18 1991-06-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH04154120A (ja) * 1990-10-18 1992-05-27 Nec Corp 半導体装置の製造方法
JPH0513367A (ja) * 1991-07-03 1993-01-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH05166754A (ja) * 1991-12-18 1993-07-02 Sharp Corp 半導体装置の製造方法
JPH0982798A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 半導体装置およびその製造方法
US20100041179A1 (en) * 2008-08-13 2010-02-18 Synos Technology, Inc. Forming Substrate Structure by Filling Recesses with Deposition Material
WO2018180869A1 (ja) * 2017-03-31 2018-10-04 東京エレクトロン株式会社 めっき処理方法、めっき処理システム及び記憶媒体

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723358A (en) * 1996-04-29 1998-03-03 Vlsi Technology, Inc. Method of manufacturing amorphous silicon antifuse structures
US6040243A (en) * 1999-09-20 2000-03-21 Chartered Semiconductor Manufacturing Ltd. Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
TW463307B (en) 2000-06-29 2001-11-11 Mosel Vitelic Inc Manufacturing method of dual damascene structure
US7141494B2 (en) 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
KR100455382B1 (ko) * 2002-03-12 2004-11-06 삼성전자주식회사 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
US6797642B1 (en) * 2002-10-08 2004-09-28 Novellus Systems, Inc. Method to improve barrier layer adhesion
US20040121583A1 (en) * 2002-12-19 2004-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming capping barrier layer over copper feature
US7365001B2 (en) * 2003-12-16 2008-04-29 International Business Machines Corporation Interconnect structures and methods of making thereof
KR100609049B1 (ko) * 2004-12-06 2006-08-09 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
KR20080001254A (ko) * 2006-06-29 2008-01-03 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
JP4299852B2 (ja) * 2006-10-11 2009-07-22 エルピーダメモリ株式会社 半導体装置の製造方法
US7659197B1 (en) * 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
US7772110B2 (en) * 2007-09-28 2010-08-10 Tokyo Electron Limited Electrical contacts for integrated circuits and methods of forming using gas cluster ion beam processing
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
CN102543835B (zh) * 2010-12-15 2015-05-13 中国科学院微电子研究所 开口的填充方法
US20120213941A1 (en) * 2011-02-22 2012-08-23 Varian Semiconductor Equipment Associates, Inc. Ion-assisted plasma treatment of a three-dimensional structure
US9123706B2 (en) * 2011-12-21 2015-09-01 Intel Corporation Electroless filled conductive structures
US9895715B2 (en) * 2014-02-04 2018-02-20 Asm Ip Holding B.V. Selective deposition of metals, metal oxides, and dielectrics
US10049921B2 (en) * 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9553090B2 (en) * 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9899258B1 (en) * 2016-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Metal liner overhang reduction and manufacturing method thereof
CN107978553B (zh) * 2016-10-21 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10847413B2 (en) * 2017-11-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact plugs for semiconductor device
US10867905B2 (en) * 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same
US11319334B2 (en) * 2017-12-28 2022-05-03 Intel Corporation Site-selective metal plating onto a package dielectric
KR20210057185A (ko) 2018-10-10 2021-05-20 도쿄엘렉트론가부시키가이샤 반도체 소자의 함입형 형상부를 저-저항률 금속으로 충전하기 위한 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216224A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
JPH03132024A (ja) * 1989-10-18 1991-06-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH04154120A (ja) * 1990-10-18 1992-05-27 Nec Corp 半導体装置の製造方法
JPH0513367A (ja) * 1991-07-03 1993-01-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH05166754A (ja) * 1991-12-18 1993-07-02 Sharp Corp 半導体装置の製造方法
JPH0982798A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 半導体装置およびその製造方法
US20100041179A1 (en) * 2008-08-13 2010-02-18 Synos Technology, Inc. Forming Substrate Structure by Filling Recesses with Deposition Material
WO2018180869A1 (ja) * 2017-03-31 2018-10-04 東京エレクトロン株式会社 めっき処理方法、めっき処理システム及び記憶媒体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153275A1 (ja) * 2022-02-14 2023-08-17 東京エレクトロン株式会社 凹部にルテニウムを埋め込む方法、及び装置

Also Published As

Publication number Publication date
US20200118871A1 (en) 2020-04-16
US20210287936A1 (en) 2021-09-16
JP7406684B2 (ja) 2023-12-28
US11621190B2 (en) 2023-04-04
US11024535B2 (en) 2021-06-01
TW202029286A (zh) 2020-08-01
WO2020077112A1 (en) 2020-04-16
CN112805818A (zh) 2021-05-14
KR20210057185A (ko) 2021-05-20

Similar Documents

Publication Publication Date Title
JP7406684B2 (ja) 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法
JP6654547B2 (ja) ＳｉＯＣＮ薄膜の形成
TWI686499B (zh) 金屬、金屬氧化物與介電質的選擇性沉積
US11562900B2 (en) Formation of SiOC thin films
US10818489B2 (en) Atomic layer deposition of silicon carbon nitride based material
JP6516797B2 (ja) 周期的処理を使用した選択的膜堆積のための方法及び装置
KR101741159B1 (ko) 다공성의 낮은 유전상수 필름 상에 기공 밀봉 층을 제공하기 위한 방법 및 조성물
TW201843734A (zh) 用於控制含氧薄膜的形成的電漿增強型沉積製程
TWI725182B (zh) 透過自組裝單層形成而成的選擇性沉積
JP2020528670A (ja) 酸化ケイ素上の超薄型アモルファスシリコン膜の連続性を向上させるための前処理手法
TWI835883B (zh) 以低電阻率金屬填充半導體元件中之凹陷特徵部的方法
US20220139776A1 (en) Method for filling recessed features in semiconductor devices with a low-resistivity metal
US20220301930A1 (en) Method for filling recessed features in semiconductor devices with a low-resistivity metal
TWI835151B (zh) 在基板上形成碳氧化矽的方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221007

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230328

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230825

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20231101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231101

R150 Certificate of patent or registration of utility model

Ref document number: 7406684

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150