JP2013123047A - エンハンスメントモードｉｉｉ−窒化物デバイスおよびその製造方法 - Google Patents

エンハンスメントモードｉｉｉ−窒化物デバイスおよびその製造方法 Download PDF

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Abstract

【課題】エンハンスメントモードＩＩＩ−窒化物ＨＥＭＴデバイス及びその製造方法を提供する。
【解決手段】それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタック２０１’と、ＩＩＩ窒化物層の上層２０３を覆い、これと接続する高温シリコン窒化物を含むパッシベーション層３０１とを含む基板を提供する工程であって、ＨＴシリコン窒化物はＭＯＣＶＤまたはＬＰＶＣＤまたは他の均等な技術により、４５０℃より高い温度で形成される工程と、ゲート領域のみにおいて、パッシベーション層を除去することにより、リセスゲート領域を形成し、これにより下にある上層２０３を露出させる工程と、少なくともリセスゲート領域の中にｐドープＧａＮ層３０２を形成して、これによりリセスゲート領域を少なくとも部分的に充填する工程と、ゲートコンタクトおよびソース／ドレインコンタクトを形成する工程と、を含む方法。
【選択図】図２

Description

本発明は、エンハンスメントモードＩＩＩ−窒化物デバイスおよびその製造方法について記載する。
高出力デバイスや高周波デバイスへの応用可能性のために、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）は大きく注目されている。
エンハンスメントモードＧａＮＨＥＭＴデバイスは、チャネル上のｐ型ドープのＧａＮまたはＡｌＧａＮ層を用いた２次元電子ガス（２ＤＥＧ）の枯渇により実現できる。
一般には、この層は、ＡｌＧａＮ上にｐ−ＧａＮブランケットを有して、バッファ層、チャネル層およびバリア層のための完全なＧａＮ／ＡｌＧａＮ複合体スタックの金属有機物化学気相堆積（ＭＯＣＶＤ）プロセス中に成長する。しかしながら、更にデバイス作製は、チャネル領域を除く全ての領域でＡｌＧａＮバリアからｐ−ＧａＮ層を選択的にエッチングすることを必要とする。
ＡｌＧａＮに対して選択的なｐ−ＧａＮのエッチングは、困難であるとともに、ゲートとドレインとの間の表面をプラズマエッチングに晒す。この領域は、このエッチング工程後にはパッシベートされず、表面をパッシベートするために高温誘電体堆積を用いることを困難にする。結果として、このデバイス構造はドレインラグの影響を受ける。「ドレインラグ（drain-lag）」の文言は、ドレイン−ソース電圧のパルスが与えられた場合の、ドレイン電流の遅い過渡応答を記載するのに用いられる。
第１の形態では、本出願は、エンハンスメントモードＩＩＩ−窒化物ＨＥＭＴの製造方法を開示する。この製造方法は、以下の工程を含む。
ａ．それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタックと、ＩＩＩ窒化物層の上層（２０３、２０４−図示せず）を覆い、これと接続する高温（ＨＴ）シリコン窒化物を含むパッシベーション層（３０１）とを含む基板（１０１）を提供する工程であって、ＨＴシリコン窒化物はＭＯＣＶＤまたはＬＰＶＣＤまたは他の均等な技術で、４５０℃より高い温度、より好適には５５０℃より高い温度、更に好適には７００℃より高い温度で形成される工程。
ｂ．ゲート領域のみにおいて、下にある上層（２０３、２０４）に対して選択的にパッシベーション層（３０１）を実質的に完全に除去することにより、リセスゲート領域を形成し、これにより下にある上層を露出させる工程。
ｃ．少なくともリセスゲート領域の中にｐ−ＧａＮ層（３０２、３０２’）を形成して、これによりリセスゲート領域を少なくとも部分的に充填する工程。
ｄ．ゲート領域中のゲートコンタクトと、パッシベーション層を通るソース／ドレインコンタクトとを形成する工程。
本発明の第２の形態では、エンハンスメントモードＩＩＩ−窒化物デバイス（ＨＥＭＴ）は以下を含む。
それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタックと、ＩＩＩ−窒化物層のスタックの上層（２０３、２０４）を覆い、これと接続する高温（ＨＴ）シリコン窒化物を含むパッシベーション層（３０１）と、を含む基板（１０１）。
ＩＩＩ−窒化物層のスタックの上層（２０３、２０４）が底部に露出する、パッシベーション層を通るリセスゲート領域。
リセスゲート領域を少なくとも部分的に充填するｐドープＧａＮ層（３０２）であって、ｐドープＧａＮ含有層は、リセスゲート領域中のＩＩＩ−窒化物層のスタックの上層を覆い、これと接続するｐドープＧａＮ層（３０２）。
パッシベーション層を通るように形成されたソース／ドレインコンタクト。
ここで、リセスゲート領域およびソース／ドレインコンタクトを除く全ての場所で、パッシベーション層（３０１）はＩＩＩ−窒化物層のスタックの上層（２０３、２０４）を覆う。
パッシベーション層は高温（ＨＴ）シリコン窒化物を含み、ＨＴシリコン窒化物は、本発明に含まれる定義による特有の性質を有する材料である。ＩＩＩ−窒化物層のスタックを含む基板上へのその形成後に、（好適には、その場で）パッシベーション層が、ゲート領域とソース／ドレインコンタクトを除く全体の活性ＧａＮデバイスを覆う。本発明のデバイスの長所は、ＨＴシリコン窒化物を含むパッシベーション層が、続く製造プロセス工程中および最終デバイスで保存され、これによりＩＩＩ−窒化物デバイスの上面を永遠に保護することである。後者は、最終デバイスのより良い性能、特に低ドレインラグに直接寄与する。
ソース／ドレインコンタクトは、パッシベーション層を通ってエッチングされ、またはシリコン窒化物の薄層を通って合金化される。ゲートコンタクトとソースおよびドレインコンタクトを形成する間または形成した後に、ＨＴシリコン窒化物から形成されたパッシベーション層が、それらのコンタクトを除く全ての場所でＩＩＩ−窒化物層のスタックの上面を保護する。
全ての図面は、本発明のいくつかの形態と具体例を描くことを意図する。記載された図面は、模式的であり、限定的ではない。
本発明のｅモードＨＥＭＴの具体例を模式的に示す。ここで（１０１）は基板、（２０１’）は核生成層を含むＩＩＩ−窒化物層のスタック、（２０１）はバッファ層、（２０２）はチャネル層、（２０３）はバリア層、（３０１）はパッシベーション層である。 本発明にかかるゲート領域中でパッシベーションを掘った後に、選択的に成長したｐ−ＧａＮ層（３０２）を模式的に示す。 ゲート領域中とパッシベーション層（３０１）の上に非選択的に成長させたｐ−ＧａＮ層をパターニングした後に、ゲート領域中に残るｐ−ＧａＮ層（３０２’）を模式的に示す。
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、連続的または時間的な順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できる。
更に、「好ましくは」と述べられた多くの具体例は、本発明の範囲を限定するよりもむしろ、本発明が実行される例示的方法として解釈されるべきである。
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素や工程に限定して解釈すべきでなく、他の要素や工程を排除しない。言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではなく、むしろ本発明では、単に列挙されたデバイスの構成要素がＡとＢであり、更に請求の範囲はそれらの構成要素の均等物を含むように解釈されるべきである。
多くの具体例は、先端技術より良い性能を有するエンハンスメントモード（ｅモード）ＩＩＩ−窒化物ＨＥＭＴの製造方法を記載する。特に、本発明のデバイスはより良い分散挙動を有し、よりドレインラグに影響されない。
エンハンスメントモードＩＩＩ−窒化物ＨＥＭＴデバイスは、チャネル上のｐ型ドープのＧａＮ層またはＡｌＧａＮ層を用いた２次元電子ガス（２ＤＥＧ）を枯渇させることで実現できる。
一般に、（バッファ層、チャネル層およびバリア層を含む）完全なＩＩＩ−窒化物スタックの成長後に、バリア層（ＡｌＧａＮ）の上にｐドープされたＧａＮブランケット層を形成することにより、この層は成長される。
一般に、ＩＩＩ−窒化物層のスタック上のｐドープＧａＮ（ｐ−ＧａＮ）層は、ＨＥＭＴ中の分散を低減する。しかしながら、低Ｒｏｎを有するエンハンスメントモードデバイスのデバイス作製は、チャネル領域を除く全ての場所でＩＩＩ−窒化物層のスタックの上層から（例えばＡｌＧａＮバリアから）ｐ−ＧａＮ層が選択的に除去（エッチング）されることを必要とする。
バリア層（ＡｌＧａＮ）に対するｐ−ＧａＮの選択的エッチングは、ゲートとドレインとの間の表面をプラズマエッチングに晒すため、デバイスの性能にとって困難であり有害である。この領域は、プラズマエッチングに晒された後は、もはやパッシベートされない。高温で回復処理を行うことや、表面をパッシベートするために高温誘電体堆積を用いることは、露出された表面の不安定な性質のために、最適化されない。結果として、このデバイス構造は、バリア層（ＡｌＧａＮ）とその上の誘電体の間で貧弱な界面を有し、それゆえにドレインラグの影響を受けやすい。
第１の形態では、本願は、エンハンスメントモードＩＩＩ−窒化物ＨＥＭＴの製造方法を開示する。かかる製造方法は以下の工程を含む。
ａ．それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタックと、ＩＩＩ窒化物層の上層（２０３、２０４−図示せず）を覆い、これと接続する高温（ＨＴ）シリコン窒化物を含むパッシベーション層（３０１）とを含む基板（１０１）を提供する工程であって、ＨＴシリコン窒化物はＭＯＣＶＤまたはＬＰＶＣＤまたは他の均等な技術で、４５０℃より高い温度、より好適には５５０℃より高い温度、更に好適には７００℃より高い温度で形成される工程。
ｂ．ゲート領域のみにおいて、下にある上層（２０３、２０４）に対して選択的にパッシベーション層（３０１）を実質的に完全に除去することにより、リセスゲート領域を形成し、これにより下にある上層を露出させる工程。
ｃ．少なくともリセスゲート領域の中にｐ−ＧａＮ層（３０２、３０２’）を形成して、これによりリセスゲート領域を少なくとも部分的に充填する工程。
ｄ．ゲート領域中のゲートコンタクトと、パッシベーション層を通るソース／ドレインコンタクトとを形成する工程。
かっこの間の数字は、本発明のＩＩＩ−窒化物デバイスを模式的に記載する図１から図３を参照する。
本発明では、「ＩＩＩ−窒化物」の文言は、元素周期律表のＩＩＩ族と窒素からの少なくとも１つの元素を含む半導体材料を定義する。本発明で使用できるＩＩＩ−窒化物化合物半導体の例は、ＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＡｌＧａＮ、それらの混合物や組み合わせを含むが、これに限定されるものではない。
本発明の異なる形態の具体例では、「基板」の文言は、使用できる、またはその上にデバイス、回路、またはエピタキシャル層が形成される、下にある材料を含んでも良い。他の代わりの具体例では、この「基板」は、例えばドープされたシリコン、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。この「基板」は、半導体基板部分に加えて、例えばＳｉＯ２またはＳｉ３Ｎ４層のような誘電体層を含んでも良い。このように、基板の文言は、またシリコン・オン・ガラス、シリコン・オン・サファイア基板を含む。また、「基板」は、例えばガラスや金属層のような、その上に層が形成される他のベースでも良い。
好適には、基板は、シリコン、シリコン炭化物、サファイア、またはＧａＮのようなＩＩＩ−窒化物材料を含む。より好適には、基板はシリコンから形成される。更に好適には、（１１１）または等価結晶方位を有する単結晶シリコンから形成される。本発明の特別な具体例では、基板は、（１１１）結晶方位で、直径が１５０ｍｍ、２００ｍｍまたは３００ｍｍのシリコンウエハである。有利には、シリコンベースのＣＭＯＳと集積が可能なシリコンウエハを用いる。
これ以降で「ＩＩＩ−窒化物層のスタック」と呼ばれる、各層がＩＩＩ−窒化物材料を含む層のスタックは、基板上にエピタキシャル技術を用いて形成される。ＩＩＩ−窒化物層のスタックは、一般には、バッファ層（２０１）、チャネル層（２０２）、およびバリア層（２０３）を含み、これらはまた、ＨＥＭＴデバイスの活性層と呼ばれる。代わりに、チャネル層は、薄いバッファ層（２０１）の上部部分（上部）でも良い。それぞれの活性層は、傾斜した組成を有する多層または単層でも良い。
ＨＥＭＴの活性層は、金属有機物化学気相堆積（ＭＯＣＶＤ）、または真空中での分子の堆積によりデバイス層が形成される、分子線エピタキシ（ＭＢＥ）により作製されても良い。
ＨＥＭＴ成長は、一般には、高品質デバイスを得るために、バッファ層（２０１）から開始する。基板材料が活性材料と異なる場合、このバッファ層は、また、格子定数の違いにも適用する。
本発明の関連では、バッファ層（２０１）の厚さは例えば２００ｎｍと１０μｍの間であり、好適には１μｍと３μｍの間である。任意的に、追加のバッファ層（２０１’）、例えば核生成層および／または例えばＡｌＧａＮ、ＡｌＮ、またはＧａＮ中間層のような中間層が、基板と活性層との間の熱膨張および格子不整合を克服するために形成されても良い。
次に、チャネル層（２０２）は、ＧａＮ、ＧａＡｓ、またはＩｎＧａＡｓを含んでも良い。チャネル層の厚さは、例えば５ｎｍと２００ｎｍとの間、好適には５０ｎｍと２００ｎｍとの間でも良い。次に、バリア層（２０３）は、例えばＡｌＧａＮ、ＡｌＧａＡｓ、またはＩｎＡｌＡｓを含んでも良い。バリア層の厚さは、例えば１ｎｍと５０ｎｍとの間、好適には５ｎｍと３０ｎｍとの間でも良い。代わりに、明確なチャネル層無しに、ＡｌＧａＡｓ／ＧａＡｓトランジスタが作製されても良い。加えて、ＩＩＩ−窒化物材料を含むキャップ層（２０４、図示せず）が、バリア層（２０３）上のエピタキシャル成長により形成しても良い。そのような追加のキャップ層はＧａＮを含み、１ｎｍと１０ｎｍとの間に厚さを有する。
次の工程では、シリコン窒化物を含むパッシベーション層（３０１）が、その場（in-situ）で（即ち、制御された雰囲気の下、ＩＩＩ−窒化物層の形成工程とパッシベーション層の形成工程との間に「真空ブレイク」を行わずに）成長され、層のスタックの上層を覆い、これと接続する。上層は、バリア層（２０３）または追加のキャップ層（２０４）またはＨＥＭＴを形成するために使用されるＩＩＩ−窒化物層のスタックの他のＩＩＩ−窒化物層部分でも良い。パッシベーション層（３０１）は、層のスタックと共にその場で堆積され、即ち、ＭＯＣＶＤまたはＭＢＥまたは均等の技術により同じプロセス工程で堆積される。特別な具体例では、パッシベーション層（３０１）は、９００℃と１２５０℃との間、より好適には１１００℃の温度でＭＯＣＶＤにより、層のスタックと共にその場で堆積される。
代わりに、パッシベーション層は、１４５０℃より高い、より好適には５５０℃より高い、更に好適には７００℃より高い温度で、低圧化学気相堆積（ＬＰＣＶＤ）で、別に（ex-situ）成長しても良い。
本発明の他の形態の具体例では、パッシベーション層は、シリコン窒化物（Ｓｉ３Ｎ４）を含む。いくつかの具体例では、第１パッシベーション層は、更にＡｌを含む。パッシベーション層は、同種の組成の単層、傾斜組成の単層から形成されても良く、または複数の層を含んでも良い。より好適には、パッシベーション層は、シリコン窒化物（Ｓｉ３Ｎ４）からなる。好適には、パッシベーション層の厚さは５ｎｍから約３００ｎｍまでの間である。本発明の具体例では、その場ＨＴシリコン窒化物の薄層が最初に堆積され（例えばＭＯＣＶＤにより５ｎｍから２０ｎｍ）、これに続いて、より厚い別のＨＴシリコン窒化物（例えばＬＰＣＶＤにより１００ｎｍから３００ｎｍ）が堆積される。特別な具体例では、その場パッシベーション層の厚さは１２０ｎｍである。
パッシベーション層（３０１）は、ＭＯＣＶＤまたはＬＰＣＶＤまたは均等な技術で、４５０℃より高い温度、より好適には５５０℃より高い温度、更に好適には７００℃より高い温度で堆積される。この発明を通じて、４５０℃より高い温度で、ＬＰＣＶＤ（バッチプロセスまたはシングルウエハプロセス、即ちＳＩＮｇｅｎ（登録商標））またはＭＯＣＶＤまたは他の均等な技術で堆積されたシリコン窒化物は、「高温（ＨＴ）シリコン窒化物」または「ＬＰＣＶＤシリコン窒化物」と呼ばれる。好適には、ＨＴシリコン窒化物は、５５０℃と８００℃との間の温度、より好適には６００℃と８００℃との間の温度で堆積されることが好ましい。
ＭＯＣＶＤまたはＬＰＣＶＤで堆積される本発明のＨＴシリコン窒化物層は、ＰＥＣＶＤ（プラズマ強化化学気相堆積）シリコン窒化物より良いパッシベーション層である。ＨＴシリコン窒化物は、ＰＥＣＶＤシリコン窒化物（約１０〜４０％）より低いＨ含有量、約３〜８％で特徴づけられる。また、ＨＴシリコン窒化物は、ＰＥＣＶＤシリコン窒化物の約２．３〜３．１ｇ／ｃｍ３に対して、約２．９〜３．１ｇ／ｃｍ３の高い密度を有し、より低いピンホール密度を有する。
一般に、従来使用されているＰＥＣＶＤシリコン窒化物層は、約３００℃〜４００℃の温度で堆積される。しかしながら、続く工程でのオーミックアロイ形成温度のような高温に晒された場合、そのようなＰＥＣＶＤシリコン窒化物層は膨れ（blister）およびクラックまたはデバイスの歩留りに影響する剥離を示す。ＨＴシリコン窒化物は、それらの欠点を有さない。
工程（ｂ）において、ゲート領域中のみで、下の上層に対して選択的に、実質的に完全にパッシベーション層が除去されて、リセスゲート領域が形成される。次の工程（ｃ）では、ｐドープＧａＮ層がリセスゲート領域中に形成され、少なくとも（深さ方向に）部分的にリセスゲート領域に充填される。これにより、（表面を露出させた）ＡｌＧａＮバリアからｐ−ＧａＮ層が完全に除去（エッチング）されるのを避ける。
本発明を通して、「ｐドープＧａＮ」層は、ＧａＮおよびｐ型ドーパントを含む層である。ｐドープＧａＮ層は、ＩＩＩ−窒化物層のスタックとの界面からゲートの下の上面に向かって、均一な濃度のＡｌまたは徐々に減少する濃度のＡｌを有する少量のＡｌを含んでも良い。好適には、ｐドープＧａＮ層はＧａＮおよびｐ型ドーパントからなる。
特別な具体例では、ＩＩＩ−窒化物層のスタックの上層（例えばバリア層２０３またはキャップ層２０４）に対するパッシベーション層（３０１、ＨＴシリコン窒化物）の選択エッチングが、ＳＦ６含有プラズマを用いたドライエッチングにより行われる。好適には、ドライエッチングプロセスが、２ＤＥＧへのダメージを防ぐために、ＤＣバイアス無しに行われる。
本発明の具体例では、露出したバリア層の上のリセスゲート領域中にのみ選択エピタキシャル成長することにより、ｐドープＧａＮ（ｐ−ＧａＮ）層が単結晶材料として形成され、一方、パッシベーション上で核生成は発生しない。選択エピタキシャル成長は、非選択堆積より高い温度で行われる。ｐ−ＧａＮは、少なくとも部分的にリセスゲート領域を充填するような膜厚を有し、即ち５ｎｍと３００ｎｍとの間の膜厚を有する。
特別な具体例では、６０ｎｍの膜厚と３×１０１７ｃｍ−３のドーピング濃度のｐ−ＧａＮ層が成長され、続いて金属ゲート堆積とパターニングが行われ、これによりショットキコンタクトゲートが形成された。特別な具体例では、金属ゲートはＴｉＮからなる。
理論に縛られることを望むわけではないが、薄いｐ−ＧａＮ層を形成する場合に、ショットキコンタクトが形成され、一方より厚い層に対してはオーミックを形成することができることが観察された。上記特別な具体例のドーピング濃度のために、ショットキとオーミックコンタクトとの間の閾値は、約７０ｎｍとなる。
代わりの具体例では、ｐ−ＧａＮ層は、リセスゲート領域中およびパッシベーション層上の双方に非選択堆積で形成される。非選択堆積は、パッシベーション層のＨＴシリコン窒化物上でｐ−ＧａＮ材料の核生成が可能となる選択エピタキシャル成長より低い温度で行われる。
パッシベーション層上に非選択堆積により形成されるｐ−ＧａＮ層は、多結晶材料である。有利には、多結晶ｐ−ＧａＮ材料は、リセスゲート領域中に形成された単結晶ｐ−ＧａＮ材料および下にあるパッシベーション層に対して選択的に除去できる。
ｐ−ＧａＮ層は、パターニング工程中に、パッシベーション層から続いて選択的に除去される。除去は、ドライエッチングまたはウエットエッチングプロセスにより行うことができる。
本発明の異なる具体例では、ｐ−ＧａＮ層は、その形成中に、前駆体含有ｐドーパントを導入して形成される。成長中に導入するのに好ましいｐドーパントの非限定的な例は、Ｍｇ、Ｂｅ、Ｚｎまたはそれらの組み合わせである。ドーピング濃度は、１×１０１７ｃｍ−３より高い。特別な例では、ドーパントはＭｇで、前駆体はビスシクロペンタジエニル・マグネシウム（Ｃｐ２Ｍｇ）であり、ｐ−ＧａＮ層のドーピング濃度は３×１０１７ｃｍ−３である。
本発明の第２の形態では、以下を含むエンハンスメントモードＩＩＩ−窒化物デバイス（ＨＥＭＴ）が記載される。
それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタックと、ＩＩＩ−窒化物層のスタックの上層（２０３、２０４）を覆い、これと接続する高温（ＨＴ）シリコン窒化物を含むパッシベーション層（３０１）と、を含む基板（１０１）。
ＩＩＩ−窒化物層のスタックの上層（２０３、２０４）が底部に露出する、パッシベーション層を通るリセスゲート領域。
リセスゲート領域を少なくとも部分的に充填するｐドープＧａＮ層（３０２）であって、ｐドープＧａＮ含有層は、リセスゲート領域中のＩＩＩ−窒化物層のスタックの上層を覆い、これと接続するｐドープＧａＮ層（３０２）。
パッシベーション層を通るように形成されたソース／ドレインコンタクト。
ここで、リセスゲート領域およびソース／ドレインコンタクトを除く全ての場所で、パッシベーション層（３０１）はＩＩＩ−窒化物層のスタックの上層（２０３、２０４）を覆う。
パッシベーション層は高温（ＨＴ）シリコン窒化物を含み、ＨＴシリコン窒化物は、本発明に含まれる定義による特有の性質を有する材料である。ＩＩＩ−窒化物層のスタックを含む基板上へのその形成後に、（好適には、その場で）パッシベーション層が、ゲート領域とソース／ドレインコンタクトを除く全体の活性ＧａＮデバイスを覆う。本発明のデバイスの長所は、ＨＴシリコン窒化物を含むパッシベーション層が、続く製造プロセス工程中および最終デバイスで保存され、これによりＩＩＩ−窒化物デバイスの上面を永遠に保護することである。後者は、最終デバイスのより良い性能、特に低ドレインラグに直接寄与する。
本発明のエンハンスメントモードＩＩＩ−窒化物（ＧａＮ）トランジスタの製造のための、パッシベートされた基板の例が、図１に模式的に示される。開口部（ゲートリセス）が、その場パッシベーション層（３０１）を通ってパターニングされて、ゲート領域中の下のバリア層（２０３）の上で停止する。続いて、ｐ−ＧａＮ層が、ゲート領域（３０２、図２）中にのみ選択的に、または非選択的に成長される。後者の場合、マスキング工程が行われ、ｐ−ＧａＮ層をパターニングして、模式的に示すように（図３、３０２）、下のパッシベーション層に対して選択的に除去する。
非選択的ｐ−ＧａＮは、ゲート領域中で単結晶に成長し、パッシベーション層の上で多結晶に成長する。有利には、成長速度は、ローディング効果に影響されず、選択成長の場合よりも均一となる。非選択的に成長したｐ−ＧａＮ層のパターニングは、パッシベーション層により保護されるＡｌＧａＮ（バリア）表面に影響しないことは、この方法の長所である。このように、本発明の方法は、ゲート／チャネル領域を除く全ての領域で、悪い特性に導くことが知られたＡｌＧａＮバリア層の露出を避ける。
更にｅモードＨＥＭＴデバイスは、ｐ−ＧａＮ層の膜厚およびドーピング濃度に応じてショットキコンタクトまたはオーミックコンタクトを形成する、ｐ−ＧａＮ層を覆い、これと接続する金属ゲートを含んでも良い。
最後に、ソース／ドレインアラインコンタクトが、パッシベーション層を通ってエッチングされ、またはシリコン窒化物の薄層を通って合金化される。ゲートコンタクトとソースおよびドレインコンタクトを形成する間および形成した後、ＨＴシリコン窒化物からなるパッシベーション層は、それらのコンタクトを除くＩＩＩ−窒化物層のスタックの上面を保護する。

Claims (15)

  1. エンハンスメントモードＩＩＩ−窒化物ＨＥＭＴの製造方法であって、
    ａ．それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタックと、ＩＩＩ窒化物層の上層（２０３、２０４）を覆い、これと接続する高温（ＨＴ）シリコン窒化物を含むパッシベーション層（３０１）と、を含む基板（１０１）を提供する工程であって、ＨＴシリコン窒化物はＭＯＣＶＤまたはＬＰＶＣＤまたは他の均等な技術により、４５０℃より高い温度、より好適には５５０℃より高い温度、更に好適には７００℃より高い温度で形成される工程と、
    ｂ．ゲート領域のみにおいて、パッシベーション層を実質的に完全に除去することにより、リセスゲート領域を形成し、これにより下にある上層を露出させる工程と、
    ｃ．少なくともリセスゲート領域の中にｐドープＧａＮ層を形成して、これによりリセスゲート領域を少なくとも部分的に充填する工程と、
    ｄ．ゲート領域中にゲートコンタクトを形成し、パッシベーション層を通るソース／ドレインコンタクトを形成する工程と、を含む製造方法。
  2. パッシベーション層は、ＩＩＩ−窒化物層のスタックとともにその場で形成される請求項１に記載の方法。
  3. ｐドープＧａＮ層は、リセスゲート領域中にのみ選択エピタキシャル成長で形成される請求項１または２に記載の方法。
  4. ｐドープＧａＮ層は、リセスゲート領域の中と、およびパッシベーション層の上の双方に非選択的堆積で形成され、続く工程においてパッシベーション層から選択的に除去される請求項１または２に記載の方法。
  5. パッシベーション層の上に形成されたｐドープＧａＮ層は、多結晶材料である請求項４に記載の方法。
  6. パッシベーション層の膜厚は、５ｎｍと３００ｎｍの間である請求項１〜５のいずれかに記載の方法。
  7. リセスゲート領域中のｐ−ＧａＮ層の膜厚は、５ｎｍと３００ｎｍとの間である請求項１〜６のいずれかに記載の方法。
  8. ｐ−ＧａＮ層のドーピング濃度は、１×１０１７ｃｍ−３より高い請求項１〜７のいずれかに記載の方法。
  9. ｐドーパントは、Ｍｇ、Ｂｅ、Ｚｒまたはそれらの組合せを含む請求項１〜８のいずれかに記載の方法。
  10. エンハンスメントモードＩＩＩ−窒化物ＨＥＭＴであって、
    それぞれの層がＩＩＩ−窒化物材料を含む、基板上の層のスタックと、ＩＩＩ−窒化物層のスタックの上層（２０３、２０４）を覆い、これと接続する高温（ＨＴ）シリコン窒化物を含むパッシベーション層（３０１）と、を含む基板（１０１）と、
    ＩＩＩ−窒化物層のスタックの上層（２０３、２０４）が底部に露出する、パッシベーション層を通るリセスゲート領域と、
    リセスゲート領域を少なくとも部分的に充填するｐドープＧａＮ層であって、ｐドープＧａＮ層は、リセスゲート領域中のＩＩＩ−窒化物層のスタックの上層を覆い、これと接続するｐドープＧａＮ層と、
    パッシベーション層を通るように形成されたソース／ドレインコンタクトと、を含み、
    リセスゲート領域およびソース／ドレインコンタクトを除く全ての場所で、パッシベーション層はＩＩＩ−窒化物層のスタックの上層を覆うデバイス。
  11. パッシベーション層は、ＭＯＩＣＶＤまたはＬＰＣＶＤで形成され、約３〜８％のＨ含有量と約２．９〜３．１ｇ／ｃｍ３の密度を有する高温（ＨＴ）シリコン窒化物を含む請求項１０に記載のデバイス。
  12. パッシベーション層の膜厚は、５ｎｍと３００ｎｍの間である請求項１０または１１に記載のデバイス。
  13. リセスゲート領域中のｐ−ＧａＮ層の膜厚は、５ｎｍと３００ｎｍとの間である請求項１０〜１２のいずれかに記載のデバイス。
  14. ｐ−ＧａＮ層のドーピング濃度は、１×１０１７ｃｍ−３より高い請求項１０〜１３のいずれかに記載のデバイス。
  15. ｐドーパントは、Ｍｇ、Ｂｅ、Ｚｒまたはそれらの組合せを含む請求項１０〜１４のいずれかに記載のデバイス。
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