CN117637475A - 一种高封装功率密度的GaN HEMT器件及其制备方法 - Google Patents
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Abstract
一种高封装功率密度的GaNHEMT器件及其制备方法。涉及半导体技术领域。包括以下步骤：步骤S100，在外延片上对无源区和n个有源区之间进行离子注入，形成ISO隔离区；步骤S200，在外延片上去除G电极区域外部外延片上的P‑GaN层，并沉积第一隔离层；步骤S300，外延片上每个有源区内，在D电极区域制备D电极槽，在S电极区域制备S电极槽；步骤S400，在D电极槽内制备D电极，在S电极槽内制备S电极，有源区外制备与D、S电极互联的D、S电极pad金属并沉积第二隔离层；本发明可以在不影响器件栅控能力、不引入额外寄生电感和寄生电阻的情况下，达到提升单个器件通流能力，提高器件大尺寸封装功率密度的优点。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种高封装功率密度的GaNHEMT器件及其制备方法。
背景技术
在电力电子器件技术领域，以GaN和SiC为代表的第三代半导体越来越被人们重视，其中GaN具有禁带宽度大、临界击穿场强和电子迁移率高等优点，在快充、数据中心、OBC、太阳能逆变器等功率器件市场具有强大的应用潜力。
目前GaN在功率器件的主要应用形式是GaNHEMT器件，自1993年Khan等人制作出了第一个AlGaN/GaN高电子迁移率晶体管（HEMT），水平结构的GaNHEMT器件以其优于Si器件的电学性能和更低的能耗受到人们的广泛关注。
GaNHEMT器件具有优于传统Si器件的性能，特别是增强型GaNHEMT器件，由于应用范围广更受市场的欢迎，传统的增强型GaNHEMT器件一般栅宽为1mm，Pad区域宽度为250um，器件的宽度为1.5mm左右，器件一般采用共源共漏的插指结构，每一对插指结构的通流能力是确定的，增加器件的通流能力一般通过增加器件的长度，进而增加器件的插指结构个数以达到目的。
随着GaNHEMT器件的高功率化，器件的通流能力和长度增大，为了匹配器件的长度，器件的封装尺寸也在变大，目前主流的封装是DFN5*6和DFN8*8，但GaNHEMT器件宽度仍为1.5mm，这会导致DFN5*6和DFN8*8封装内部有相当一大部分空间没有被利用，器件的封装功率密度低，目前市面上主要采用两种方式提高DFN5*6和DFN8*8封装功率密度，分别为：
1、将器件栅宽从1mm增加到匹配封装宽度的尺寸，但这样会引起栅控能力减弱；
2、多个GaNHEMT器件合封，但这样做会引起较大的寄生电感和寄生电阻。
因此如何在不影响GaNHEMT器件电性能的前提下提高其大尺寸封装功率密度，是GaNHEMT器件在大功率条件下应用需要迫切解决的问题。
发明内容
本发明针对以上问题，提供了一种提高封装功率密度的一种高封装功率密度的GaNHEMT器件及其制备方法。
本发明的技术方案是：
一种高封装功率密度的GaNHEMT器件及其制备方法，包括以下步骤：
步骤S100，在外延片上对无源区和n个有源区之间进行离子注入，形成ISO隔离区；
步骤S200，在外延片上去除G电极区域外部外延片上的P-GaN层，并沉积第一隔离层；
步骤S300，外延片上每个有源区内，在D电极区域制备D电极槽，在S电极区域制备S电极槽；
步骤S400，在D电极槽内制备D电极，在S电极槽内制备S电极，有源区外制备与D、S电极互联的D、S电极pad金属并沉积第二隔离层；
步骤S500，外延片上每个有源区内，在G电极区域制备G电极槽；
步骤S600，在G电极槽内制备G电极，并在有源区外制备与G电极互联的G电极pad金属，沉积第三隔离层；
步骤S700，对D、S、G电极Pad金属区域开窗；
步骤S800，整个器件制备完毕。
具体的，步骤S100包括：
步骤S110，通过光刻工艺，对外延片的有源区使用光刻胶进行保护；
步骤S120，对有源区外区域进行离子注入工艺，破坏有源区外部外延片中GaN沟道层、AlN插入层和AlGaN势垒层的内部晶格结构，使其变为高阻态，起电性隔离的作用，形成ISO隔离区。
具体的，步骤S200包括：
步骤S210，通过光刻工艺，对器件G电极区域使用光刻胶进行保护，对G电极区域外未使用光刻胶保护区域进行P-GaN层刻蚀，随后清洗掉光刻胶；
步骤S220，沉积第一隔离层。
具体的，步骤S300包括：
步骤S310，通过光刻工艺，对D、S电极区域外使用光刻胶进行保护；
步骤S320，对D、S电极区域进行刻蚀，形成每个有源区内D电极槽和S电极槽，随后清洗掉光刻胶。
一种高封装功率密度的GaNHEMT器件，包括：
外延片，无源区和n个有源区之间设有ISO隔离区；
第一隔离层，沉积在所述外延片的P-GaN层上；所述有源区内设有从所述第一隔离层的顶面向下延伸至AlGaN势垒层内部的S电极和D电极；所示有源区外设有与S电极和D电极互联的D、S电极pad金属；
第二隔离层，沉积在第一隔离层、S电极和D电极的顶面；所述有源区内设有G电极，其从所述第二隔离层的顶面向下延伸至P-GaN层顶面，；所述有源区外设有与G电极互联的G电极pad金属；
第三隔离层，沉积在所述第二隔离层顶面。
具体的，所述外延片是Si基外延片、SiC基外延片或GaN基衬底外延片。
具体的，所述外延片包括从下而上依次连接的衬底、AlN间隔层、Al组分渐变缓冲AlGaN层、掺C高阻GaN层、GaN沟道层、AlN插入层、AlGaN势垒层和P-GaN层。
具体的，所述G电极上表面和第二隔离层上表面在同一平面，且与P-GaN层形成肖特基接触。
具体的，所述D电极的顶面、S电极的顶面和第一隔离层的顶面在同一平面，且与下方沟道中二维电子气形成欧姆接触。
具体的，所述P-GaN层的顶面低于其上方第一隔离层的底面。
本发明提出的一种高封装功率密度的GaNHEMT器件的制备方法，具有以下优点：
在GaNHEMT器件上形成n个有源区，每个有源区相互隔离，控制每个有源区内栅宽为1mm，通过器件内互联金属将每个有源区的G、D、S电极都与器件的G、D、S电极Pad互联，通过该方案可以在不影响器件栅控能力、不引入额外寄生电感和寄生电阻的情况下，达到提升单个器件通流能力，提高器件大尺寸封装功率密度的优点。
附图说明
图1是本发明的工艺流程图，
图2是步骤S100中器件表面结构示意图，
图3是步骤S200中P-GaN层刻蚀后的截面结构示意图，
图4是步骤S200中第一隔离层沉积后的截面结构示意图，
图5是步骤S300中D、S电极槽制备后的截面结构示意图，
图6是S电极、D电极的截面结构示意图，
图7是S电极pad金属、D电极pad金属的表面结构示意图，
图8是S电极、D电极分别和S电极pad金属、D电极pad金属互联的表面结构示意图，
图9是第二隔离层沉积后的截面结构示意图，
图10是G电极槽制备后的截面结构示意图，
图11是G电极槽内G电极制备后的截面结构示意图，
图12是G电极pad金属的表面结构示意图，
图13是G电极和G电极pad金属互联的表面结构示意图，
图14是第三隔离层沉积后的截面结构示意图，
图15是S电极pad金属、D电极pad金属、G电极pad金属开窗后的表面结构示意图，
图16是设置2个有源区的本发明器件的长度（L）和宽度（W）示意图，
图17是传统结构栅宽1mm器件的长度（L）和宽度（W）示意图，
图18是匹配封装宽度的栅宽2mm器件的长度（L）和宽度（W）示意图，
图19是合封后2个传统结构栅宽1mm器件的长度（L）和宽度（W）示意图；
图中1是衬底，2是AlN间隔层，3是Al组分渐变缓冲AlGaN层，4是掺C高阻GaN层，5是GaN沟道层，6是AlN插入层，7是AlGaN势垒层，8是P-GaN层，9是ISO隔离区，10是有源区示意图，11是第一隔离层，12是S电极槽，13是D电极槽，14是S电极，15是D电极，16是S电极和S电极pad金属互联金属，17是D电极和D电极pad金属互联金属，18是S电极pad金属，19是D电极pad金属，20是第二隔离层，21是G电极槽，22是G电极，23是G电极和G电极pad金属互联金属，24是G电极pad金属，25是第三隔离层。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“竖直”、“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
下面参考图1-19描述本发明；
一种高封装功率密度的GaNHEMT器件及其制备方法，包括以下步骤：
步骤S100，在外延片上对无源区和n个有源区10之间进行离子注入，形成ISO隔离区9，参照图2所示；
步骤S110，通过光刻工艺（清洗、涂胶、光刻、显影等步骤），对外延片的有源区10使用光刻胶进行保护；
步骤S120，对有源区10外区域进行高能离子注入工艺，破坏有源区10外部外延片中GaN沟道层5、AlN插入层6和AlGaN势垒层7的内部晶格结构，使其变为高阻态，起电性隔离的作用，形成ISO隔离区9；
相应地，可以使用H、F等轻离子注入外延片有源区10区域外区域，进行ISO隔离工艺，有源区10的长度L1（图2中x轴方向所示）取决于共源共漏插指结构的个数，有源区10的宽度W1（图2中y轴方向所示）等于器件的栅宽，有源区10的个数n取决于器件的设计宽度，隔离区的宽度满足有源区10电性隔离作用、满足D、S电极互联金属17、16的排线和电性隔离要求，宽度范围设定为1-1000um。
本案使用Si基衬底外延片，使用高能离子F注入，注入角度为7度，分三次注入，三次注入能量和剂量分别为140KeV和1.2e14cm-3、80KeV和0.6e14cm-3、40KeV和0.4e14cm-3，有源区10的长度L1设定为0.5mm，包含8个共源共漏插指结构，有源区10的宽度W1设定为1mm，对应的有源区10栅宽为1mm，有源区的个数n=2，2个有源区之间ISO隔离区宽度为100um，确保满足有源区10电性隔离作用、满足D、S电极互联金属17、16的排线和电性隔离要求，图2显示了对无源区和有源区10之间进行ISO隔离9后，器件的表面示意图，其中y1-y2是器件一个插指结构的范围，x1、x2分别是器件在两个有源区沿x轴的截面位置。
步骤S200，参照图3、4所示，在外延片上去除G电极区域外外延片上的P-GaN层8，并沉积第一隔离层11；
步骤S210，通过光刻工艺（包括外延片清洗、涂胶、光刻、显影），对器件G电极区域使用光刻胶进行保护，对G电极区域外未使用光刻胶保护区域使用ICP干法刻蚀进行P-GaN层8刻蚀，随后清洗掉光刻胶；
步骤S220，沉积第一隔离层11；
相应地，刻蚀深度等于P-GaN层8的厚度，第一隔离层11主要起保护作用，厚度满足第一隔离层11对外延片附加应力小的条件，厚度范围设定为10-10000nm；
本案G电极区域宽度设定为2um，使用Cl2进行ICP干法刻蚀，刻蚀速率为10nm/min以保证刻蚀的精确度，P-GaN层8的厚度为80nm，因此选用刻蚀时间8min，刻蚀深度80nm，使用Si3N4作为第一隔离层11起隔离和保护作用，厚度为100nm；
图3显示了去除G电极区域外P-GaN层8后，器件在图2所示y1-y2区域内x1、x2截面示意图；图4显示了沉积第一隔离层11后，器件在图2所示y1-y2区域内x1、x2截面示意图。
步骤S300，外延片上每个有源区10内，在D电极区域制备D电极槽13，在S电极区域制备S电极槽12，参照图5所示；
步骤S310，通过光刻工艺（包括外延片清洗、涂胶、光刻、显影），对D、S电极区域外使用光刻胶进行保护；
步骤S320，对D、S电极区域使用ICP干法刻蚀进行刻蚀，形成每个有源区10内D电极槽13和S电极槽12，随后清洗掉光刻胶；
相应地，刻蚀深度大于第一隔离层11厚度，低于第一隔离层11和AlGaN势垒层7的厚度之和，D、S电极槽13、12宽度（图5中x轴方向所示）与D、S电极区域宽度一致。
本案D、S电极区域宽度均为5um，使用CF4进行ICP干法刻蚀，刻蚀速率为10nm/min以保证刻蚀的精确度，Si3N4层10的厚度为100nm，AlGaN势垒层7的厚度为20nm，因此选用的刻蚀时间为11min，刻蚀深度为110nm，图5显示了制备每个有源区10内D、S电极槽13、12后，器件在图2所示y1-y2区域内x1、x2截面示意图。
步骤S400，在D电极槽13内制备D电极15，在S电极槽12内制备S电极14，有源区10外制备与D、S电极15、14互联的D、S电极pad金属19、18并沉积第二隔离层20，参照图6、7、8、9所示；
S410，可选地，可以使用金属剥离工艺，通过外延片清洗、涂胶、光刻、显影，对每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域外使用光刻胶进行保护，每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域，沉积相应厚度的欧姆接触金属，在每个有源区10内制备D电极15、S电极14，有源区10外制备与D、S电极15、14互联的D、S电极pad金属19、18，随后清洗掉光刻胶，并沉积第二隔离层20；
S420，可选地，可以使用金属刻蚀工艺，先沉积相应厚度的欧姆接触金属，通过外延片涂胶、光刻、显影，对每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域使用光刻胶进行保护，使用ICP干法刻蚀将每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域外金属刻蚀掉，刻蚀深度不小于沉积的相应厚度的欧姆接触金属，保证每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域外金属完全刻蚀，在每个有源区10内制备D电极15、S电极14，有源区10外制备与D、S电极15、14互联的D、S电极pad金属19、18，随后清洗掉光刻胶，并沉积第二隔离层20；
相应地，每个有源区10内D电极15、S电极14和下方二维电子气形成良好的欧姆接触，D电极15、S电极14上表面和第一隔离层11上表面水平，S电极和S电极pad金属互联金属16与D电极和D电极pad金属互联金属17的宽度满足电性传导，宽度范围设定为1-100um，两者距离满足电性隔离，距离范围设定为1-100um，D、S电极pad金属19、18的宽度满足WB打线要求，宽度范围设定为50-1000um，第二隔离层20主要起保护作用，厚度满足第二隔离层20对外延片附加应力小的条件，厚度范围设定为10-10000nm。
本案使用金属剥离工艺，对每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域外使用光刻胶进行保护，在每个有源区10内D、S电极槽13、12区域以及有源区外D、S电极pad金属19、18区域和互联金属17、16区域，沉积10nmTi+100nmAl作为欧姆接触金属，在每个有源区10内制备D电极15、S电极14，有源区10外制备与D、S电极15、14互联的D、S电极pad金属19、18，随后清洗掉光刻胶，850℃高温退火30s使D、S电极欧姆接触金属与下方二维电子气连接，形成良好的欧姆接触，此时每个有源区10内D电极15、S电极14上表面和隔离层11上表面水平，S电极和S电极pad金属互联金属16与D电极和D电极pad金属互联金属17的宽度设定为20um，满足器件电性传导要求，两者距离设定为40um，随后沉积的Si3N4满足器件的电性隔离要求，D、S电极pad金属19、18宽度均设定为250um，满足器件的WB打线要求，使用Si3N4作为第二隔离层20起隔离和保护作用，厚度为100nm；在每个有源区10内制备D电极15、S电极14，有源区10外制备与D、S电极15、14互联的D、S电极pad金属19、18后，图6显示了器件在图2所示y1-y2区域内x1、x2截面示意图，图7显示了有源区10内共源共漏插指结构，有源区10外互联金属17、16和D、S电极pad金属19、18互联的表面示意图，图8进一步详细显示了器件在图2所示y1-y2区域内有源区10内共源共漏插指结构的D、S电极，有源区10外互联金属17、16互联的表面示意图，沉积第二隔离层20后，图9显示了器件在图2所示在y1-y2区域内x1、x2截面示意图。
步骤S500，有源区10内G电极区域制备G电极槽21，参照图10所示；
通过外延片清洗、涂胶、光刻、显影，对G电极区域外使用光刻胶进行保护，对G电极区域使用ICP干法刻蚀进行刻蚀，形成每个有源区10内G电极槽21，随后清洗掉光刻胶；
相应地，G电极槽21刻蚀深度与第一隔离层11、第二隔离层20厚度之和相同，每个有源区10内G电极槽21宽度与G电极区域宽度一致。
本实施例，使用CF4进行ICP干法刻蚀，刻蚀速率为10nm/min以保证刻蚀的精确度，第一隔离层11、第二隔离层20厚度之和为200nm，因此选用的刻蚀时间为20min，刻蚀深度为200nm，每个有源区10内G电极槽16宽度2um，图10显示了形成每个有源区10内G电极槽21后，器件在图2所示y1-y2区域内x1、x2截面示意图。
步骤S600，在G电极槽21内制备G电极22，并在有源区10外制备与G电极22互联的G电极pad金属24，沉积第三隔离层25，参照图11、12、13、14所示；
S610，使用金属剥离工艺，通过外延片清洗、涂胶、光刻、显影，对G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域外使用光刻胶进行保护，在每个有源区10内G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域沉积相应厚度的肖特基接触金属，在每个有源区10内制备G电极22，有源区10外制备与G电极22互联的G电极pad金属24，随后清洗掉光刻胶，并沉积第三隔离层25；
S620，可选地，可以使用金属刻蚀工艺，先沉积相应厚度的肖特基接触金属，通过外延片涂胶、光刻、显影，对每个有源区10内G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域使用光刻胶进行保护，使用ICP干法刻蚀将每个有源区10内G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域外金属刻蚀掉，刻蚀深度不小于沉积的相应厚度的肖特基接触金属，保证每个有源区10内G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域外金属完全刻蚀，在每个有源区10内制备G电极22，有源区10外制备与G电极22互联的G电极pad金属24，随后清洗掉光刻胶，并沉积第三隔离层25；
相应地，每个有源区10内G电极22与P-GaN层8形成良好的肖特基接触，G电极22上表面和第二隔离层20上表面水平，G电极和G电极pad金属互联金属23的宽度满足电性传导，宽度范围设定为1-100um，G电极和G电极pad金属互联金属23与D电极和D电极pad金属互联金属17的距离满足电性隔离要求，距离范围设定为1-100um，G电极pad金属24的宽度满足WB打线要求，宽度范围设定为50-1000um，第三隔离层25主要起保护作用，厚度满足第三隔离层25对外延片附加应力小的条件，厚度范围设定为10-10000nm。
本案使用金属剥离工艺，通过外延片清洗、涂胶、光刻、显影，对每个有源区10内G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域外使用光刻胶进行保护，在每个有源区10内G电极槽21区域以及有源区10外G电极pad金属24区域和互联金属23区域沉积10nmAu+40nmNi+70nmAl做肖特基接触金属，在每个有源区10内制备G电极22，有源区10外制备与G电极22互联的G电极pad金属24，随后清洗掉光刻胶，此时G电极17上表面和第二隔离层20上表面水平，G电极和D电极pad金属互联金属23的宽度设定为20um，满足器件电性传导要求，G电极和G电极pad金属互联金属23与D电极和D电极pad金属互联金属17的距离设定为40um，随后沉积的Si3N4满足电性隔离要求，G电极pad金属24宽度设定为220um，满足器件的WB打线要求，使用Si3N4作为第三隔离层25起隔离和保护作用，厚度为100nm；在每个有源区10内制备G电极22，有源区10外制备与G电极22互联的G电极pad金属24后，图11显示了器件在图2所示y1-y2区域内x1、x2截面示意图，图12显示了有源区10内共源共漏插指结构，有源区10外互联金属23和G电极pad金属24互联的表面示意图，图13进一步详细显示了器件在图2所示y1-y2区域内有源区10内共源共漏插指结构内G电极22和有源区10外互联金属23互联的表面示意图，沉积第三隔离层25后，图14显示了器件在图2所示y1-y2区域内x1、x2截面示意图。
步骤S700，对D、S、G电极Pad金属19、18、24区域开窗，参照图15所示；
S710，通过外延片清洗、涂胶、光刻、显影，对D、S、G电极Pad金属19、18、24区域外使用光刻胶进行保护，对有源区10内D、S、G电极Pad金属19、18、24区域使用ICP干法刻蚀进行刻蚀，随后清洗掉光刻胶；
相应地，刻蚀深度等于第三隔离层25和第二隔离层20厚度之和，保证有源区10内D、S、G电极Pad金属19、18、24均开窗成功；
本案使用CF4进行ICP干法刻蚀，刻蚀速率为10nm/min以保证刻蚀的精确度，第三隔离层25、第二隔离层20厚度之和为200nm，因此选用的刻蚀时间为20min，图15显示了有源区10内D、S、G电极Pad金属19、18、24开窗后，器件的表面示意图；
步骤S800，整个器件制备完毕。
进一步叙述本案结构方案：
一种高封装功率密度的GaNHEMT器件，包括：
外延片，无源区和n个有源区10之间设有ISO隔离区9；
第一隔离层11，沉积在所述外延片的P-GaN层8上（仅保留每个有源区10内G电极区域的P-GaN层8）；所述有源区10内设有从所述第一隔离层11的顶面向下延伸至AlGaN势垒层7内部的S电极14和D电极15；所示有源区10外设有与S电极14和D电极15互联的D、S电极pad金属19、18；
第二隔离层20，沉积在第一隔离层11、S电极14和D电极15的顶面；所述有源区10内设有G电极22，其从所述第二隔离层20的顶面向下延伸至P-GaN层8顶面；所述有源区10外设有与G电极22互联的G电极pad金属24；
第三隔离层25，沉积在所述第二隔离层20顶面，起保护和钝化作用。
外延片进一步限定，所述外延片是Si基外延片、SiC基外延片或GaN基衬底外延片。
所述外延片包括从下而上依次连接的衬底1、AlN间隔层2、Al组分渐变缓冲AlGaN层3、掺C高阻GaN层4、GaN沟道层5、AlN插入层6、AlGaN势垒层7和P-GaN层8，参照图14所示。
进一步限定，所述G电极22上表面和第二隔离层20上表面在同一平面，且与P-GaN层8形成良好的肖特基接触。
进一步限定，所述D电极15的顶面、S电极14的顶面和第一隔离层11的顶面在同一平面，与下方沟道中二维电子气形成良好的欧姆接触。
进一步限定，所述P-GaN层8的顶面低于其上方第一隔离层11的底面。
本发明具有以下优点：
在GaNHEMT器件上形成n个有源区，每个有源区相互隔离，控制每个有源区内栅宽为1mm，通过器件内互联金属将每个有源区的G、D、S电极都与器件的G、D、S电极Pad互联，通过该方案可以在不影响器件栅控能力、不引入额外寄生电感和寄生电阻的情况下，达到提升单个器件通流能力，提高器件大尺寸封装功率密度的优点。
在相同工艺和确定8对插指结构的条件下，以DFN5*6封装上述提到的器件，其中2个有源区的本发明器件（Sample4）如图16所示，传统结构栅宽1mm器件（Sample1）如图17所示，栅宽从1mm增加到2mm匹配封装宽度尺寸的器件（Sample2）如图18所示，两个合封的栅宽1mm器件（Sample3）如图19所示，以Sample1作为锚定物，比较了四种器件的尺寸大小、封装功率密度、栅控能力和寄生参数的，如表1所示。可以看出在DFN5*6封装中，对于Sample1、2、3、4，在确定器件长度L的条件下，Sample2、3、4的封装功率密度都是传统结构栅宽1mm器件Sample1的两倍，但是栅宽从1mm增加到2mm匹配封装宽度的尺寸的器件Sample2的栅控能力弱，两个栅宽1mm器件Sample3的寄生电阻和寄生电感大，这会影响器件的正常使用，降低器件的电学性能品质，2个有源区的本器件Sample4则同时具备封装功率密度高、栅控能力强、寄生参数小的优点；在器件整体尺寸上可以看出Sample4由于多了一个100um宽的有源区隔离区，器件宽度比Sample2大0.1mm，但Sample4则同时具备封装功率密度高、栅控能力强、寄生参数小的优点，该器件相比Sample2尺寸上的轻微劣势是微不足道的。
表1：
| No | W（mm） | L（mm） | 封装功率密度 | 栅控能力 | 寄生参数 |
| Sample1 | 1.7 | 0.7 | 1 | 强 | 小 |
| Sample2 | 2.7 | 0.7 | 2 | 弱 | 小 |
| Sample3 | 3.4 | 0.7 | 2 | 强 | 大 |
| Sample4 | 2.8 | 0.7 | 2 | 强 | 小 |
对于本案所公开的内容，还有以下几点需要说明：
（1）、本案所公开的实施例附图只涉及到与本案所公开实施例所涉及到的结构，其他结构可参考通常设计；
（2）、在不冲突的情况下，本案所公开的实施例及实施例中的特征可以相互组合以得到新的实施例；
以上，仅为本案所公开的具体实施方式，但本公开的保护范围并不局限于此，本案所公开的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种高封装功率密度的GaN HEMT器件的制备方法，其特征在于，包括以下步骤：
步骤S100，在外延片上对无源区和n个有源区（10）之间进行离子注入，形成ISO隔离区（9）；
步骤S200，在外延片上去除G电极区域外部外延片上的P-GaN层（8），并沉积第一隔离层（11）；
步骤S300，外延片上每个有源区（10）内，在D电极区域制备D电极槽（13），在S电极区域制备S电极槽（12）；
步骤S400，在D电极槽（13）内制备D电极（15），在S电极槽（12）内制备S电极（14），有源区（10）外制备与D、S电极（15、14）互联的D、S电极pad金属（19、18）并沉积第二隔离层（20）；
步骤S500，外延片上每个有源区（10）内，在G电极区域制备G电极槽（21）；
步骤S600，在G电极槽（21）内制备G电极（22），并在有源区（10）外制备与G电极（22）互联的G电极pad金属（24），沉积第三隔离层（25）；
步骤S700，对D、S、G电极Pad金属（19、18、24）区域开窗；
步骤S800，整个器件制备完毕。
2.根据权利要求1所述的一种高封装功率密度的GaN HEMT器件的制备方法，其特征在于，步骤S100包括：
步骤S110，通过光刻工艺，对外延片的有源区（10）使用光刻胶进行保护；
步骤S120，对有源区（10）外区域进行离子注入工艺，破坏有源区（10）区外延片中GaN沟道层（5）、AlN插入层（6）和AlGaN势垒层（7）的内部晶格结构，使其变为高阻态，起电性隔离的作用，形成ISO隔离区（9）。
3.根据权利要求1所述的一种高封装功率密度的GaN HEMT器件的制备方法，其特征在于，步骤S200包括：
步骤S210，通过光刻工艺，对器件G电极区域使用光刻胶进行保护，对G电极区域外未使用光刻胶保护区域进行P-GaN层（8）刻蚀，随后清洗掉光刻胶；
步骤S220，沉积第一隔离层（11）。
4.根据权利要求1所述的一种高封装功率密度的GaN HEMT器件的制备方法，其特征在于，步骤S300包括：
步骤S310，通过光刻工艺，对D、S电极区域外使用光刻胶进行保护；
步骤S320，对D、S电极区域进行刻蚀，形成每个有源区（10）内D电极槽（13）和S电极槽（12），随后清洗掉光刻胶。
5.一种高封装功率密度的GaN HEMT器件，通过权利要求1-4任一项所述的一种高封装功率密度的GaN HEMT器件的制备方法制备，其特征在于，包括：
外延片，无源区和n个有源区（10）之间设有ISO隔离区（9）；
第一隔离层（11），沉积在外延片的P-GaN层（8）和AlGaN势垒层（7）上；所述有源区（10）内设有从所述第一隔离层（11）的顶面向下延伸至AlGaN势垒层（7）内部的S电极（14）和D电极（15）；所示有源区（10）外设有与S电极（14）和D电极（15）互联的D、S电极pad金属（19、18）；
第二隔离层（20），沉积在所述第一隔离层（11）、S电极（14）和D电极（15）的顶面；所述有源区（10）内设有G电极（22），其从所述第二隔离层（20）的顶面向下延伸至P-GaN层（8）顶面；所述有源区（10）外设有与G电极（22）互联的G电极pad金属（24）；
第三隔离层（25），沉积在所述第二隔离层（20）顶面。
6.根据权利要求5所述的一种高封装功率密度的GaN HEMT器件，其特征在于，所述外延片是Si基外延片、SiC基外延片或GaN基衬底外延片。
7.根据权利要求5所述的一种高封装功率密度的GaN HEMT器件，其特征在于，所述外延片包括从下而上依次连接的衬底（1）、AlN间隔层（2）、Al组分渐变缓冲AlGaN层（3）、掺C高阻GaN层（4）、GaN沟道层（5）、AlN插入层（6）、AlGaN势垒层（7）和P-GaN层（8）。
8.根据权利要求5所述的一种高封装功率密度的GaN HEMT器件，其特征在于，所述G电极（22）上表面和第二隔离层（20）上表面在同一平面，且与P-GaN层（8）形成肖特基接触。
9.根据权利要求5所述的一种高封装功率密度的GaN HEMT器件，其特征在于，所述D电极（15）的顶面、S电极（14）的顶面和第一隔离层（11）的顶面在同一平面，且与下方沟道中二维电子气形成欧姆接触。
10.根据权利要求5所述的一种高封装功率密度的GaN HEMT器件，其特征在于，所述P-GaN层（8）的顶面低于其上方第一隔离层（11）的底面。
Priority Applications (1)
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| CN202311621865.5A CN117637475A (zh) | 2023-11-30 | 2023-11-30 | 一种高封装功率密度的GaN HEMT器件及其制备方法 |
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