CN103311244A - 半导体器件及用于制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及用于制造半导体器件的方法。在一个实施例中，半导体器件包括两种不同的半导体材料。这两种半导体材料彼此邻近地布置在共同平面上。

Description

半导体器件及用于制造半导体器件的方法
背景技术
本申请涉及半导体器件。使用取决于具体半导体材料的各种半导体技术可以制造半导体器件。半导体技术的一些非限制性实例是硅基、砷化镓基（GaAs）和氮化镓基。这些技术中的一些可以使其在一些潜在应用中的使用比在其他潜在应用更为方便。例如，GaN是宽带隙半导体材料，其在高速大功率晶体管器件中具有潜在应用，SiC在二极管中具有潜在应用，并且Si在CMOS（互补金属氧化物半导体）电路中具有潜在应用。对于应用的不同部分也可以要求基于不同半导体材料的技术的组合。
发明内容
一种半导体材料以及用于制造半导体材料的方法。在一些实施例中，电子部件包括两种不同的半导体材料。这两种半导体材料彼此邻近地布置在共同的平面上。
根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：本体，所述本体包括：第一部分，所述第一部分包括具有第一带隙的第一半导体材料；第二部分，所述第二部分包括具有第二带隙的第二半导体材料，所述第二带隙不同于所述第一带隙，并且所述第一部分和所述第二部分是共面的并且彼此电介质地绝缘。
进一步地，所述第一部分包括HEMT结构。
进一步地，所述第二部分包括CMOS器件。
进一步地，所述第一部分包括Ⅲ-Ⅴ半导体材料。
进一步地，所述第一部分包括GaN层、布置在所述GaN层上的AlGaN层以及定位在所述AlGaN层上的栅电极。
进一步地，所述第二部分包括<100>硅。
进一步地，所述半导体器件包括布置在所述第一部分与所述第二部分之间的界面中的电介质隔离件。
进一步地，所述半导体器件包括邻近所述第二部分定位的<111>硅层。
进一步地，所述半导体器件包括邻近所述第一部分定位的电介质。
进一步地，所述半导体器件包括邻近所述第一部分和所述第二部分定位的电介质层。
进一步地，所述第二部分包括<100>硅、邻近所述第二部分定位的<111>硅层、以及布置在所述<111>硅与所述<100>硅之间的氧化层。
进一步地，所述半导体器件包括重新布线结构。
根据本发明的另一方面，提供了一种半导体器件，所述半导体器件包括：本体，所述本体包括：第一部分，所述第一部分包括GaN层、布置在所述GaN层上的AlGaN层、以及栅电极，所述第一部分具有侧面区域和从第一后平面延伸的厚度，第二部分，所述第二部分包括<100>硅、CMOS器件和电介质层，所述第二部分包括限定侧面区域的侧壁和从第二后平面延伸的厚度，所述电介质层提供所述侧壁和所述第二后平面，并且所述第一后平面和所述第二后平面是共面的并且接触衬底层。
进一步地，所述衬底层包括接触所述第二后平面的<111>硅层以及接触所述第一后平面的绝缘层。
进一步地，所述衬底层包括接触所述第一后平面和所述第二后平面的绝缘层。
进一步地，所述第一部分进一步包括处于外围区域中的绝缘隔离件。
进一步地，所述半导体器件包括：定位在所述AlGaN层和所述<100>硅上的电介质层、穿过所述电介质延伸并且接触所述栅极、所述AlGaN层和所述CMOS器件的掺杂区域的导电贯通接触件。
根据本发明的再一方面，提供了一种方法，所述方法包括：提供衬底，所述衬垫具有能够支撑Ⅲ-Ⅴ半导体的外延生长的表面；将<100>硅层施加至所述衬底；去除所述<100>硅层的一部分并且暴露第一区域中的所述衬底的表面并且产生包括<100>硅的第二区域；在所述第一区域中的所述衬底的所述表面上外延地生长Ⅲ-Ⅴ半导体；在所述第一区域中制造HEMT结构；在所述第二区域中制造CMOS器件；在所述第一区域和所述第二区域上方沉积电介质层；去除所述电介质层的定位在所述第一区域和所述第二区域上方的部分并且产生暴露所述第一区域和所述第二区域的接触区域的通孔；在所述通孔中沉积导电材料；以及在所述电介质层上沉积导电材料。
进一步地，所述方法包括去除所述衬底的位于所述第一区域下方的部分以及暴露所述Ⅲ-Ⅴ半导体。
进一步地，所述方法包括将电介质材料施加在暴露的所述Ⅲ-Ⅴ半导体上。
进一步地，所述方法包括去除所述衬底以及将绝缘层施加至所述第一区域的后部和所述第二区域的后部。
进一步地，所述方法包括去除所述<100>硅的一部分以产生沟槽结构、以及在所述沟槽中沉积电介质层。
进一步地，所述方法包括将离子注入所述第一区域的外围区域中。
进一步地，所述方法包括提供作为所述衬底的<111>硅片以及利用中间氧化层使所述<111>硅片和<100>硅片结合。
进一步地，所述方法包括将氧化层施加在所述第二区域的所述<100>硅的表面上、在所述氧化层上沉积氮化层以及去除所述第一区域中的所述<100>硅。
附图说明
包括附图从而提供对实施例的进一步理解，并且将附图结合在本说明书中并作为本说明书的一部分。附图说明实施例，并与描述一起用来解释实施例的原理。将容易地理解其他实施例和实施例的许多预期优点，因为参考下面的具体描述其变得更好地理解。图中的元件不需要相对于彼此按比例绘制。相似的参考标号表示相应类似的部件。
图1示出了根据一个实施例的半导体器件。
图2示出了根据一个实施例的半导体器件。
图3示出了根据一个实施例的半导体器件。
图4示出了包括结合至<100>硅片的<111>硅片的多层结构。
图5示出了在硅片的表面中包括沟槽（trench）的实施例。
图6示出了包括氧化层的实施例。
图7示出了包括其中暴露硅片的上表面的第一区域的实施例。
图8示出了包括氮化镓层和氮化铝镓层的实施例。
图9示出了在氮化铝镓层上包括栅电极的实施例。
图10示出了在栅电极上方包括氧化层的实施例。
图11示出了在去除氮化层掩模之后的结构。
图12示出了包括CMOS器件的实施例。
图13示出了包括贯通接触件（through contact）的实施例。
图14示出了包括具有结构化衬底的实施例。
图15示出了其中HEMT被进一步提供有电绝缘的实施例。
具体实施方式
在下面的详细描述中，参考了附图，附图形成本文的一部分，并且在附图中以例证的方式示出了可以实施本发明的具体实施例。在这点上，参考所描述的图的取向使用方向术语，例如“顶部”、“底部”、“前面”、“后面”、“前端”、“尾端”等等。因为实施例的部件能以多种不同的取向定位，所以方向术语是用来说明的，而绝不是限制性的。应理解的是，在不背离本发明的保护范围的情况下，可以利用其它实施例，并且可以做出结构或者逻辑改变。因此，下面的详细描述并非以限制性意义给出，并且本发明的保护范围由所附权利要求限定。
应理解的是，本文中描述的各种实例实施例的特征可以彼此组合，除非另有明确地指明。
图1示出了半导体器件100的一个实施例。半导体器件100包括本体（body）101、第一部分102和第二部分103。第一部分102和第二部分103大体是共面的。第一部分102包括具有第一带隙的第一半导体材料104。第二部分103包括具有第二带隙的第二半导体材料105。与第一半导体材料104的第一带隙相比较，第二半导体材料105的第二带隙具有不同的宽度。
第一半导体材料104和第二半导体材料105还具有不同的组成。例如，第一半导体材料104可以是Ⅲ-Ⅴ半导体，而第二半导体材料105可以是硅。在一个具体实施例中，第一半导体材料104是氮化镓，而第二半导体材料105是p掺杂硅。
第一部分102和第二部分103彼此邻近地定位，使得第一部分102和第二部分103提供单个本体101的一部分。单个本体101是包括两种不同半导体材料的共同实体。这两种半导体材料彼此邻近地布置在共同的平面107中。本体101能被看作是包括两种不同半导体材料和两种不同半导体技术的集成式半导体器件。
通过定位在第一部分102和第二部分103之间的界面或者交界处的电介质隔离件106使第一部分102和第二部分103彼此电绝缘。电介质隔离件在整个界面上延伸，并且提供两种不同的半导体材料之间的封闭隔离件。两种不同的半导体材料彼此不物理地接触。
图2示出了半导体器件108的一个实施例，其包括第一部分109和第二部分110，第一部分包括氮化镓，第二部分包括<100>硅。第一部分109和第二部分110布置在衬底111上，使得衬底111与第一部分109和第二部分110之间的界面112是共面的。第一部分109和第二部分110彼此邻近地布置在衬底111上，并且与衬底111的上表面114（其是平面）共享共同的界面。
第一部分109可以被认为是从第一后平面123延伸，第二部分110可以被认为是从第二后平面124延伸。第一后平面123和第二后平面124彼此是共面的，并且接触衬底111的上表面114，并且形成衬底111与第一部分109和第二部分110之间的界面112。
衬底111可以是电绝缘的。在一个实施例中，衬底111是<111>硅。衬底111可以具有<111>硅片的形式。在一些实施例中，衬底是蓝宝石或者SiC，或者包括生长在绝缘衬底（例如玻璃）上的<111>硅层。
第一部分109包括氮化镓层113，该氮化镓层定位成直接与衬底111的上表面114接触。氮化镓层113外延地布置在衬底111的上表面114上，并且可以称为外延层。
第二部分110包括<100>硅层115和定位在<100>硅层115与衬底111的上表面114之间的氧化层116。氧化层116使<100>硅层115与<111>硅衬底111电绝缘。
第二部分110进一步包括氧化层形式的电介质隔离件117，该电介质隔离件从衬底111的上表面114大体垂直地延伸，并且具有与氮化镓层113和硅层115接壤的至少一个部分。在一个实施例中，电介质隔离件117完全地围绕<100>硅层115，并且在侧面上使<100>硅层115与氮化镓层113电介质地绝缘。
第一部分109包括晶体管118。在图2示出的一个实施例中，晶体管是HEMT（高电子迁移率晶体管）。第二部分110包括总体上用参考标号119指出的CMOS器件。
第一部分109进一步包括布置在氮化镓层114上的氮化铝镓层120以及布置在氮化铝镓层120上的栅电极121。该结构提供HEMT。
在一些实施例中，栅电极121定位在氮化铝镓层120上。在一些实施例中，栅电极定位在凹槽，该凹槽定位在氮化铝镓层120的与氮化镓层相对的表面上。在选择成用于栅电极的区域中可以选择性地蚀刻氮化铝镓层120，并且使栅电极沉积在该凹槽中。栅电极的这种布置可以称为凹入式（recessed）栅电极。
高电子迁移率晶体管（HEMT）具有表现得非常像场效应晶体管（FET’s）的源极、栅极和漏极。通过对栅电极施加电压，能影响漏极和源极之间的导电通道。这引起对漏源极电流的调制。在HEMT中，通过异质结构（hetero structure）产生导电通道，在图2示出的实例中，该异质结构由GaN层113和AlGaN层120提供。异质结构将电荷载体限制于GaN层113和AlGaN层120之间的交界处的形成二维电子气（2DEG）的薄层。该层上载体的密度以及其速度使得晶体管在非常高的频率下维持高增益（gain）。
在一个或多个实施例中，能使用化学气相沉积（CVD）、分子束外延（MBE）或者有机金属分子气相外延（OMVPE）由AlGaN/GaN形成HEMT结构。AlGaN/GaN材料具有高跨导（其有助于线性）、良好的热管理和高截止频率。能使用CVD或者金属有机CVD（MOCVD）生长HEMT结构。其他CVD方法包括常压CVD（APCVD）、低压CVD（LPCVD）、等离子增强CVD（PECVD）、MBE以及OMVPE。
半导体器件108包括用不同的半导体技术制造的HEMT结构118和CMOS器件119，它们集成于在单个衬底上提供单个半导体器件的单个本体122中。在一个实施例中，CMOS器件119构造为HEMT118的驱动器。
氧化层116和电介质隔离件117用作使<100>硅层112（特别是第二部分110中的CMOS器件119）与半导体器件108的单个本体122的第一部分109中的HEMT118电绝缘。
图3示出了根据一个实施例的半导体器件130。半导体器件130包括集成在单个部件中的CMOS器件131和HEMT132结构。半导体器件130包括衬底133，该衬底支撑第一区域134以及邻接的第二区域135，HEMT结构132定位在该第一区域中，CMOS器件131定位在该第二区域中。
第二区域135包括<100>硅层136。氧化层137在<100>硅层136和衬底133之间定位在衬底133上。通过沟槽139形式的电介质隔离件138侧面地围绕CMOS器件131。沟槽139在大体上垂直于<100>硅层136的上表面140的方向上以及在大体上垂直于衬底133的上表面141的方向上从<100>硅层136的上表面140延伸。至少部分的沟槽139直接定位在<100>硅层136和HEMT结构132之间，以提供CMOS器件与HEMT结构132的电绝缘。
沟槽139可以装衬、部分地或者完全地填充有氧化层或者电介质材料，以增加CMOS器件131和HEMT结构132之间的侧面电绝缘。沟槽139可以完全地填充有电介质材料，从而增加布置的机械稳定性。沟槽139也可以装衬、部分地填充或者填充有两种以上的氧化层或者两种以上的电介质材料。
第一区域134包括氮化镓层142，该氮化镓层直接与衬底133的上表面141接触，并且在至少一侧上由氧化层136的侧面和沟槽结构139的侧面界定。氮化铝镓层143定位在氮化镓层142上，并且栅电极144定位在氮化铝镓层143上。
半导体器件130进一步包括氧化层148，该氧化层覆盖第一区域134但是不覆盖第二区域135。氧化层148覆盖栅电极144和氮化铝镓层143，并且具有可以使其上表面154与<100>硅层136的上表面共面的厚度。半导体器件130包括第二氧化层145，该第二氧化层完全地覆盖第一区域134和第二区域135。第二氧化层145定位在氧化层148和<100>硅层136上。第二氧化层145具有上表面146（其是平面）。第二氧化层145用作平面化层。多个贯通接触件（through contact）147定位在第二氧化层145中。多个贯通接触件147中的一部分延伸至栅电极144以及延伸至氮化镓层142，以提供与HEMT结构132的源极和漏极的连接。多个贯通接触件147中的一部分延伸至CMOS器件131的接触件。
可以至少部分地在与制造通向CMOS器件131的贯通接触件147的工艺分开的额外工艺中制造通向HEMT结构132的贯通接触件147。通向HEMT结构132的贯通接触件147穿过两个氧化层145、148延伸，并且比用于CMOS器件131的贯通接触件（其仅穿过单个氧化层145延伸）具有更高的纵横比。提供用于HEMT结构132的贯通接触件147的基底的侧面区域比用于CMOS器件131的更大。
重新布线敷金属结构149（rewiring metallisation structure）定位在氧化层145上，并且覆盖有保护氧化层150。重新布线敷金属结构149可以使HEMT结构132与CMOS器件131连接。重新布线敷金属结构149可以延伸至半导体器件130的未示出的外部接触垫（contact pad）。
衬底133包括彼此邻近地定位在共同平面上的两个区域151和152。衬底133可以包括彼此横向分离地布置的两种不同材料。第一衬底区域151仅直接与氧化层136直接接触，并且包括<111>硅。第二衬底区域152仅直接与氮化镓层142接触。第二衬底区域152包括绝缘材料，例如氧化物。
衬底133的包括绝缘材料的第二衬底区域152能被看作以沟槽结构为基础，并且在接近工艺结束时生产，以制造半导体器件130。
在生产半导体器件130的工艺开始时，<111>硅层在半导体器件130的整个横向范围上延伸。氮化镓层142可以外延地生长在<111>硅层的上表面上。
在制造HEMT132和CMOS器件131之后，可以去除<111>硅片的一部分，以暴露氮化镓层142的一部分。氮化镓层142的这些暴露的部分形成<111>硅层中的大面积沟槽或者凹槽的基底。随后使这些大面积沟槽或者凹槽装衬有并且可以填充有绝缘材料，例如氧化物，该绝缘材料也用作氮化镓的保护层。
半导体器件130包括具有不同组分而非单个组分的离散区域的衬底133，该衬底延伸至半导体器件130的最外部边缘。
半导体器件130包括分层结构，在该分层结构中，衬底133包括定位在彼此横向地邻近的区域中的两种不同材料。半导体器件包括有源层153，该有源层包括以定位在彼此横向地邻近的区域内的两种不同半导体材料制造的HEMT结构和CMOS器件。衬底133的上表面141包括两种不同的材料；<111>硅和氧化物。上表面141与包括两种不同的半导体材料的有源层153构成界面。
在一些实施例中，衬底133不包括延伸至半导体器件130的所有最外部边缘的单种材料，有源层153也不包括延伸至半导体器件130的所有最外部边缘的单种材料。就它们在包括不同半导体材料和不同衬底材料的第一区域134和第二区域135上延伸并且延伸至半导体器件130的所有最外部边缘这个意义来说，只有氧化层145和保护氧化层150是连续的。
在一些实施例中，衬底包括延伸至半导体器件的所有最外部边缘的单种材料，然而有源层并非包括延伸至半导体器件的所有最外部边缘的单种材料。在这些实施例中，例如，衬底可以是蓝宝石。然，而衬底也可以包括硅。
现在将描述制造包括CMOS器件和HEMT结构的半导体器件的实施例。
图4示出了包括硅片161的多层结构160的一个实施例，该硅片经由定位在其间的氧化层163结合至<100>硅片162。<100>硅片162可以用于制造CMOS器件。<111>硅片161可以用作衬底，其能够支撑氮化镓的外延生长。支撑氮化镓的外延生长的其他可能衬底是蓝宝石、碳化硅以及玻璃（其可以用来代替<111>硅片161）上的<111>硅层。
在一些实施例中，在经由氧化层163将<111>硅片161结合至<100>硅片162之后，可以通过例如机械或者化学机械抛光使<111>硅片变薄。在这些实施例中，在打薄工艺期间<100>硅片用作<111>硅片的支撑片。
图5示出了通过从<100>硅片162的外表面165开始蚀刻而形成的沟槽164的一个实施例。沟槽164穿过<100>硅片162的厚度延伸至提供沟槽164的基座的氧化层163。沟槽164可以定位成完全地围绕<100>硅片162的其中待制造CMOS结构的部分166的侧面边界。当从上方观看时，沟槽164可以具有连续的不间断环状。
部分166也通过定位在<100>硅片162和<111>硅片161之间的氧化层163在<111>硅衬底上方电绝缘。沟槽164可以装衬、部分地填充或者完全地填充有电介质材料169，以进一步增加部分166的电绝缘。例如，定位在沟槽164内的电介质涂层可以是氧化物。
图6示出了沉积在部分166和沟槽164上的氧化层167的一个实施例。氧化层167也可以覆盖其中要求CMOS结构的器件的所有区域。沉积在氧化层167上的氮化层168具有与氧化层167的横向范围相对应的横向范围。通过将结构化光刻层作为掩模应用在要求CMOS器件的区域中，可以使氧化层167和氮化层168结构化。可以选择性地去除氧化层167和氮化层168在要求HEMT的区域内的部分。
在一些实施例中，可以省略氮化层168。
通过蚀刻去除<100>硅片162的仍然未被氧化层167和氮化层168覆盖的区域，接着是氧化物蚀刻，以去除氧化层163的定位在<100>硅衬底162的氮化物覆盖的区域附近和外部的部分，并且提供一个或多个第一区域170。
图7示出了一个实施例，在第一区域170内，暴露<111>硅片161的上表面171，保留<100>硅片的通过氧化层163结合至<111>硅片161的突出部分。这些突出部分可以是离散的岛状物，或者具有连接网状物的形式。它们可以对称地或者不对称地分布在器件上方。也暴露氧化物填充的沟槽164的最外部侧表面172。
在一些实施例中，可以去除氮化层168。
图8示出了氮化镓层173直接在第一区域170内的<111>硅片161的表面171上的选择性沉积的一个实施例。氮化铝镓层174沉积在氮化镓层上。因为氮化镓能外延生长在<111>硅上，所以氮化镓层173和氮化铝镓层174是外延层。GaN和AlGaN未沉积在氮化层168上，或者如果去除或者省略氮化层168，则它们沉积在氧化层167上。
图9示出了沉积在氮化铝镓层174上的栅电极175的一个实施例。在HEMT183的一个实施例中，栅极是晶体管结构的一部分。氮化镓层173、氮化铝镓层174和栅极175的总高度小于<100>硅层162的高度。
可以将晶格损伤（lattice damage）引入到氮化铝镓层174和氮化镓层173的邻近包括CMOS器件的区域166的外围区域。通过注入例如铝离子或者氢或者氦可以引入晶格损伤的沟槽176。沟槽176可以提供区域166内的HEMT结构183和邻近CMOS器件之间的额外侧面电绝缘。
图10示出了在一个实施例中沉积在栅电极175和氮化铝镓层174上方的氧化层177。该氧化层177可以沉积在包括第一区域166的整个结构上方，然后例如通过化学机械抛光使其平面化，以减小厚度，并且提供氧化层177的上表面和氮化层168之间的共面共同表面。
在各种实施例中，其中省略了氮化层168，氧化层的上表面和<100>硅层162是共面的。
图11示出了在去除氮化层168以及在去除覆盖<100>硅层162的氧化层167之后的结构的一个实施例。形成包括氧化层177、沟槽164和<100>硅层162的区域的平面表面194。
在一些实施例中，平面表面194可以不是完全的平面，但是可以包括使上升高度（rise）或高度小于200nm或小于100nm的步骤。
图12示出了在区域166内制造的CMOS器件178的一个实施例。CMOS器件178在五个侧面上由沟槽164和氧化层163围绕。然后将绝缘层179沉积在覆盖CMOS结构178和氧化层177的整个结构上。
图13示出了穿过绝缘层179以及氧化层177的导电贯通接触件180的一个实施例，这些贯通接触件提供与下面的氮化镓层174和HEMT结构183的栅电极175的电接触。穿过氧化层179的贯通接触件181提供与CMOS器件178的电接触。
通过使用掩模或者通过沉积和随后的结构化，将包括一个或多个金属层的敷金属（metallisation）182沉积在氧化层179以及贯通接触件181和182上。敷金属182提供重新布线结构，该重新布线结构可以用来使CMOS器件178和HEMT183电连接，并且给未示出的外部接触件提供重新布线，通过这些外部接触件，能对CMOS器件和HEMT183施加信号和电压。除了旨在形成接触垫的这些区域之外，通过氧化层184的钝化层和/或聚酰亚胺层可以覆盖敷金属182。
图13示出了以晶片级在共同的衬底161上集成在单个器件185中的氮化镓基HEMT183和硅基CMOS器件178的一个实施例。
在上面所描述的实施例中，只讨论了一个器件位置。可以同时处理多个器件位置，以提供多个半导体器件，这些半导体器件中的每个均具有HEMT和CMOS器件，并且全部都集成在定位在共同的衬底上的单个本体中。该布置可以被看作是晶片。包括两种不同半导体材料的独立的半导体器件可以从晶片中切出（singulate）。
图14示出了一个实施例，其中可以增加半导体器件185的HEMT183的电绝缘。如果衬底包括<111>硅，则HEMT183的增加的电绝缘是有用的。
将载体186附设于钝化层184。例如，载体可以是玻璃。通过蚀刻去除<111>硅片161的邻近氮化镓层173定位的区域。掩盖<111>硅片161的接触氧化层163的区域，从而防止在蚀刻工艺期间去除这些区域。
<111>硅片161的在蚀刻之后剩余的部分191可以具有连续的晶格型结构，该结构包括一个或多个离散的凹槽187，使氮化镓层173暴露。在一个实施例中，将HEMT183和CMOS器件178布置成使得在蚀刻步骤之后剩余的<111>硅部分191呈现一个或多个离散的区域或者岛状物的形式。
图15示出了一个实施例，其中凹槽187填充有绝缘材料188，例如氧化物。在一些实施例中，凹槽187可以涂覆有绝缘材料，从而保护氮化镓和<111>硅。在一些实施例中，凹槽187可以完全地填充有绝缘材料188，使得绝缘材料的外表面189和<111>硅片161的剩余部分191的外表面190是共面的，并且处于共同的平面中。绝缘材料188也可以有助于为半导体器件193提供增加的机械稳定性。可以去除载体186。
通过本领域内已知的方法可以制造贯通接触件180。贯通接触件可以包括单种导电材料，例如金属。贯通接触件也可以具有多层结构，该多层结构可以通过沉积一个或多个层制造，这些贯通接触件使氧化层或者层中的通孔排成一行。这些层可以提高贯通接触件与周围的氧化物材料的粘附。然后可以使通孔的中心部分填充有另一种金属。贯通接触件也可以称为通孔（via）。
氮化镓层173和<100>硅层162呈现彼此邻接的离散块的形式，这些离散块形成半导体器件193的共同层195。氮化镓层的下表面和围绕硅的电介质层是共面的，因为在器件的制造期间，这些层都定位在共同<111>硅片161的上表面上。
CMOS器件和硅层未定位在包括氮化镓层的衬底上方，该氮化镓层在包括其最外部边缘的器件的整个区域上延伸。两种不同的半导体材料彼此邻近并且共面地定位，使得氮化镓层未在整个器件上延伸，<100>硅层也未在整个器件上延伸。
栅极可以包括单个导电层。在一些实施例中，栅极进一步包括定位在导电层和氮化铝镓层之间的栅极电介质。
对于电压为20到1200V的应用，氮化镓电力开关（例如HEMT）是具有吸引力的，这是由于其具有高临界场强度、小Ron和小占地面积（footprint）。对于范围在0.7到5V内的电压，硅基技术（例如CMOS）是有用的。如本文中所描述的以晶片级组合这两种技术使得能够在单个半导体器件的单个本体中同时实现这两种类型的技术的方面。上面所描述的实施例能够使氮化镓电力开关（例如HEMT）与硅基控制器和驱动器以晶片级组合，这是由于由围绕硅区域的电介质隔离件提供电绝缘，因此使硅区域与氮化镓区域电绝缘。
另外，提供了使用两种不同技术制造的这些部分，使得这些部分彼此是共面的。这可以有助于将共形的氧化层沉积在包括两种不同技术的晶片的区域上，使得共同的电介质层能用来形成重新布线结构的基底。
在一些实施例中，在CMOS结构之前制造HEMT结构。该实施例可以用来在制造CMOS结构之前执行所有高温步骤。这可以有助于避免CMOS结构的掺杂区域的不需要的扩散（这可能是由于高加工温度而出现的）。
如本文中所使用，单数形式“一”、“一个”和“所述”旨在也包括复数形式，除非上下文另有明确地指出。还应理解的是，当在本说明书中使用时，术语“包括”和/或“包含”明确说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或者添加。
虽然本文中说明并描述了具体实施例，但是本领域内技术人员应明白的是，在不背离本发明的范围的情况下，各种可替代和/或等效的实施方式可以代替示出和描述的具体实施例。该申请旨在涵盖本文中描述的具体实施例的任何改编和变化。因此，旨在使本发明仅受权利要求及其等同物限制。

Claims (25)

1.一种半导体器件，所述半导体器件包括：
本体，所述本体包括：
第一部分，所述第一部分包括具有第一带隙的第一半导体材料；
第二部分，所述第二部分包括具有第二带隙的第二半导体材料，所述第二带隙不同于所述第一带隙，并且
所述第一部分和所述第二部分是共面的并且彼此电介质地绝缘。
2.根据权利要求1所述的半导体器件，其中，所述第一部分包括HEMT结构。
3.根据权利要求1所述的半导体器件，其中，所述第二部分包括CMOS器件。
4.根据权利要求1所述的半导体器件，其中，所述第一部分包括III-V半导体材料。
5.根据权利要求1所述的半导体器件，其中，所述第一部分包括GaN层、布置在所述GaN层上的AlGaN层以及定位在所述AlGaN层上的栅电极。
6.根据权利要求1所述的半导体器件，其中，所述第二部分包括<100>硅。
7.根据权利要求1所述的半导体器件，进一步包括布置在所述第一部分与所述第二部分之间的界面中的电介质隔离件。
8.根据权利要求1所述的半导体器件，进一步包括邻近所述第二部分定位的<111>硅层。
9.根据权利要求8所述的半导体器件，进一步包括邻近所述第一部分定位的电介质。
10.根据权利要求1所述的半导体器件，进一步包括邻近所述第一部分和所述第二部分定位的电介质层。
11.根据权利要求1所述的半导体器件，其中，所述第二部分包括<100>硅、邻近所述第二部分定位的<111>硅层、以及布置在所述<111>硅与所述<100>硅之间的氧化层。
12.根据权利要求1所述的半导体器件，进一步包括重新布线结构。
13.一种半导体器件，所述半导体器件包括：
本体，所述本体包括：
第一部分，所述第一部分包括GaN层、布置在所述GaN层上的AlGaN层、以及栅电极，所述第一部分具有侧面区域和从第一后平面延伸的厚度，
第二部分，所述第二部分包括<100>硅、CMOS器件和电介质层，所述第二部分包括限定侧面区域的侧壁和从第二后平面延伸的厚度，所述电介质层提供所述侧壁和所述第二后平面，并且
所述第一后平面和所述第二后平面是共面的并且接触衬底层。
14.根据权利要求13所述的半导体器件，其中，所述衬底层包括接触所述第二后平面的<111>硅层以及接触所述第一后平面的绝缘层。
15.根据权利要求13所述的半导体器件，其中，所述衬底层包括接触所述第一后平面和所述第二后平面的绝缘层。
16.根据权利要求13所述的半导体器件，其中，所述第一部分进一步包括处于外围区域中的绝缘隔离件。
17.根据权利要求13所述的半导体器件，进一步包括：定位在所述AlGaN层和所述<100>硅上的电介质层、穿过所述电介质延伸并且接触所述栅极、所述AlGaN层和所述CMOS器件的掺杂区域的导电贯通接触件。
18.一种方法，所述方法包括：
提供衬底，所述衬垫具有能够支撑III-V半导体的外延生长的表面；
将<100>硅层施加至所述衬底；
去除所述<100>硅层的一部分并且暴露第一区域中的所述衬底的表面并且产生包括<100>硅的第二区域；
在所述第一区域中的所述衬底的所述表面上外延地生长III-V半导体；
在所述第一区域中制造HEMT结构；
在所述第二区域中制造CMOS器件；
在所述第一区域和所述第二区域上方沉积电介质层；
去除所述电介质层的定位在所述第一区域和所述第二区域上方的部分并且产生暴露所述第一区域和所述第二区域的接触区域的通孔；
在所述通孔中沉积导电材料；以及
在所述电介质层上沉积导电材料。
19.根据权利要求18所述的方法，进一步包括去除所述衬底的位于所述第一区域下方的部分以及暴露所述III-V半导体。
20.根据权利要求19所述的方法，进一步包括将电介质材料施加在暴露的所述III-V半导体上。
21.根据权利要求18所述的方法，进一步包括去除所述衬底以及将绝缘层施加至所述第一区域的后部和所述第二区域的后部。
22.根据权利要求18所述的方法，进一步包括去除部分所述<100>硅以产生沟槽结构、以及在所述沟槽中沉积电介质层。
23.根据权利要求18所述的方法，进一步包括将离子注入所述第一区域的外围区域中。
24.根据权利要求18所述的方法，进一步包括提供作为所述衬底的<111>硅片以及利用中间氧化层使所述<111>硅片和<100>硅片结合。
25.根据权利要求18所述的方法，进一步包括将氧化层施加在所述第二区域的所述<100>硅的表面上、在所述氧化层上沉积氮化层以及去除所述第一区域中的所述<100>硅。
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