CN112768410A - GaN HEMT和Si-CMOS单片集成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 230000010354 integration Effects 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 28
- 239000010703 silicon Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000004026 adhesive bonding Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000001883 metal evaporation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
Abstract
本发明提供了一种GaN HEMT和Si‑CMOS单片集成方法，所述方法包括以下步骤：步骤S100，在硅衬底上外延生长GaN外延层结构；步骤S200，蚀刻所述GaN外延层结构形成GaN HEMT器件区域和Si‑CMOS器件区域；步骤S300，在GaN HEMT器件区域制备GaN HEMT；步骤S400，在Si‑CMOS器件区域制备Si‑CMOS。本发明通过蚀刻GaN外延层结构形成GaN HEMT器件区域和Si‑CMOS器件区域，以在同一衬底上制备GaN HEMT和Si‑CMOS，实现GaN HEMT和Si‑CMOS的集成在同一芯片上，GaN HEMT和Si‑CMOS单片集成的总体芯片面积小，性能优越，成本低。
Description
【技术领域】
本发明涉及半导体工艺技术领域，尤其涉及一种GaN HEMT和Si-CMOS单片集成方法。
【背景技术】
目前，射频功率放大器与其控制芯片或者低噪声放大器与其控制芯片，其均是分别制作完成的。即，射频功率放大器与其控制芯片或者低噪声放大器与其控制芯片均为两颗独立的芯片。如上所述，两颗独立的芯片，需要分别制造、封装、测试以及销售，所以产品总的体积大、损耗大、成本高。
【发明内容】
本发明的目的在于提供了一种GaN HEMT和Si-CMOS单片集成方法。
为达到上述目的，本发明提供一种GaN HEMT和Si-CMOS单片集成方法，所述方法包括以下步骤：步骤S100，在硅衬底上外延生长GaN外延层结构；步骤S200，蚀刻所述GaN外延层结构形成GaN HEMT器件区域和Si-CMOS器件区域；步骤S300，在GaN HEMT器件区域制备GaN HEMT；步骤S400，在Si-CMOS器件区域制备Si-CMOS。
优选的，步骤S200包括，步骤S201，在所述GaN外延层结构的部分区域依次涂胶、对准、曝光、显影，形成覆盖光刻胶的GaN外延层结构区域和非覆盖光刻胶的GaN外延层结构区域；步骤S202，刻蚀所述非覆盖光刻胶的GaN外延层结构区域，形成Si-CMOS器件区域；步骤S203，去胶、清洗所述覆盖光刻胶的GaN外延层结构区域，形成GaN HEMT器件区域。
优选的，步骤S300包括，步骤S301，在所述GaN外延层结构表面形成漏极和源极；步骤S302，在所述GaN外延层结构表面形成栅极；步骤S303，在所述GaN外延层结构表面形成电感、电容或电阻；步骤S304，金属互联所述漏极与所述电感、电容或电阻。
优选的，步骤S300还包括，在金属互联后，在所述GaN HEMT上方沉积钝化层。
优选的，步骤S400包括，步骤S401，通过离子注入或扩散技术，在硅衬底上的不同区域中形成N槽和P槽；步骤S402，进行浅沟槽隔离在硅衬底上形成有源区；步骤S403，在硅衬底上形成栅极；步骤S404，通过离子注入，形成源极和漏极。
优选的，步骤S404之后还包括，步骤S405，在所述硅衬底上形成接触孔。
优选的，步骤S405之后还包括，步骤S406，形成位于所述硅衬底上表面的若干金属互联层；步骤S407，在若干金属互联层上依次形成键合垫和钝化层。
优选的，步骤S100之前还包括，初始化所述硅衬底。
本发明的有益效果在于：提供了一种GaN HEMT和Si-CMOS单片集成方法，通过蚀刻GaN外延层结构形成GaN HEMT器件区域和Si-CMOS器件区域，以在同一衬底上制备GaN HEMT和Si-CMOS，实现GaN HEMT和Si-CMOS的集成在同一芯片上，GaN HEMT和Si-CMOS单片集成的总体芯片面积小，性能优越，成本低。
【附图说明】
图1为本发明实施例单片集成方法的流程图；
图2为本发明实施例GaN HEMT和Si-CMOS单片集成的结构示意图；
图3为本发明实施例GaN HEMT和Si-CMOS单片集成芯片的示意图。
【具体实施方式】
下面结合附图和实施方式对本发明作进一步说明。
需要说明的是，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后、内、外、顶部、底部……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
如图1所示，本发明实施例提供一种GaN HEMT和Si-CMOS单片集成方法，包括以下步骤：
步骤S100，在硅衬底上外延生长GaN外延层结构；
步骤S200，蚀刻所述GaN外延层结构形成GaN HEMT器件区域和Si-CMOS器件区域；
步骤S300，在GaN HEMT器件区域制备GaN HEMT；
步骤S400，在Si-CMOS器件区域制备Si-CMOS。
本实施例中硅衬底晶圆，其尺寸为3-12英寸。
其中，上述步骤S300和步骤S400可以互换，即先在Si-CMOS器件区域制备Si-CMOS，再在GaN HEMT器件区域制备GaN HEMT。又或者，交替实施“在GaN HEMT器件区域制备GaNHEMT”步骤和“在Si-CMOS器件区域制备Si-CMOS”步骤，以提高单片集成的制作效率。
本发明通过蚀刻GaN外延层结构形成GaN HEMT器件区域和Si-CMOS器件区域，以在同一衬底上制备GaN HEMT和Si-CMOS，实现GaN HEMT和Si-CMOS的集成在同一芯片上，GaNHEMT和Si-CMOS单片集成的总体芯片面积小，性能优越，成本低。
本发明实施例中，步骤S200，蚀刻所述GaN外延层结构形成GaN HEMT器件区域和Si-CMOS器件区域包括，
步骤S201，在所述GaN外延层结构的部分区域依次涂胶、对准、曝光、显影，形成覆盖光刻胶的GaN外延层结构区域和非覆盖光刻胶的GaN外延层结构区域；
步骤S202，刻蚀所述非覆盖光刻胶的GaN外延层结构区域，形成Si-CMOS器件区域；
步骤S203，去胶、清洗所述覆盖光刻胶的GaN外延层结构区域，形成GaN HEMT器件区域。
如图2a所示，步骤S201之后形成的器件结构，GaN外延层结构20形成在硅衬底10上，GaN外延层结构20的部分区域覆盖光刻胶30。如图2b所示，步骤S202之后形成的器件结构，GaN外延层结构20形成在硅衬底10上的部分区域，GaN外延层结构20上覆盖光刻胶30。如图2c所示，步骤S203之后形成的器件结构，硅衬底10上的部分区域覆盖有GaN外延层结构20形成GaN HEMT器件区域，硅衬底10上的部分区域非覆盖有GaN外延层结构20形成Si-CMOS器件区域。
在一优选实施例中，GaN外延层结构的厚度为1-5um，其厚度因不同的应用而有所不同。GaN外延层结构自硅衬底的上表面依次包括成核层、过渡层、沟道层、隔离层和盖帽层。
成核层(种子层)其为一层氮化物薄膜，如AlN、GaN或其他材料，厚度为1-10nm。成核层采用金属有机化学沉积法(MOCVD)制成，其温度控制在500-700℃，以为后续的薄膜生长提供高质量的种子层。
过渡层(缓冲层)其为AlGaN或其他材料，如InAlN、InAlGaN，厚度为0.5-4um。通过逐渐改变过渡层材料的组份，使过渡层材料的晶格常数最终接近或等于氮化铝材料的晶格常数，从而达到晶格适配，减少或消除位错缺陷。过渡层也可以包括超晶格层，由相互将替的、具有不同组份的化合物半导体组成，以进一步减小GaN外延层制作过程中产生的应力。
沟道层其为非掺杂的GaN晶体薄膜，厚度为0.2-2um。沟道层采用MOCVD方法制成。
隔离层其为一层很薄的AlN,厚度为5-20A。隔离层采用MOCVD方法制成，以限制电子的向上运动，提升二维电子器的密度。
势垒层其为AlGaN,AlN,InN,InGaN等其他二元、三元或四元氮化物，厚度为10-50nm。势垒层用于向沟道层提供电子。
盖帽层其为n-型掺杂的GaN，厚度为2-10nm。盖帽层用于防止势垒层的氧化，同时降低源漏极欧姆接触的电阻。
在一个优选实施方式中，在GaN HEMT器件区域制备GaN HEMT，具体包括如下步骤：
步骤S301，在所述GaN外延层结构表面形成漏极和源极。
具体的，漏极和源极可以直接制作在所述GaN外延层结构的表面，也可以先刻蚀凹槽。漏极和源极由几种金属的组合通过高温退火形成合金制备，以减小电阻。上述金属的组合包括Ti、Al、Ni、Au,通过金属蒸镀或溅射的方法逐层沉积到所述GaN外延层结构；退火之后，制备第一钝化层，所述第一钝化层为氮化硅(Si3N4)钝化层或氧化硅(SiO2)钝化层。
步骤S302，在所述GaN外延层结构表面形成栅极。
具体的，首先刻蚀栅极位子的所述第一钝化层，再将金属制作在所述GaN外延层结构上。在栅极与所述GaN外延层结构之间还可以制备一层绝缘层，如氧化铝或氮化硅，形成MIS(金属-结缘层-半导体)结构。栅极的形状可以是矩形、T-形或Y-形。栅极由Ni,Au,Pt,Ti,Al等金属组成，通过金属蒸镀或溅射的方法逐层沉积到所述GaN外延层结构上。
步骤S303，在所述GaN外延层结构表面形成电感、电容或电阻。
在所述GaN外延层结构表面形成电感、电容或电阻，即形成GaN HEMT的匹配电路，从而构成射频功率放大器或者低噪声放大器。其中，电感由金属线圈绕制而成，电容为MIM(金属-绝缘介质-金属)电容器，电阻为薄膜电阻(Thin Film Resistor)。
步骤S304，金属互联所述源漏极与所述电感、电容或电阻。
金属互联，可以直接相连或通过空气桥连接，以实现射频功率放大器或者低噪声放大器与电阻、电容和电感的金属互联。
在金属互联后，还包括步骤S304，在所述GaN HEMT上方沉积第二钝化层，以对器件进行保护。所述第二钝化层可以是氮化硅、氧化硅或者聚酰亚胺树脂(Polyimide)或苯并环丁烯(BCB)。
上述步骤S301～步骤S305为制备GaN HEMT的正面工艺。可选的，所述制备GaNHEMT还包括背面工艺，具体包括晶圆键合(bonding)、碾磨减薄(grinding)、抛光(polishing)、背孔光刻与刻蚀(Backside Via Photo and Etch)、背孔金属化(Viametallization)、解键合(Debonding)与晶圆清洗。
在一个优选实施方式中，在Si-CMOS器件区域制备Si-CMOS，具体包括如下步骤：
步骤S401，通过离子注入或扩散技术，在硅衬底上的不同区域中形成N槽和P槽；
步骤S402，进行浅沟槽隔离在硅衬底上形成有源区；
步骤S403，在硅衬底上形成栅极；
步骤S404，通过离子注入，形成源极和漏极。
进一步的还包括，步骤S405，通过光刻及刻蚀工艺，在所述硅衬底上形成接触孔，所述接触孔用于引出所述Si-CMOS的栅极、源极、漏极。
步骤S406，形成位于所述硅衬底上表面的若干金属互联层；
步骤S407，在若干金属互联层上依次形成键合垫和钝化层。
如图3所示，根据本发明施例提供一种GaN HEMT和Si-CMOS单片集成方法制备GaNHEMT和Si-CMOS单片集成芯片。
在一个优选实施方式中，步骤S100之前还包括，初始化所述硅衬底。
本发明实施例提供一种GaN HEMT和Si-CMOS单片集成方法，将GaN HEMT(射频功率放大器或者低噪声放大器)与Si-CMOS制作在同一芯片上，减小了集成度、降低了制作成本、提升了器件总体的性能。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (8)
1.一种GaN HEMT和Si-CMOS单片集成方法，其特征在于，所述方法包括以下步骤：
步骤S100，在硅衬底上外延生长GaN外延层结构；
步骤S200，蚀刻所述GaN外延层结构形成GaN HEMT器件区域和Si-CMOS器件区域；
步骤S300，在GaN HEMT器件区域制备GaN HEMT；
步骤S400，在Si-CMOS器件区域制备Si-CMOS。
2.根据权利要求1所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S200包括，
步骤S201，在所述GaN外延层结构的部分区域依次涂胶、对准、曝光、显影，形成覆盖光刻胶的GaN外延层结构区域和非覆盖光刻胶的GaN外延层结构区域；
步骤S202，刻蚀所述非覆盖光刻胶的GaN外延层结构区域，形成Si-CMOS器件区域；
步骤S203，去胶、清洗所述覆盖光刻胶的GaN外延层结构区域，形成GaN HEMT器件区域。
3.根据权利要求1所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S300包括，
步骤S301，在所述GaN外延层结构表面形成漏极和源极；
步骤S302，在所述GaN外延层结构表面形成栅极；
步骤S303，在所述GaN外延层结构表面形成电感、电容或电阻；
步骤S304，金属互联所述漏极与所述电感、电容或电阻。
4.根据权利要求3所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S300还包括，在金属互联后，在所述GaN HEMT上方沉积钝化层。
5.根据权利要求1所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S400包括，
步骤S401，通过离子注入或扩散技术，在硅衬底上的不同区域中形成N槽和P槽；
步骤S402，进行浅沟槽隔离在硅衬底上形成有源区；
步骤S403，在硅衬底上形成栅极；
步骤S404，通过离子注入，形成源极和漏极。
6.根据权利要求5所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S404之后还包括，步骤S405，在所述硅衬底上形成接触孔。
7.根据权利要求6所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S405之后还包括，
步骤S406，形成位于所述硅衬底上表面的若干金属互联层；
步骤S407，在若干金属互联层上依次形成键合垫和钝化层。
8.根据权利要求1所述的GaN HEMT和Si-CMOS单片集成方法，其特征在于，步骤S100之前还包括，初始化所述硅衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011613237.9A CN112768410A (zh) | 2020-12-30 | 2020-12-30 | GaN HEMT和Si-CMOS单片集成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011613237.9A CN112768410A (zh) | 2020-12-30 | 2020-12-30 | GaN HEMT和Si-CMOS单片集成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112768410A true CN112768410A (zh) | 2021-05-07 |
Family
ID=75697728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011613237.9A Pending CN112768410A (zh) | 2020-12-30 | 2020-12-30 | GaN HEMT和Si-CMOS单片集成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112768410A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2020
- 2020-12-30 CN CN202011613237.9A patent/CN112768410A/zh active Pending
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