CN117690925B - GaN基器件的单片集成结构及其制备方法 - Google Patents
GaN基器件的单片集成结构及其制备方法 Download PDFInfo
- Publication number
- CN117690925B CN117690925B CN202410138776.3A CN202410138776A CN117690925B CN 117690925 B CN117690925 B CN 117690925B CN 202410138776 A CN202410138776 A CN 202410138776A CN 117690925 B CN117690925 B CN 117690925B
- Authority
- CN
- China
- Prior art keywords
- layer
- gan
- barrier layer
- buffer layer
- hemt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 62
- 230000008569 process Effects 0.000 claims abstract description 56
- 239000000463 material Substances 0.000 claims abstract description 23
- 230000004888 barrier function Effects 0.000 claims description 152
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 35
- 238000004519 manufacturing process Methods 0.000 claims description 34
- 238000002161 passivation Methods 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 27
- 238000011065 in-situ storage Methods 0.000 claims description 20
- 230000007704 transition Effects 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 238000000638 solvent extraction Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 5
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 239000004047 hole gas Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 abstract description 4
- 238000010897 surface acoustic wave method Methods 0.000 abstract description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 135
- 229910002601 GaN Inorganic materials 0.000 description 134
- 238000010586 diagram Methods 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 229910021389 graphene Inorganic materials 0.000 description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 8
- 238000009616 inductively coupled plasma Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005566 electron beam evaporation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005411 Van der Waals force Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910001425 magnesium ion Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000024241 parasitism Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供一种GaN基器件的单片集成结构及其制备方法，通过接续生长的外延结构，基于外延结构将双异质结GaN基HEMT器件与滤波器设置于缓冲层的正面，于缓冲层的背面设置无源元件，位于缓冲层正面的器件通过互连通孔与无源元件级联，充分利用芯片的背面面积，基于上述单片集成结构可实现多功能化、小型化GaN基集成电路芯片，同时使片上互连寄生最小化，减小GaN器件的寄生参数，提升滤波器的频率性能。本发明的制备方法，可于同一工艺腔室接续生长外延材料层，实现声表面波器件与GaN基HEMT射频器件的外延级单片集成，晶体质量较佳，工艺简单、成本低、可重复性强，能够实现多功能、小型化的GaN基的单片集成芯片。
Description
技术领域
本发明属于半导体制造技术领域，涉及一种GaN基器件的单片集成结构及其制备方法。
背景技术
正如摩尔定律所指示的，芯片始终朝着高性能、小型化的方向发展。随着技术发展，硅基芯片功能到达瓶颈，而且受到Si材料性能限制，现有的硅基器件不能满足在大功率、超高频应用场景相应的性能要求。随着氮化镓（GaN）的出现，由于材料性能优势，基于GaN的第三代半导体器件，如高电子迁移率晶体管（HEMT）、异质结场效应晶体管（HFET）等已经得到应用，其功率、频率性能得到质的提升，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。然而，基于GaN的芯片设计始终停留在单片单功能芯片应用，无法实现在单片晶圆上的多功能芯片链路集成，这样为后续芯片封装带来了寄生效应，严重限制了GaN材料的性能优势。
因此，有必要提供一种GaN基器件的单片集成结构及其制备方法，以满足多功能芯片的应用要求，尽可能减小整体芯片尺寸，从而实现高性能、小型化芯片设计。
应该注意，上面对技术背景的介绍只是为了方便对本发明的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本发明的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种GaN基器件的单片集成结构及其制备方法，用于解决现有的氮化镓单片集成芯片难以兼顾实现多功能、小型化等问题。
为实现上述目的及其他相关目的，本发明提供一种GaN基器件的单片集成结构，包括：
外延结构，所述外延结构包括自下而上依次堆叠的缓冲层、第一GaN沟道层、第一势垒层、第二GaN沟道层和第二势垒层，其中所述缓冲层选用含Al和N的压电材料，所述第一GaN沟道层与所述第一势垒层之间、及所述第二GaN沟道层与所述第二势垒层之间的异质结界面处存在二维电子气；
滤波器，包括作为压电衬底的缓冲层以及位于所述缓冲层上的金属电极；
隔离沟槽结构，设置成自所述外延结构的表面延伸至所述缓冲层中，用于分隔相邻的器件；
HEMT的源电极、漏电极以及栅电极，所述HEMT的源电极和漏电极于所述第二势垒层处形成欧姆接触；
无源元件，位于所述缓冲层的背面，贯穿所述缓冲层设置有互连通孔，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联；
介质钝化层，覆盖所述无源元件以及所述缓冲层的背面。
可选地，所述第一势垒层和所述第二势垒层的材质选自AlN、 AlScN、AlGaN、InAlN中的一种，所述第一势垒层和所述第二势垒层的厚度分别为5nm-10nm。
可选地，所述缓冲层选用为AlN缓冲层或AlScN缓冲层，所述缓冲层的厚度为200nm-1μm，所述金属电极设置成具有插指结构的叉指换能器。
可选地，所述有源器件包括用于配置GaN基逻辑电路的HEMT器件和HHMT器件；其中，所述HHMT器件包括所述第一GaN沟道层上依次叠置的P型GaN过渡层、源区和漏区，所述源区与所述HHMT的源电极、所述漏区与所述HHMT的漏电极形成欧姆接触，所述P型GaN过渡层与所述HHMT的栅电极形成肖特基接触；和/或，所述HEMT器件包括贯穿所述第一势垒层延伸至所述第一GaN沟道层中的N型高掺杂区，所述HEMT的源电极和漏电极于所述第一势垒层处形成欧姆接触。
可选地，所述第一GaN沟道层的厚度为50nm-200nm；和/或，HEMT器件包括单沟道的HEMT器件和双沟道的HEMT器件，其中所述双沟道的HEMT器件包括位于所述第二势垒层上的T型栅电极。
本发明还提供一种GaN基器件单片集成结构的制备方法，包括以下步骤：
提供一生长基底，于所述生长基底上依次生长外延结构，所述外延结构包括缓冲层、第一GaN沟道层、第一势垒层、第二GaN沟道层和第二势垒层；
分区刻蚀所述外延结构，定义出显露缓冲层的无源器件区域，以及显露第二势垒层的有源器件区域；
形成自所述外延结构的表面延伸至所述缓冲层中的隔离沟槽结构，用于分隔相邻的器件；
制作HEMT的源电极和漏电极，所述HEMT的源电极和漏电极于所述第二势垒层处形成欧姆接触；
制作HEMT的栅电极，及于所述缓冲层的裸露部分上制作金属电极，所述HEMT的栅电极于所述第二势垒层处形成肖特基接触；
于所述缓冲层的背面形成无源元件，以及于器件的外围形成贯穿所述缓冲层的互连通孔，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联。
可选地，所述缓冲层选用为AlN缓冲层或AlScN缓冲层，所述缓冲层的厚度为200nm-1μm；和/或，所述第一GaN沟道层的厚度为50nm -200nm。
可选地，生长所述第二势垒层的步骤之后，包括：于所述第二势垒层生长原位钝化层；对所述原位钝化层进行多次图形化；基于所述原位钝化层的图形化区域，分区刻蚀所述外延结构，定义出显露缓冲层的无源器件区域，以及显露第二势垒层的有源器件区域。
可选地，分区刻蚀所述外延结构的步骤，还包括：基于所述原位钝化层的图形化区域，依次刻蚀所述第二势垒层和所述第二GaN沟道层，直至显露所述第一势垒层，定义出逻辑电路区域。
可选地，形成HHMT器件的步骤，包括：选择性刻蚀所述第一势垒层的裸露部分直至显露出所述第一GaN沟道层；自所述第一GaN沟道层的裸露部分依次外延生长掺Mg的P型GaN过渡层和掺Mg的P型GaN外延层，其中所述P型GaN外延层中Mg的掺杂浓度大于所述P型GaN过渡层中Mg的掺杂浓度；所述P型GaN外延层进行图形化以形成贯穿所述P型GaN外延层的凹槽，由此定义出HHMT器件的源区和漏区。
可选地，通过光刻工艺定义电极凹槽；填充所述电极凹槽，制作与所述HHMT器件的源区形成欧姆接触的源电极、与所述HHMT器件的漏区形成欧姆接触的漏电极、位于所述第一势垒层和所述第二势垒层上的HEMT的栅电极，以及具有插指结构的金属电极。
可选地，于所述HEMT的源电极和漏电极处形成欧姆接触的步骤，包括：于所述第一势垒层和所述第二势垒层的裸露部分执行光刻工艺和离子注入工艺，分别形成自所述第一势垒层及自所述第二势垒层贯穿而延伸至所述第一GaN沟道层中的N型高掺杂区；于形成所述HEMT的源电极和漏电极之后，通过退火工艺使所述HEMT的源电极和漏电极于所述第一势垒层和所述第二势垒层处形成欧姆接触。
如上所述，本发明的GaN基器件的单片集成结构及其制备方法，具有如下有益效果：
本发明的GaN基器件的单片集成结构，通过接续生长的外延结构，基于外延结将双异质结GaN基HEMT器件与滤波器设置于缓冲层的正面，能够实现大功率电力应用的HEMT器件与滤波器单片集成，易于实现电路的频段、带宽匹配，并且简化电路设计的复杂度；此外，于缓冲层的背面设置无源元件，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联，充分利用芯片的背面面积，基于上述单片集成结构可实现多功能化、小型化GaN基集成电路芯片，能够满足MMIC的应用要求，同时使片上互连寄生最小化，减小GaN器件的寄生参数，提升滤波器的频率性能。
本发明的GaN基器件单片集成结构的制备方法，可于同一工艺腔室接续生长外延材料层，实现声表面波器件与GaN基HEMT射频器件的外延级单片集成，晶体质量较佳，工艺简单、成本低、可重复性强，能够实现多功能、小型化的GaN基的单片集成芯片。
附图说明
图1显示为本发明实施例一中制作GaN基器件的单片集成结构的工艺流程示意图。
图2a显示为本发明实施例一中生长外延结构后的结构示意图。
图2b显示为本发明实施例一中分区刻蚀外延结构后的结构示意图。
图2c显示为本发明实施例一中形成自外延结构的表面延伸至缓冲层中的隔离沟槽结构后的结构示意图。
图2d显示为本发明实施例一中形成N型高掺杂区后的结构示意图。
图2e显示为本发明实施例一中制作HEMT的源电极和漏电极后的结构示意图。
图2f显示为本发明实施例一中制作HEMT的栅电极以及叉指换能器后的结构示意图。
图2g显示为本发明实施例一中形成互连通孔和无源元件后的结构示意图。
图3显示为本发明实施例二中制作GaN基器件的单片集成结构的工艺流程示意图。
图4a显示为本发明实施例二中分区刻蚀外延结构后的结构示意图。
图4b显示为本发明实施例二中基于第一GaN沟道层的裸露部分形成P型GaN外延层后的结构示意图。
图4c显示为本发明实施例二中形成自外延结构的表面延伸至缓冲层中的隔离沟槽结构后的结构示意图。
图4d显示为本发明实施例二中形成N型高掺杂区后的结构示意图。
图4e显示为本发明实施例二中制作HEMT的源电极和漏电极、及HHMT的栅电极后的结构示意图。
图4f显示为本发明实施例二中制作N型HEMT的栅电极、P型HHMT器件的源电极和漏电极、及叉指换能器后的结构示意图。
图4g显示为本发明实施例二中形成互连通孔和无源元件后的结构示意图。
图4h显示为本发明实施例二中于介质钝化层远离器件正面的一侧键合衬底层后的结构示意图。
图5显示为本发明实施例二中GaN基器件的单片集成结构的示意图。
元件标号说明：
10-生长基底；20-外延结构；30-介质钝化层；40-衬底层；210-缓冲层；220-第一沟道层；230-第一势垒层；240-第二沟道层；250-第二势垒层；260-原位钝化层；270-隔离沟槽结构；231、251-N型高掺杂区；281-P型GaN过渡层；282-P型GaN外延层；282s-源区；282d-漏区；120-石墨烯层； Log-逻辑电路区域；PA-射频功率放大器区域；FL-滤波器；C-无源元件；310-互连通孔；320-电容；330-电阻；IDT-叉指换能器；G1、G2、G3-栅电极；S1、S2、S3-源电极；D1、D2、D3-漏电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向，可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，另外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
实施例一
请参见图1，本实施例提供一种GaN基器件单片集成结构的制备方法，包括以下步骤：
S11：提供一生长基底，于所述生长基底上依次生长外延结构，所述外延结构包括缓冲层、第一GaN沟道层、第一势垒层、第二GaN沟道层和第二势垒层；
S12：分区刻蚀外延结构，定义出显露缓冲层的无源器件区域，以及显露第二势垒层的有源器件区域；
S13：形成自所述外延结构的表面延伸至所述缓冲层中的隔离沟槽结构，用于分隔相邻的器件；
S14：制作HEMT的源电极和漏电极，所述HEMT的源电极和漏电极于所述第二势垒层处形成欧姆接触；
S15：制作HEMT的栅电极，及于所述缓冲层的裸露部分上制作金属电极，所述HEMT的栅电极与所述第二势垒层处形成肖特基接触；
S16：于所述缓冲层的背面形成无源元件，以及于器件的外围形成贯穿所述缓冲层的互连通孔，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联。
以下结合图2a~图2g，对本实施例有关所述GaN基器件的单片集成结构及制备方法进行介绍。
首先，参阅图1及图2a，执行步骤S11，提供外延结构20，所述外延结构20包括缓冲层210、第一GaN沟道层220、第一势垒层230、第二GaN沟道层240和第二势垒层250。
具体地，步骤S11处，生长外延结构20的步骤，包括在生长基底10上依次生长缓冲层210、第一GaN沟道层220、第一势垒层230、第二GaN沟道层240和第二势垒层250，缓冲层210与第一GaN沟道层220之间的异质结界面处存在极化效应产生的二维空穴气，第一GaN沟道层220与第一势垒层230之间的和第二GaN沟道层240与第二势垒层250之间的异质结界面处存在极化效应产生的二维电子气；其中，缓冲层210的材质可选自AlN、AlScN中的一种，第一势垒层230和第二势垒层250的材质分别选自AlN、AlScN、AlGaN、InAlN中的一种。
如图2a所示，形成外延结构20之前，包括将多层石墨烯层120转移至生长基底10上，此处石墨烯层120仅通过范德华力与生长基底10结合；接着，通过例如是溅射工艺在石墨烯层120生长AlN成核层，利于后续生长外延材料层；其中，生长基底10可选用Si基衬底、SiC基衬底，或其他衬底，例如蓝宝石，QST@复合衬底。
在一具体的实施例中，可通过例如是金属有机化学气相沉积（MOCVD）依次生长缓冲层210、第一GaN沟道层220、第一势垒层230、第二GaN沟道层240和第二势垒层250；其中，外延结构20的生长温度为1000℃-1200℃，第一GaN沟道层220、第一势垒层230、第二GaN沟道层240和第二势垒层250各自的厚度可根据所需的器件性能适当地确定。较佳地，缓冲层210的厚度为200nm-1μm，第一势垒层230的厚度为5nm-10nm，和第二势垒层250的厚度为5nm-10nm。用于制备AlN压电材料常用工艺为溅射工艺，为了保证晶体质量需要沉积相对厚的AlN材料层，这样会限制滤波器的频率特性，本申请的实施例中采用外延工艺可以生长较薄的AlN缓冲层，例如是将AlN材料层的厚度范围控制在200nm-1μm，此种方式所得的Al缓冲层用作压电衬底，能够提升滤波器的频率特性，同时确保晶体质量良好。
进一步地，生长第二势垒层250的步骤之后，包括：于第二势垒层250上形成原位钝化层260；其中原位钝化层260的材质可选用为SiN钝化层，其厚度为5nm-20nm，在后续工艺中原位钝化层260起到保护外延材料层的作用免受刻蚀气体的损伤。基于上述技术方案，可于同一工艺腔室（例如，MOCVD设备）接续生长上述外延材料层，简化制备工艺，而且晶体质量较佳。
接着，参阅图1及图2b，执行步骤S12，分区刻蚀外延结构20，定义出显露第二势垒层的有源器件区域，以及显露缓冲层的无源器件区域。
具体地，步骤S12处，如图2b所示，分区刻蚀外延结构20的步骤，包括：a)通过依次执行光刻工艺和刻蚀工艺，图形化原位钝化层260；随后，b)基于原位钝化层的图形化区域，刻蚀外延结构20；重复上述子步骤a)和b)，于外延结构20中定义出显露缓冲层的无源器件区域，以及显露第二势垒层的有源器件区域；其中，有源器件区域包括待制作射频功率放大器件的区域。本实施例中，利用光刻版光刻定义出待制作滤波器的区域，通过干法刻蚀工艺未覆盖有光刻胶层的区域进行刻蚀，依次选择性去除SiN钝化层、第二势垒层250，第二GaN沟道层240、第一势垒层230、第一GaN沟道层220直至显露出AlN缓冲层，所述干法刻蚀例如是，电感耦合等离子体刻蚀（ICP）工艺。
接着，参阅图1及图2c，执行步骤S13：形成自外延结构的表面延伸至缓冲层210中的隔离沟槽结构270，用于分隔相邻的器件。
具体地，步骤S13处，形成隔离沟槽结构270，具体步骤如下：通过例如是N离子注入，用于分隔有源器件区域的相邻器件；或者，通过ICP工艺形成自外延结构的表面延伸至缓冲层210的沟槽，随后于所述沟槽中填充氧化层。
接着，参阅图1及图2d-图2e，执行步骤S14：制作HHMT器件的栅电极，及HEMT的源电极和漏电极。
如图2d所示，步骤S14处，通过例如是Si离子注入，形成自第二势垒层250贯穿而延伸至第一GaN沟道层220中的N型高掺杂区251，所述N型高掺杂区251对应于源电极和漏电极的形成区域，通过引入N型高掺杂区251，降低耗尽层的厚度，使得电子容易进入沟道层，还可以将欧姆接触电极与沟道层的二维电子气连接，实现双沟道并联。
返回参见图2c，执行N型高掺杂区251的离子注入的步骤之前，包括去除覆于第二势垒层之上的原位钝化层260。
具体地，如图2e所示，步骤S14处，利用光刻版，于第二势垒层250上光刻定义电极凹槽，此处电极凹槽对应于源电极和漏电极的形成区域；通过例如是电子束蒸发工艺沉积第一金属电极层，填充并覆盖电极凹槽；通过光刻胶剥离工艺去除附着于光刻胶层上的第一金属电极材料；通过退火工艺使N型高掺杂区251的表面与源电极和漏电极形成欧姆接触；其中退火工艺的温度为800℃~850℃。本实施例中，第一金属电极层可选用为Ti/Al/Pt/Au。
接着，参阅图1及图2f，执行步骤S15：制作HEMT器件的栅电极，及HHMT器件的源电极和漏电极，及于缓冲层裸露部分上的金属电极。
进一步地，通过如下方式形成HEMT的栅电极，包括利用光刻版，于第二势垒层250上光刻定义电极凹槽，此处电极凹槽对应于栅电极的形成区域，以及金属电极图形。在一具体的实施例中，通过光刻工艺于缓冲层210上光刻定义呈插指结构的金属电极图形之后，通过例如是电子束蒸发工艺沉积第二金属电极层：随后，通过光刻胶剥离工艺去除附着于光刻胶层上的金属，保留于缓冲层裸露部分上的第二金属电极层形成为叉指换能器。本实施例中，第二金属电极层可选用为Ni/Pt/Au。本实施例中，HEMT器件为双沟道的GaN基HEMT器件，栅电极可选用T型栅极，提高器件击穿能力。叉指换能器的插指结构及其参数可根据具体滤波器设计而定，在此不做特别限定。
基于同质外延生长的外延结构制作GaN基异质结器件，以及利用含Al和N的缓冲层的压电效应，实现大功率电力应用的HEMT器件与滤波器单片集成，能够提升声表面波滤波器与场效应晶体管集成电路的工作效率和稳定性，易于实现电路的频段、带宽匹配，并且简化电路设计的复杂度。
接着，参阅图1及图2g，执行步骤S16：于缓冲层的背面形成无源元件，以及形成贯穿缓冲层的互连通孔310，位于缓冲层正面的器件通过互连通孔310与无源元件级联。
步骤S16处，执行背面工艺之前，于器件的正面键合临时衬底，沿石墨烯层120将生长基底10自缓冲层的背面剥离；较佳地，通过机械剥离方式将生长基底10剥离，显露出缓冲层210的表面，由于石墨烯层120仅通过范德华力与生长基底10结合，两者之间未形成共价键，因此容易剥离，无需通过ICP工艺对生长基底10进行刻蚀，避免了衬底刻蚀、研磨等工艺序列，剥离后的生长基底10也可以重复利用，大大降低了成本。
具体地，沿石墨烯层120将生长基底10自缓冲层的背面剥离之后，通过光刻工艺和干法刻蚀工艺于器件的外围形成通孔，其中所述干法刻蚀工艺包括，例如是ICP刻蚀工艺；于缓冲层的背面形成无源元件。如图2g所示，无源元件包括电阻330、电容320和电感等元件。一些实施例中，通过例如是溅射工艺、或电镀工艺于缓冲层的背面形成金属薄/厚膜，同时填充通孔形成互连通孔310；随后，通过诸如激光刻蚀或反应离子刻蚀工艺之类的图形化工艺制作薄膜无源元件。
基于上述技术方案，于缓冲层的背面制作无源元件，同时根据需要确定电性互连的位置，通过刻蚀缓冲层并沉积金属，贯穿AlN缓冲层形成互连通孔310，实现位于缓冲层正、背面的电连接，缓冲层可具有较薄的厚度，实现片上互连寄生最小化，提高频率性能。基于上述的单片集成结构能够实现射频前端模块中有源器件与无源器件的单片集成。
实施例二
请参见图3，本实施例提供一种GaN基器件单片集成结构的制备方法，包括以下步骤：
S21：提供一生长基底，于所述生长基底上依次生长外延结构，所述外延结构包括缓冲层、第一GaN沟道层、第一势垒层、第二GaN沟道层和第二势垒层；
S22：分区刻蚀所述外延结构，定义出显露第一势垒层和第二势垒层的有源器件区域，及显露缓冲层的无源器件区域；
S23：选择性刻蚀所述第一势垒层的裸露部分直至显露出所述第一GaN沟道层，基于所述第一GaN沟道层的裸露部分形成P型GaN外延层；
S24：形成自所述外延结构的表面延伸至所述缓冲层中的隔离沟槽结构，用于分隔相邻的器件；
S25：制作HEMT的源电极和漏电极，以及HHMT的栅电极，所述HEMT的源电极和漏电极分别于所述第二势垒层和所述第一势垒层处形成欧姆接触；
S26：制作HEMT的栅电极，HHMT的源电极和漏电极，以及于所述缓冲层的裸露部分上制作金属电极，所述HEMT的栅电极与所述第二势垒层形成肖特基接触，所述HHMT的源电极和漏电极于所述P型GaN外延层处形成欧姆接触；
S27：于所述缓冲层的背面形成无源元件，以及于器件的外围形成贯穿所述缓冲层的互连通孔，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联。
以下仅结合说明书附图4a~图4h，对本实施例不同于实施例一的有关所述GaN基器件的单片集成结构及制备方法进行具体说明。
可采用与先前实施例中所述的步骤S11基本相同的方式，执行本实施例中的步骤S21，在此不作赘述。
接着，参阅图3及图4a，执行步骤S22，分区刻蚀外延结构20，定义出显露第一势垒层和第二势垒层的有源器件区域，以及显露缓冲层的无源器件区域。
具体地，步骤S22处，通过依次执行光刻工艺和刻蚀工艺，图形化原位钝化层260；随后，基于原位钝化层的图形化区域，刻蚀外延结构20；重复上述步骤，于外延结构20中定义出显露缓冲层的无源器件区域，以及显露第二势垒层和第一势垒层的有源器件区域；其中，有源器件区域包括待制作逻辑电路和射频功率放大器件的区域。本实施例中，利用光刻版光刻定义出逻辑电路的对应区域，采用干法刻蚀工艺未覆盖有光刻胶层的区域进行刻蚀，依次去除SiN钝化层、第二势垒层250，第二GaN沟道层240直至显露出第一势垒层230，所述干法刻蚀工艺例如是，电感耦合等离子体刻蚀（ICP）工艺。
接着，参阅图3及图4b，执行步骤S23，选择性刻蚀第一势垒层的裸露部分直至显露出第一GaN沟道层220，基于第一GaN沟道层的裸露部分形成P型GaN外延层。
具体地，步骤S23处，选择性刻蚀第一势垒层的裸露部分的步骤，包括：于第一势垒层的裸露部分上光刻定义待形成GaN基P沟道器件的区域，采用干法刻蚀工艺部分去除第一势垒层230以显露出第一GaN沟道层220；其中，所述干法刻蚀工艺例如是ICP工艺。
一些实施例中，P型GaN外延层可通过外延生长GaN过程中原位掺杂来制备，例如是Mg离子掺杂。出于工艺可行性的考虑，通过P型GaN外延层可设置成至少两层的叠层结构，其中沿远离第一GaN沟道层的方向上GaN外延层中掺入P型杂质的掺杂浓度具有增加的趋势，实现高质量、高掺杂GaN层，由此降低P型欧姆接触电阻，保证Mg掺杂不会影响GaN沟道特性。在一具体的实施例中，形成P型GaN外延层的步骤，包括：自干法刻蚀后所得的第一沟道层裸露部分依次外延生长P型GaN过渡层281和P型GaN外延层282；其中，P型GaN外延层282中Mg的掺杂浓度大于P型GaN过渡层281中Mg的掺杂浓度。
例如，P型GaN过渡层281的厚度为10 nm-20nm, P型GaN过渡层281中Mg的掺杂浓度为1e18/cm3-5e18/cm3；P型GaN外延层282的厚度为20nm-50nm，P型GaN外延层282中Mg的掺杂浓度为1e19/cm3-5e19/cm3。
接着，参阅图3及图4c，执行步骤S24，形成自外延结构的表面延伸至缓冲层210中的隔离沟槽结构270，用于分隔相邻的器件。
本实施例中形成隔离沟槽结构270的步骤与实施例一中的步骤S13基本相同。如图4d所示，所得的隔离沟槽结构270可用于分隔构成逻辑电路的GaN基P沟道器件和N沟道器件（即，HEMT器件和HHMT器件）、以及功放电路中的高功率HEMT器件，降低串扰，抑制了GaN基集成电路中的器件、电路、功能模块之间电流信号和电压信号的影响。
接着，参阅图3及图4e，执行步骤S25，制作HEMT的源电极和漏电极，以及HHMT的栅电极，所述HEMT的源电极和漏电极分别于所述第二势垒层和所述第一势垒层处形成欧姆接触。
步骤S25处，如图4d所示，制作HEMT的源电极和漏电极的步骤之前，基于第一势垒层和第二势垒层的裸露部分形成N型高掺杂区231和251。
一些实施例中，形成N型高掺杂区231和251的步骤，包括于第一势垒层和第二势垒层的裸露部分上光刻定义HEMT源电极和漏电极的形成区域；以覆于外延结构之上的光刻胶层为注入阻挡层，通过例如是Si离子注入形成依次贯穿第二势垒层250、第二GaN沟道层240第一势垒层230而延伸至第一GaN沟道层中的N型高掺杂区251，以及贯穿第一势垒层230而延伸至第一GaN沟道层中的N型高掺杂区231。
进一步地，制作HHMT的栅电极的步骤之前，包括；利用光刻工艺和干法刻蚀工艺对P型GaN外延层282进行图形化以形成贯穿P型GaN外延层的凹槽，由此定义出HHMT的源区282s和漏区282d，外延结构的其他部分可采用SiN钝化层进行保护，通过使源区282s和漏区282d具有较高P型掺杂浓度，有利于形成欧姆接触电极，即降低HHMT的源、漏电极处的欧姆接触电阻。如图4e所示，单沟道的HEMT器件包括贯穿第一势垒层延伸至第一GaN沟道层中的N型高掺杂区231，双沟道的HEMT器件包括依次贯穿第二势垒层250、第二GaN沟道层240和第一势垒层230延伸至第一GaN沟道层的N型高掺杂区251。由于逻辑电路区域的HEMT器件和功放电路的HEMT器件中用于N型高掺杂区的注入深度不同，可分批执行N型离子注入，通过选取不同的注入能量来实现具有不同注入深度的N型高掺杂区231和251，通过引入N型高掺杂区231和251，有利于源电极S1、S2和漏电极D1、D2形成欧姆接触，降低器件的接触电阻，进而减小器件的导通电阻。
一具体的实施例中，制作HEMT的源电极和漏电极、以及HHMT的栅电极的步骤，包括，利用光刻版，依次执行光刻胶的旋涂、光刻、曝光、显影等系列工序定义电极凹槽，填充并覆盖所述电极凹槽，形成第一金属电极层；随后，通过例如是光刻胶剥离工艺去除附着于光刻胶层上的第一金属电极材料，由此形成位于第一势垒层230和第一势垒层250上的HEMT的源电极和漏电极，以及位于P型GaN外延层上的HHMT栅电极。在一示例中，通过电子束蒸发工艺沉积第一金属电极层；在保护气氛下，通过退火工艺使HEMT的源电极和漏电极于N型高掺杂区251的表面形成欧姆接触；其中退火工艺的温度为500℃~1000℃。本实施例中，第一金属电极层可选用为Ti/Al/Pt/Au。
如图4d~图4e所示，无关于执行N型离子注入的次序，形成N型高掺杂区231的步骤之前，包括去除覆于第一势垒层之上的原位钝化层260；可通过类似方式去除覆于第二势垒层之上的原位钝化层260。
接着，参阅图3及图4f，执行步骤S26：形成位于第一势垒层230和第二势垒层250上的HEMT的源电极和漏电极，及位于第一GaN沟道层上的HHMT的栅电极；以及形成HEMT的栅电极、HHMT的源电极和漏电极，以及形成位于缓冲层210上的叉指换能器。
步骤S26处，通过如下方式形成HEMT的栅电极G2和G3、HHMT的源电极S2、S3和漏电极D2、D3以及位于缓冲层210上的叉指换能器IDT：利用光刻版，光刻定义电极凹槽，此处电极凹槽对应于HHMT器件的源区和漏区、HEMT栅电极的形成区域，以及金属电极图形；随后，可采用与步骤S15基本相同的方式，形成第二金属电极层、金属剥离，以及欧姆接触。本实施例中，第二金属电极层可选用为Ti/Al/Pt/Au。
基于同质外延生长的外延结构制作GaN基异质结器件、通过接续地外延生长材料层，能够实现GaN基逻辑控制电路与微波射频功率放大器的单片集成，同时利用AlN缓冲层的压电效应，实现大功率电力应用的HEMT器件与滤波器单片集成，提供了一种单片晶圆制备多种电路的可行方案。
接着，参阅图3及图4g，执行步骤S27：于所述缓冲层的背面形成无源元件，以及于器件的外围形成贯穿所述缓冲层的互连通孔310，位于缓冲层正面的器件通过所述互连通孔310与所述无源元件级联。
本实施例中，可采用与步骤S16基本相同的方式，执行步骤S27，有关元器件的制备工艺、材质及其结构，在此不做赘述。
在一具体的实施例中，如图4g所示，形成无源元件的步骤之后，包括：形成背面金属互连层，用于使无源元件电连接；相应地，形成GaN基器件的步骤之后，包括：于器件的正面形成电极引出端以及正面金属互连层，根据所需的芯片性能将器件的电极引出端通过正面金属互连层电性互连，避免通过引线键合的封装方式将分立器件与其他芯片形成电连接，使互连寄生效应最小化，而且降低芯片面积。经由互连通孔310实现缓冲层正面与背面的元器件电性互连，最小化寄生电感，同时能够充分利用芯片的背面面积，总体芯片尺寸进一步缩减。在微波单片集成电路（MMIC）应用中，器件亦可通过互连通孔310或类似设置接地，进而改善器件的频率特性。
请参见图4h，步骤S27之后，还包括覆盖无源元件和缓冲层的背面形成介质钝化层30，用于无源元件的钝化保护；随后，将介质钝化层30远离器件正面的一侧键合于衬底层40上。衬底层40可选用本领域技术人员常规使用的衬底或基板，在此不做特别限定。
本实施例还提供一种GaN基器件的单片集成结构，优选地采用前述的GaN基器件单片集成结构的制备方法进行制作。
请参阅图5，GaN基器件的单片集成结构包括外延结构20、介质钝化层30和衬底层40，外延结构包括自下而上依次堆叠的缓冲层210、第一GaN沟道层220、第一势垒层230、第二GaN沟道层240和第二势垒层250，其中缓冲层210选用含Al和N的压电材料，缓冲层210与第一GaN沟道层220之间的异质结界面处存在极化效应产生的二维空穴气（图5中双点划线标示出），第一GaN沟道层220与第一势垒层230之间、及第二GaN沟道层240与第二势垒层250之间的异质结界面处存在极化效应产生的二维电子气（图5中虚线标示出）。
如图5所示，单片集成结构包括分隔的逻辑器件区域Log、射频功率放大器区域PA以及滤波器FL，有源器件包括HEMT器件和HHMT器件，外延结构20设置有自其表面延伸至缓冲层210中的隔离沟槽结构270以用于分隔相邻的器件。一些实施例中，第一GaN沟道层220的厚度为50 nm-200nm；为了制备大功率器件，单片集成结构包括构成异质结的第二GaN沟道层240与第二势垒层250，其中第二GaN沟道层240的厚度为20nm-100nm；HEMT器件包括单沟道的HEMT器件和双沟道的HEMT器件。
射频功率放大器区域PA的HEMT器件可以设置成双沟道的HEMT器件，包括位于第二势垒层250上的源电极S1、漏电极D1以及栅电极G1。如图5所示，一些实施例中，双沟道的HEMT器件包括自第二势垒层250贯穿而延伸至第一GaN沟道层220中的N型高掺杂区251，由于功放电路中配置双沟道的HEMT器件，其拥有第二GaN沟道层/第二势垒层之间的极化结，通过引入N型高掺杂区251，实现双沟道并联，增强大功率应用的总电流密度。一示例中，双沟道的GaN基HEMT器件包括位于所述第二势垒层上的T型栅电极。
本实施例中，逻辑器件区域Log包括用于配置GaN基互补型逻辑电路的HEMT器件和HHMT器件，位于逻辑电路区域Log，HEMT器件与HHMT器件之间通过隔离沟槽结构270分隔；其中，HEMT器件包括位于第一势垒层230上的源电极S2、漏电极D2以及栅电极G2。
进一步地，如图5所示，HHMT器件包括于第一GaN沟道层220上依次叠置的P型GaN过渡层281、源区和漏区，P型GaN过渡层、源区和漏区均可采用Mg离子注入，其中P型GaN过渡层中Mg的掺杂浓度大于源区和漏区任一者中Mg的掺杂浓度，源区与所述HHMT的源电极S3形成欧姆接触，漏区与所述HHMT的漏电极D3形成欧姆接触，P型GaN过渡层281与HHMT的栅电极G3形成肖特基接触，由此降低欧姆接触电阻而且保证Mg掺杂不会影响沟道特性。类似地，HEMT器件包括贯穿第一势垒层230延伸至第一GaN沟道层220的N型高掺杂区231，有利于源电极S2和漏电极D2于第一势垒层230处形成欧姆接触。
无源器件包括作为压电衬底的缓冲层210和金属电极。一些实施例中，位于缓冲层210上的金属电极设置成叉指换能器IDT。可以根据滤波器所需的频率特性适当地确定缓冲层210及金属电极的厚度，在此不做特别限定。本实施例中，缓冲层210可选用AlN缓冲层，或者AlScN缓冲层，其厚度为200nm-1μm。当缓冲层210选用为AlN缓冲层时，AlN材料本身的热导率较高，提升芯片整体的散热能力，特别是在器件处于大功率工作条件下促进热量的及时疏散，有利于改善器件的性能以及可靠性。当缓冲层210选用为AlScN缓冲层时，掺Sc的AlN缓冲层具有提高的压电系数，优化滤波器件的灵敏度和线性度。
一些实施例中，第一势垒层230和第二势垒层250的材质选自AlN、 AlScN、AlGaN、InAlN中的一种，考虑到异质结界面的极化效应以及降低晶格失配，第一势垒层230和第二势垒层250的厚度分别为5nm-10nm。当选用第一势垒层230和/或第二势垒层250的材质选自AlN时，AlN势垒层不超过5nm。
GaN基器件的单片集成结构包括无源元件C，位于缓冲层210的背面，贯穿缓冲层210设置有互连通孔310，位于缓冲层正面的器件通过所述互连通孔310与无源元件C级联，其中无源元件C包括例如是电容320、电阻330、电感或类似元件，覆盖无源元件C和缓冲层的背面设置有介质钝化层30。
基于上述的单片集成结构能够制作逻辑电路与模拟射频电路的单片集成芯片，有望实现高性能、小型化的微波单片集成电路，通过于缓冲层的背面提供无源元件，正面器件与无源元件通过互连通孔310级联，充分利用芯片的背面面积，减小电路寄生参数。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种GaN基器件的单片集成结构，其特征在于，包括：
外延结构，所述外延结构包括自下而上依次堆叠的缓冲层、第一GaN沟道层、第一势垒层、第二GaN沟道层和第二势垒层，其中所述缓冲层选用含Al和N的压电材料，所述第一GaN沟道层与所述第一势垒层之间、及所述第二GaN沟道层与所述第二势垒层之间的异质结界面处存在二维电子气，所述缓冲层与所述第一GaN沟道层之间的异质结界面处存在二维空穴气；
滤波器，包括作为压电衬底的缓冲层以及位于所述缓冲层上的金属电极，所述金属电极设置成具有插指结构的叉指换能器；
隔离沟槽结构，设置成自所述外延结构的表面延伸至所述缓冲层中，用于分隔相邻的器件；
HEMT的源电极、漏电极以及栅电极，HEMT器件包括单沟道的HEMT器件和双沟道的HEMT器件，所述单沟道的HEMT器件包括于所述第一势垒层处形成欧姆接触的源电极和漏电极，所述双沟道的HEMT器件包括于所述第二势垒层处形成欧姆接触的源电极和漏电极；
HHMT的源电极、漏电极以及栅电极，其中所述单沟道的HEMT器件和HHMT器件用于配置GaN基逻辑电路，所述HHMT器件包括于所述第一GaN沟道层上依次叠置的P型GaN过渡层、源区和漏区，所述源区与所述HHMT的源电极、所述漏区与所述HHMT的漏电极形成欧姆接触，所述P型GaN过渡层与所述HHMT的栅电极形成肖特基接触；
无源元件，位于所述缓冲层的背面，贯穿所述缓冲层设置有互连通孔，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联；
介质钝化层，覆盖所述无源元件以及所述缓冲层的背面。
2.根据权利要求1所述的GaN基器件的单片集成结构，其特征在于：所述第一势垒层和所述第二势垒层的材质选自AlN、 AlScN、AlGaN、InAlN中的一种，所述第一势垒层和所述第二势垒层的厚度分别为5nm-10nm。
3.根据权利要求1所述的GaN基器件的单片集成结构，其特征在于：所述缓冲层选用为AlN缓冲层或AlScN缓冲层，所述缓冲层的厚度为200nm-1μm。
4.根据权利要求1所述的GaN基器件的单片集成结构，其特征在于：所述HEMT器件包括贯穿所述第一势垒层延伸至所述第一GaN沟道层中的N型高掺杂区，所述HEMT的源电极和漏电极于所述第一势垒层处形成欧姆接触。
5.根据权利要求1所述的GaN基器件的单片集成结构，其特征在于：所述第一GaN沟道层的厚度为50nm-200nm；和/或，所述双沟道的HEMT器件包括位于所述第二势垒层上的T型栅电极。
6.一种GaN基器件单片集成结构的制备方法，其特征在于，包括以下步骤：
提供一生长基底，于所述生长基底上依次生长外延结构，所述外延结构包括缓冲层、第一GaN沟道层、第一势垒层、第二GaN沟道层和第二势垒层；
分区刻蚀所述外延结构，定义出显露缓冲层的无源器件区域，以及显露第一势垒层和第二势垒层的有源器件区域，其中所述第一势垒层的裸露部分定义出逻辑电路区域；
选择性刻蚀所述第一势垒层的裸露部分直至显露出所述第一GaN沟道层，自所述第一GaN沟道层的裸露部分依次生长P型GaN过渡层和P型GaN外延层；
形成自所述外延结构的表面延伸至所述缓冲层中的隔离沟槽结构，用于分隔相邻的器件；
对所述P型GaN外延层进行图形化以形成贯穿P型GaN外延层的凹槽，由此定义出HHMT的源区和漏区；
制作HEMT的源电极和漏电极，以及HHMT的栅电极，所述HEMT的源电极和漏电极于所述第二势垒层和所述第一势垒层处形成欧姆接触，单沟道的HEMT器件包括于所述第一势垒层处形成欧姆接触的源电极和漏电极，双沟道的HEMT器件包括于所述第二势垒层处形成欧姆接触的源电极和漏电极；
制作HEMT的栅电极，HHMT的源电极和漏电极，以及于所述缓冲层的裸露部分上制作金属电极，所述HEMT的栅电极于所述第二势垒层处形成肖特基接触，所述HHMT的源电极与所述源区、所述HHMT的漏电极与所述漏区形成欧姆接触，所述金属电极具有插指结构；
于所述缓冲层的背面形成无源元件，以及于器件的外围形成贯穿所述缓冲层的互连通孔，位于缓冲层正面的器件通过所述互连通孔与所述无源元件级联。
7.根据权利要求6所述的GaN基器件单片集成结构的制备方法，其特征在于：所述缓冲层选用为AlN缓冲层或AlScN缓冲层，所述缓冲层的厚度为200nm-1μm；和/或，所述第一GaN沟道层的厚度为50nm -200nm。
8.根据权利要求6所述的GaN基器件单片集成结构的制备方法，其特征在于，外延生长所述第二势垒层的步骤之后，包括：于所述第二势垒层生长原位钝化层；对所述原位钝化层进行多次图形化；基于所述原位钝化层的图形化区域，分区刻蚀所述外延结构，定义出显露缓冲层的无源器件区域，以及显露第二势垒层的有源器件区域。
9.根据权利要求8所述的GaN基器件单片集成结构的制备方法，其特征在于，分区刻蚀所述外延结构的步骤，还包括：基于所述原位钝化层的图形化区域，依次刻蚀所述第二势垒层和所述第二GaN沟道层，直至显露所述第一势垒层。
10.根据权利要求9所述的GaN基器件单片集成结构的制备方法，其特征在于，形成HHMT器件的步骤，还包括：自所述第一GaN沟道层的裸露部分依次外延生长掺Mg的P型GaN过渡层和掺Mg的P型GaN外延层，其中所述P型GaN外延层中Mg的掺杂浓度大于所述P型GaN过渡层中Mg的掺杂浓度。
11.根据权利要求10所述的GaN基器件单片集成结构的制备方法，其特征在于：通过光刻工艺定义电极凹槽；填充所述电极凹槽，制作与所述HHMT器件的源区形成欧姆接触的源电极、与所述HHMT器件的漏区形成欧姆接触的漏电极、位于所述第一势垒层和所述第二势垒层上的HEMT的栅电极，以及具有插指结构的金属电极。
12.根据权利要求9所述的GaN基器件单片集成结构的制备方法，其特征在于，于所述HEMT的源电极和漏电极处形成欧姆接触的步骤，包括：于所述第一势垒层和所述第二势垒层的裸露部分执行光刻工艺和离子注入工艺，分别形成自所述第一势垒层及自所述第二势垒层贯穿而延伸至所述第一GaN沟道层中的N型高掺杂区；于形成所述HEMT的源电极和漏电极之后，通过退火工艺使所述HEMT的源电极和漏电极于所述第一势垒层和所述第二势垒层处形成欧姆接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410138776.3A CN117690925B (zh) | 2024-02-01 | 2024-02-01 | GaN基器件的单片集成结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410138776.3A CN117690925B (zh) | 2024-02-01 | 2024-02-01 | GaN基器件的单片集成结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117690925A CN117690925A (zh) | 2024-03-12 |
| CN117690925B true CN117690925B (zh) | 2024-05-14 |
Family
ID=90135644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410138776.3A Active CN117690925B (zh) | 2024-02-01 | 2024-02-01 | GaN基器件的单片集成结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117690925B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208722A (ja) * | 1999-01-14 | 2000-07-28 | Sony Corp | 半導体装置およびその製造方法 |
| CN1757161A (zh) * | 2003-03-03 | 2006-04-05 | 克里公司 | 基于氮化物的集成声波器件及其制造方法 |
| CN104795354A (zh) * | 2014-01-17 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 一种芯片的集成方法 |
| CN110419102A (zh) * | 2017-01-12 | 2019-11-05 | 阿库斯蒂斯有限公司 | 配置有单晶滤声器器件的整体单片集成式射频前端模块 |
| CN112599523A (zh) * | 2019-10-01 | 2021-04-02 | 台湾积体电路制造股份有限公司 | 集成晶体管器件及形成其的方法 |
| WO2024007443A1 (zh) * | 2022-07-07 | 2024-01-11 | 广东中科半导体微纳制造技术研究院 | 具有多阈值电压的GaN基HEMT结构、其制备方法及应用 |
-
2024
- 2024-02-01 CN CN202410138776.3A patent/CN117690925B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208722A (ja) * | 1999-01-14 | 2000-07-28 | Sony Corp | 半導体装置およびその製造方法 |
| CN1757161A (zh) * | 2003-03-03 | 2006-04-05 | 克里公司 | 基于氮化物的集成声波器件及其制造方法 |
| CN104795354A (zh) * | 2014-01-17 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 一种芯片的集成方法 |
| CN110419102A (zh) * | 2017-01-12 | 2019-11-05 | 阿库斯蒂斯有限公司 | 配置有单晶滤声器器件的整体单片集成式射频前端模块 |
| CN112599523A (zh) * | 2019-10-01 | 2021-04-02 | 台湾积体电路制造股份有限公司 | 集成晶体管器件及形成其的方法 |
| WO2024007443A1 (zh) * | 2022-07-07 | 2024-01-11 | 广东中科半导体微纳制造技术研究院 | 具有多阈值电压的GaN基HEMT结构、其制备方法及应用 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117690925A (zh) | 2024-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106169470B (zh) | 具有形成于空腔之上的导电特征的装置及其对应的方法 | |
| US7898047B2 (en) | Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices | |
| US8502235B2 (en) | Integrated nitride and silicon carbide-based devices | |
| KR100710775B1 (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| US9064928B2 (en) | Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates | |
| TW200409304A (en) | Hetero-integration of semiconductor materials on silicon | |
| KR20060048209A (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| WO2022116395A1 (zh) | 一种无源空腔型单晶FBAR与有源GaN HEMT的单片异质异构集成结构 | |
| US20050127393A1 (en) | Semiconductor device and manufacturing method of the same | |
| CN112236844A (zh) | 硅上氮化镓器件中的寄生电容降低 | |
| CN110556301A (zh) | 半导体器件及其制造方法 | |
| CN117690925B (zh) | GaN基器件的单片集成结构及其制备方法 | |
| CN113035783A (zh) | 石墨烯器件与GaN器件异质集成结构及制备方法 | |
| JP2005340549A (ja) | 半導体装置およびその製造方法 | |
| CN111354640B (zh) | 一种半导体器件及其制备方法 | |
| CN111223824B (zh) | 半导体装置及其形成方法 | |
| CN116093154A (zh) | 半导体结构及其制造方法 | |
| CN116635995A (zh) | 半导体器件及其制备方法、电子设备 | |
| CN112802802A (zh) | 基于su-8光阻胶的半导体功率器件及其制备方法和包括其的功率模块 | |
| CN114883192A (zh) | 绝缘衬底上硅与iii-v族器件的单片异质集成结构及制备方法 | |
| JPH11214630A (ja) | 半導体装置の製造方法と半導体装置 | |
| JP2004186537A (ja) | スイッチ回路装置および化合物半導体装置の製造方法 | |
| JP2004134433A (ja) | スイッチ回路装置および化合物半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |