JP2004134433A - スイッチ回路装置および化合物半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート金属層の膜厚が６０００Å以上あり、ゲート金属層蒸着後のリフトオフ工程において、レジスト除去液が入り込む狭い隙間の距離が長く、リフトオフ後に、ゲート電極と、レジスト上のゲート金属層が切断されない問題があった。ゲート電極とゲート金属層を切断するには強い超音波で引きちぎることになり、ゲート電極にバリが発生しリーク電流の原因となってしまう。
【解決手段】ゲート金属層を３０００Å以下にする。これにより、レジスト除去液が染み込みやすく、リフトオフが容易となる。強い超音波で、ゲート金属層とゲート電極との接続部分を引きちぎることもないので、バリの発生も防止できる。
【選択図】図５
【解決手段】ゲート金属層を３０００Å以下にする。これにより、レジスト除去液が染み込みやすく、リフトオフが容易となる。強い超音波で、ゲート金属層とゲート電極との接続部分を引きちぎることもないので、バリの発生も防止できる。
【選択図】図５
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチ回路装置および化合物半導体装置の製造方法に係り、特にＦＥＴのゲート電極を工夫することにより、生産性および品質を向上させ、更にコストを削減できるスイッチ回路装置および化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図８（Ａ）は、ＧａＡｓ ＦＥＴの概略を示す断面図である。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００５】
図８（Ｂ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００６】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００７】
図９〜図１２を参照して、かかる化合物半導体スイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子用の各電極パッドはすべて同様の構造である。
【０００８】
図９に示す如く、ノンドープのＧａＡｓ基板５１上にバッファ層４１と一導電型エピタキシャル層４２を積層して、その後全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。一導電型エピタキシャル層４２による動作層５２に隣接したｎ＋型のソースおよびドレイン領域５６、５７を設けてＦＥＴのチャネル領域４４を形成し、同時に予定のパッド領域下および予定の配線層下にアイソレーション確保のための高濃度領域６０、６１を形成する。図１０では１組のソース、ドレイン領域５６、５７および動作層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数隣接してＦＥＴのチャネル領域４４を形成している。
【０００９】
更に、基板表面はｎ型エピタキシャル層であるので、チャネル領域４４を他の領域と分離する必要があり、チャネル領域４４以外の基板表面は後の工程で不純物がイオン注入された絶縁化層４５が設けられる。その後、アニール用のシリコン窒化膜を堆積し、絶縁化層４５を活性化させるためのアニールを行う。
【００１０】
次に、図１０に示す如く、レジスト６３のマスクによりソース領域５６およびドレイン領域５７上の窒化膜５３を除去し、前記ソース領域５６およびドレイン領域５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソース電極６５および第１ドレイン電極６６を形成する。
【００１１】
図１１には、ゲート電極９１、第１電極パッド９３および配線層９２を形成する工程を示す。まず図１１（Ａ）では、予定のゲート電極９１、電極パッド９３および配線層９２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極９１、電極パッド９３および配線層９２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極９１分の動作層５２を露出し、予定の配線層６２および予定の電極パッド９３部分のＧａＡｓを露出する。その後、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層９０となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。
【００１２】
その後リフトオフにより、レジストを除去し、図１１（Ｂ）の如く、ゲート電極９１、第１電極パッド９３および配線層９２を形成する。
【００１３】
更に、図１２（Ａ）（Ｂ）の如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１電極パッド９３上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成する。
【００１４】
なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される。
【００１５】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００１６】
【発明が解決しようとする課題】
図１３に、上記スイッチ回路装置のＦＥＴ断面図を示す。図１３（Ａ）は、図９から図１２に示したソース電極７５、ドレイン電極７６、ゲート電極９１からなる１組のＦＥＴ断面図であり、図１３（Ｂ）はゲート電極９１形成工程におけるゲート電極９１部分の拡大図である。
【００１７】
フォトリソグラフィプロセスにより、予定のゲート電極９１上のレジスト６７が除去され、ゲート金属層９０を蒸着して、ゲート電極９１が形成される。レジスト６７上にゲート金属層９０が残り、リフトオフ工程によりレジスト６７と共に除去される。
【００１８】
従来、ゲート電極９１を形成するゲート金属層９０は、主にゲート抵抗を低減するため、その膜厚を厚く設けていた。例えば図１３の従来構造においては、Ｔｉ４００／Ｐｔ８００Å／Ａｕ５０００Åを蒸着して総膜厚が６２００Åとなっている。
【００１９】
このように、ゲート金属層９０の膜厚が厚いと、図１３（Ｂ）の如く、レジスト６７を除去するためのレジスト除去液が入り込む狭い隙間の距離ｄ１が長く、レジスト除去液が入りにくい。従って、リフトオフ工程において、レジスト除去液を染み込ませるのに長い時間を必要とする。又、リフトオフ工程において、超音波のパワーを大きく上げる必要が有り、その分多くのエネルギーを消費する。さらにレジストの角の形状が少し丸くなると、ウエファ上にゲート電極として残るべき金属９１と、リフトオフにより除去されるべきレジスト上の金属９０とが接続状態になり、非常にリフトオフしにくい。その際は、強い超音波でその接続を引きちぎる方法を採るが、その結果、引きちぎった後にウエファ上に残るゲート電極９１の端の形状はバリとなって、ゲートーソース間やゲートードレイン間で電気的リークを起こしやすく、生産上の歩留低下や、信頼性上の問題を引き起こす原因となっていた。
【００２０】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、基板表面に設けたチャネル領域にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子用電極パッドと、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子用電極パッドと、前記ＦＥＴにＤＣ電位を印加する端子用電極パッドとからなるスイッチ回路装置において、前記ゲート電極を形成するゲート金属層の膜厚を３０００Å以下にすることにより解決するものである。
【００２１】
また、前記ゲート金属層は、蒸着金属層であることを特徴とするものである。
【００２２】
また、前記ＦＥＴは化合物半導体ＦＥＴであることを特徴とするものである。
【００２３】
第２に、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、前記ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上に、膜厚が３０００Å以下のゲート金属層を設けてゲート電極および第１電極パッドを形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することにより解決するものである。
【００２４】
また、前記ゲート金属層は蒸着により形成することを特徴とするものである。
【００２５】
また、前記ゲート金属層はリフトオフにより形成することを特徴とするものである。
【００２６】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図７を参照して説明する。
【００２７】
図１は、本発明の化合物半導体装置を示す平面図である。尚、図１の回路図は、図８（Ｂ）に示す回路図と同様であるので、説明は省略する。
【００２８】
図１に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１では、パッド金属層と重なるために図示されていない。
【００２９】
各パッド電極および配線層が隣接する部分では、パッド電極及び配線層の下全面または周辺部に不純物領域６０、６１が設けられる。不純物領域６０、６１は、パッド電極または配線層の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【００３０】
図１で、一点鎖線で囲まれる長方形状の領域が、１つのＦＥＴの基板４０に形成されるチャネル領域４４である。下側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が出力端子ＯＵＴ１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９がチャネル領域４４上に櫛歯形状に配置されている。
【００３１】
図２には、図１のスイッチ回路装置のＦＥＴの一部の断面図を示す。図２（Ａ）はソース電極７５、ドレイン電極７６、ゲート電極６９を有する１組のＦＥＴの断面図であり、図２（Ｂ）はゲート電極６９部分の拡大断面図である。
【００３２】
図２（Ａ）の如く、基板４０にはｎ型エピタキシャル層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００３３】
ここで、ゲート長Ｌｇは図に示すように、ソース領域５６とドレイン領域５７間のチャネル領域４４（動作層５２）にあるゲート電極の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１に示すように、ソース領域およびドレイン領域に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の長さ（櫛歯の総和）をいい、この場合６００μｍである。
【００３４】
また、図２（Ｂ）の如く、ゲート電極６９は、最下層から、Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、ゲート金属層６８とゲート電極６９の厚みは実質同一である。
【００３５】
本発明の特徴は、この図の如く、ゲート金属層６８の総膜厚を３０００Å以下に設けることにある。本実施形態におけるゲート金属層６８は、例えば、Ｔｉ４００／Ｐｔ８００Å／Ａｕ８００Åを順次蒸着したものであり、総膜厚は２０００Åとなっている。
【００３６】
このように、従来は６０００Åを超える膜厚であったゲート金属層を２０００Åにすることにより、ゲート電極６９のバリの発生を防止できる。例えば、ゲート金属層６８蒸着後のリフトオフ工程において、レジスト６７の角の形状が多少丸くなっていても、ゲート電極６９となるべき金属とレジスト６７上のゲート金属層６８とが接続したままとならないため、強い超音波によって引きちぎる必要がなくなるためである。
【００３７】
つまり、ゲート−ソース間およびゲート−ドレイン間で電気的リークを起こすことがなくなるので、歩留まり、信頼性が共に大きく向上する。また、ゲート金属層６８の膜厚を薄くすることにより、Ａｕなどの材料費を削減できる利点を有する。
【００３８】
スイッチ回路装置に使用するＦＥＴはゲート電極６９とコントロール端子パッドとの間に抵抗１０ＫΩが接続されるため、ゲート電極６９の抵抗は大きくて良く、ゲート金属層６８を薄くしても問題は無い。
【００３９】
図３から図７に、本発明の化合物半導体装置の製造方法を説明する。
【００４０】
本発明は、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、動作層上に、総膜厚が３０００Å以下のゲート金属層を設け、ゲート電極および第１電極パッドを形成する工程と、第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とから構成される。
【００４１】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、上記のスイッチ回路装置を製造する場合、共通入力端子、第１および第２制御端子、第１および第２出力端子用の各電極パッドはすべて同様に形成される。
【００４２】
本発明の第１の工程は、図３に示す如く、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成することにある。
【００４３】
まず、図３（Ａ）の如く、ＧａＡｓ等で形成されるノンドープの化合物半導体基板４０上に、リークを抑えるためのバッファ層４１を６０００Å程度設ける。このバッファ層４１はノンドープまたは不純物の導入されたエピタキシャル層である。その上にｎ型エピタキシャル層４２（２×１０１７ｃｍ−３、１１００Å）を成長させる。その後全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。
【００４４】
全面にレジスト層５４を設け、予定のソース領域５６、ドレイン領域５７、予定の配線層６２およびパッド領域７０上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５４をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線層６２および電極パッド７０の下のｎ型エピタキシャル層４２表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定のパッド領域７０および配線層６２の下のｎ型エピタキシャル層４２表面に、アイソレーション確保のための高濃度領域６０、６１を形成する。
【００４５】
ソース領域５６およびドレイン領域５７は、ｎ型エピタキシャル層４２による動作層５２に隣接して設けられる。ソース領域５６およびドレイン領域５７、動作層５２をチャネル領域４４と称する。図４では１組のソース、ドレイン領域５６、５７および動作層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数隣接してＦＥＴのチャネル領域４４を形成している。
【００４６】
次に、図３（Ｂ）の如く、前記チャネル領域４４および前記高濃度領域６０、６１を除く全面に絶縁化層４５を形成する。基板表面はｎ型エピタキシャル層であるので、チャネル領域４４を他の領域と分離する必要がある。つまり、全面に新たなレジスト層５８を設け、ＦＥＴのチャネル領域４４および配線層下、電極パッド下の高濃度領域６０、６１を除く部分のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてＧａＡｓ表面に、ドーズ量１×１０１３ｃｍ−２、加速電圧１００ＫｅＶ程度で不純物（Ｂ＋またはＨ＋）のイオン注入を行う。その後、レジスト層５８を除去して活性化アニールを行う。これにより、ソースおよびドレイン領域５６、５７と高濃度領域６０、６１は活性化され、チャネル領域４４および高濃度領域６０、６１を分離する絶縁化層４５が形成される。
【００４７】
この絶縁化層４５は、電気的に完全な絶縁層ではなく耐圧は有限である。つまり、この上に電極パッドまたは配線層を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極または配線層まで到達するとそこで高周波信号の漏れを発生することが考えられる。しかし、電極パッド７０および配線層６２の下のＧａＡｓ表面に、ｎ＋型の高濃度領域６０、６１を設けることにより、配線層６２および電極パッド７０と絶縁化層４５は分離され、絶縁化層４５への空乏層が伸びないので、隣接する電極パッド７０、配線層６２はお互いの離間距離を大幅に近接して設けることが可能となる。
【００４８】
本発明の第２の工程は、図４に示す如く、前記ソース領域５６およびドレイン領域５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソース電極６５および第１ドレイン電極６６を形成することにある。
【００４９】
まず、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるシリコン窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００５０】
本発明の第３の工程は、図５から図６に示す如く、動作層５２上に、膜厚が３０００Å以下のゲート金属層６８を設けてゲート電極６９および第１電極パッド７０を形成することにある。
【００５１】
本工程は、本発明の特徴となる工程である。まず、図５（Ａ）では、予定のゲート電極６９、電極パッド７０および配線層６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線層６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線層６２および予定の電極パッド７０部分のＧａＡｓを露出する。
【００５２】
予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００５３】
図５（Ｂ）では、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線層６２および第１電極パッド７０を形成する。
【００５４】
図５（Ｃ）には、図５（Ｂ）のゲート電極６９部分の拡大図を示す。窒化膜５３が除去されＧａＡｓの動作領域５２が露出した部分に、ゲート金属層６８として、Ｔｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。このとき、ゲート金属層６８の総膜厚が３０００Å以下となるように、例えば２０００Å（Ｔｉ４００／Ｐｔ８００Å／Ａｕ８００Å）と薄く蒸着する。尚、ここでゲート金属層６８の膜厚とゲート電極６９の高さは実質同一である。
【００５５】
このように、ゲート金属層６８の蒸着膜厚を薄くすると、当然ゲート電極６９もその厚みが薄くなる。これにより、レジスト６７を除去するためのレジスト除去液が入り込む狭い隙間の距離ｄ２が従来の狭い隙間の距離ｄ１（図１３（Ｂ）参照）と比較して短くなり、レジスト除去液が入りやすくなる。従って、リフトオフ工程において、レジスト除去液を染み込ませるのに必要な時間を大幅に短縮できる。
【００５６】
又、リフトオフ工程において、従来のゲート金属層９０（ゲート電極９１）の場合と比較して超音波は小さいパワーで良い。従来のように長い隙間（ｄ１）にレジスト除去液を染み込ませてリフトオフさせる場合、ゲート電極９１下部付近にわずかに露出したレジスト表面に達するレジスト除去液の量はスムースにリフトオフするには十分とはいえない。すなわち十分でないレジスト除去液でレジストを剥がすには、わずかに剥がれ始めたレジストを、最終的に強い超音波のパワーで機械的に剥がすことが必要となる。一方、本発明の実施形態においては、隙間の距離ｄ２が短く、レジスト除去液が入り込みやすいため、小さいパワーの超音波で剥がすことが可能となり、その分エネルギーの消費は少ない利点がある。
【００５７】
さらにレジスト６７の角の形状が少し丸くなっても、ウエファ上にゲート電極６９として残るべき金属と、リフトオフにより除去されるべきレジスト６７上のゲート金属層６８とは接続状態にならない。従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極６９の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００５８】
その後リフトオフにより、レジスト６７が除去され、図６の如く、ゲート電極６９、第１電極パッド７０および配線層６２が形成される。
【００５９】
本発明の第４の工程は、図７に示す如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成することにある。
【００６０】
図７（Ａ）では、第１ソース電極６５および第１ドレイン電極６６と第１電極パッド７０上のパッシベーション膜７２にコンタクト孔を形成する。
【００６１】
ゲート電極６９、配線層６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される。
【００６２】
図７（Ｂ）では、第１ソース電極６５および第１ドレイン電極６６と第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７を形成する。
【００６３】
基板４０全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残され、図７（Ｃ）に示す最終構造を得る。
【００６４】
以上、エピタキシャル層によるチャネル領域４４を有するＦＥＴを例に説明したが、ノンドープのＧａＡｓ基板に、イオン注入によりチャネル領域４４を形成しても良い。この場合、絶縁化層４５は不要である。
【００６５】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００６６】
第１に、ゲート金属層６８を薄くすることにより、ゲート電極６９厚みも薄くなるので、ゲート電極６９形成のリフトオフ工程において、レジスト除去液が入り込む狭い隙間の距離が短く、レジスト除去液が入りやすくなる。従って、リフトオフ工程におけるレジスト除去液を染み込ませるのに必要な時間を大幅に短縮できる。
【００６７】
第２に、リフトオフ工程において、超音波は小さいパワーで良く、その分エネルギーの消費が少なくなる。
【００６８】
第３に、レジスト６７の角の形状が少し丸くなっても、ウエファ上にゲート電極６９として残るべき金属と、リフトオフにより除去されるべきレジスト６７上のゲート金属層６８とは接続状態にならない。従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極６９の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための断面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【符号の説明】
４０ ＧａＡｓ基板
４１ バッファ層
４２ Ｎ型エピタキシャル層
４４ チャネル領域
４５ 絶縁化層
５２ 動作層
５３ 窒化膜
５４ レジスト
５６ ソース領域
５７ ドレイン領域
５８ レジスト
６０ 高濃度領域
６１ 高濃度領域
６２ 配線層
６３ レジスト
６４ オーミック金属層
６５ 第１ソース電極
６６ 第１ドレイン電極
６７ レジスト
６８ ゲート金属層
６９ ゲート電極
７０ 第１パッド電極
７１ レジスト
７２ 窒化膜
７４ パッド金属層
７５ 第２ソース電極
７６ 第２ドレイン電極
７７ 第２電極パッド
【発明の属する技術分野】
本発明は、スイッチ回路装置および化合物半導体装置の製造方法に係り、特にＦＥＴのゲート電極を工夫することにより、生産性および品質を向上させ、更にコストを削減できるスイッチ回路装置および化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図８（Ａ）は、ＧａＡｓ ＦＥＴの概略を示す断面図である。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００５】
図８（Ｂ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００６】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００７】
図９〜図１２を参照して、かかる化合物半導体スイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子用の各電極パッドはすべて同様の構造である。
【０００８】
図９に示す如く、ノンドープのＧａＡｓ基板５１上にバッファ層４１と一導電型エピタキシャル層４２を積層して、その後全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。一導電型エピタキシャル層４２による動作層５２に隣接したｎ＋型のソースおよびドレイン領域５６、５７を設けてＦＥＴのチャネル領域４４を形成し、同時に予定のパッド領域下および予定の配線層下にアイソレーション確保のための高濃度領域６０、６１を形成する。図１０では１組のソース、ドレイン領域５６、５７および動作層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数隣接してＦＥＴのチャネル領域４４を形成している。
【０００９】
更に、基板表面はｎ型エピタキシャル層であるので、チャネル領域４４を他の領域と分離する必要があり、チャネル領域４４以外の基板表面は後の工程で不純物がイオン注入された絶縁化層４５が設けられる。その後、アニール用のシリコン窒化膜を堆積し、絶縁化層４５を活性化させるためのアニールを行う。
【００１０】
次に、図１０に示す如く、レジスト６３のマスクによりソース領域５６およびドレイン領域５７上の窒化膜５３を除去し、前記ソース領域５６およびドレイン領域５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソース電極６５および第１ドレイン電極６６を形成する。
【００１１】
図１１には、ゲート電極９１、第１電極パッド９３および配線層９２を形成する工程を示す。まず図１１（Ａ）では、予定のゲート電極９１、電極パッド９３および配線層９２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極９１、電極パッド９３および配線層９２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極９１分の動作層５２を露出し、予定の配線層６２および予定の電極パッド９３部分のＧａＡｓを露出する。その後、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層９０となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。
【００１２】
その後リフトオフにより、レジストを除去し、図１１（Ｂ）の如く、ゲート電極９１、第１電極パッド９３および配線層９２を形成する。
【００１３】
更に、図１２（Ａ）（Ｂ）の如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１電極パッド９３上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成する。
【００１４】
なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される。
【００１５】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００１６】
【発明が解決しようとする課題】
図１３に、上記スイッチ回路装置のＦＥＴ断面図を示す。図１３（Ａ）は、図９から図１２に示したソース電極７５、ドレイン電極７６、ゲート電極９１からなる１組のＦＥＴ断面図であり、図１３（Ｂ）はゲート電極９１形成工程におけるゲート電極９１部分の拡大図である。
【００１７】
フォトリソグラフィプロセスにより、予定のゲート電極９１上のレジスト６７が除去され、ゲート金属層９０を蒸着して、ゲート電極９１が形成される。レジスト６７上にゲート金属層９０が残り、リフトオフ工程によりレジスト６７と共に除去される。
【００１８】
従来、ゲート電極９１を形成するゲート金属層９０は、主にゲート抵抗を低減するため、その膜厚を厚く設けていた。例えば図１３の従来構造においては、Ｔｉ４００／Ｐｔ８００Å／Ａｕ５０００Åを蒸着して総膜厚が６２００Åとなっている。
【００１９】
このように、ゲート金属層９０の膜厚が厚いと、図１３（Ｂ）の如く、レジスト６７を除去するためのレジスト除去液が入り込む狭い隙間の距離ｄ１が長く、レジスト除去液が入りにくい。従って、リフトオフ工程において、レジスト除去液を染み込ませるのに長い時間を必要とする。又、リフトオフ工程において、超音波のパワーを大きく上げる必要が有り、その分多くのエネルギーを消費する。さらにレジストの角の形状が少し丸くなると、ウエファ上にゲート電極として残るべき金属９１と、リフトオフにより除去されるべきレジスト上の金属９０とが接続状態になり、非常にリフトオフしにくい。その際は、強い超音波でその接続を引きちぎる方法を採るが、その結果、引きちぎった後にウエファ上に残るゲート電極９１の端の形状はバリとなって、ゲートーソース間やゲートードレイン間で電気的リークを起こしやすく、生産上の歩留低下や、信頼性上の問題を引き起こす原因となっていた。
【００２０】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、基板表面に設けたチャネル領域にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子用電極パッドと、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子用電極パッドと、前記ＦＥＴにＤＣ電位を印加する端子用電極パッドとからなるスイッチ回路装置において、前記ゲート電極を形成するゲート金属層の膜厚を３０００Å以下にすることにより解決するものである。
【００２１】
また、前記ゲート金属層は、蒸着金属層であることを特徴とするものである。
【００２２】
また、前記ＦＥＴは化合物半導体ＦＥＴであることを特徴とするものである。
【００２３】
第２に、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、前記ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上に、膜厚が３０００Å以下のゲート金属層を設けてゲート電極および第１電極パッドを形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することにより解決するものである。
【００２４】
また、前記ゲート金属層は蒸着により形成することを特徴とするものである。
【００２５】
また、前記ゲート金属層はリフトオフにより形成することを特徴とするものである。
【００２６】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図７を参照して説明する。
【００２７】
図１は、本発明の化合物半導体装置を示す平面図である。尚、図１の回路図は、図８（Ｂ）に示す回路図と同様であるので、説明は省略する。
【００２８】
図１に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１では、パッド金属層と重なるために図示されていない。
【００２９】
各パッド電極および配線層が隣接する部分では、パッド電極及び配線層の下全面または周辺部に不純物領域６０、６１が設けられる。不純物領域６０、６１は、パッド電極または配線層の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【００３０】
図１で、一点鎖線で囲まれる長方形状の領域が、１つのＦＥＴの基板４０に形成されるチャネル領域４４である。下側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が出力端子ＯＵＴ１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９がチャネル領域４４上に櫛歯形状に配置されている。
【００３１】
図２には、図１のスイッチ回路装置のＦＥＴの一部の断面図を示す。図２（Ａ）はソース電極７５、ドレイン電極７６、ゲート電極６９を有する１組のＦＥＴの断面図であり、図２（Ｂ）はゲート電極６９部分の拡大断面図である。
【００３２】
図２（Ａ）の如く、基板４０にはｎ型エピタキシャル層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００３３】
ここで、ゲート長Ｌｇは図に示すように、ソース領域５６とドレイン領域５７間のチャネル領域４４（動作層５２）にあるゲート電極の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１に示すように、ソース領域およびドレイン領域に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の長さ（櫛歯の総和）をいい、この場合６００μｍである。
【００３４】
また、図２（Ｂ）の如く、ゲート電極６９は、最下層から、Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、ゲート金属層６８とゲート電極６９の厚みは実質同一である。
【００３５】
本発明の特徴は、この図の如く、ゲート金属層６８の総膜厚を３０００Å以下に設けることにある。本実施形態におけるゲート金属層６８は、例えば、Ｔｉ４００／Ｐｔ８００Å／Ａｕ８００Åを順次蒸着したものであり、総膜厚は２０００Åとなっている。
【００３６】
このように、従来は６０００Åを超える膜厚であったゲート金属層を２０００Åにすることにより、ゲート電極６９のバリの発生を防止できる。例えば、ゲート金属層６８蒸着後のリフトオフ工程において、レジスト６７の角の形状が多少丸くなっていても、ゲート電極６９となるべき金属とレジスト６７上のゲート金属層６８とが接続したままとならないため、強い超音波によって引きちぎる必要がなくなるためである。
【００３７】
つまり、ゲート−ソース間およびゲート−ドレイン間で電気的リークを起こすことがなくなるので、歩留まり、信頼性が共に大きく向上する。また、ゲート金属層６８の膜厚を薄くすることにより、Ａｕなどの材料費を削減できる利点を有する。
【００３８】
スイッチ回路装置に使用するＦＥＴはゲート電極６９とコントロール端子パッドとの間に抵抗１０ＫΩが接続されるため、ゲート電極６９の抵抗は大きくて良く、ゲート金属層６８を薄くしても問題は無い。
【００３９】
図３から図７に、本発明の化合物半導体装置の製造方法を説明する。
【００４０】
本発明は、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、動作層上に、総膜厚が３０００Å以下のゲート金属層を設け、ゲート電極および第１電極パッドを形成する工程と、第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とから構成される。
【００４１】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、上記のスイッチ回路装置を製造する場合、共通入力端子、第１および第２制御端子、第１および第２出力端子用の各電極パッドはすべて同様に形成される。
【００４２】
本発明の第１の工程は、図３に示す如く、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成することにある。
【００４３】
まず、図３（Ａ）の如く、ＧａＡｓ等で形成されるノンドープの化合物半導体基板４０上に、リークを抑えるためのバッファ層４１を６０００Å程度設ける。このバッファ層４１はノンドープまたは不純物の導入されたエピタキシャル層である。その上にｎ型エピタキシャル層４２（２×１０１７ｃｍ−３、１１００Å）を成長させる。その後全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。
【００４４】
全面にレジスト層５４を設け、予定のソース領域５６、ドレイン領域５７、予定の配線層６２およびパッド領域７０上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５４をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線層６２および電極パッド７０の下のｎ型エピタキシャル層４２表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定のパッド領域７０および配線層６２の下のｎ型エピタキシャル層４２表面に、アイソレーション確保のための高濃度領域６０、６１を形成する。
【００４５】
ソース領域５６およびドレイン領域５７は、ｎ型エピタキシャル層４２による動作層５２に隣接して設けられる。ソース領域５６およびドレイン領域５７、動作層５２をチャネル領域４４と称する。図４では１組のソース、ドレイン領域５６、５７および動作層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数隣接してＦＥＴのチャネル領域４４を形成している。
【００４６】
次に、図３（Ｂ）の如く、前記チャネル領域４４および前記高濃度領域６０、６１を除く全面に絶縁化層４５を形成する。基板表面はｎ型エピタキシャル層であるので、チャネル領域４４を他の領域と分離する必要がある。つまり、全面に新たなレジスト層５８を設け、ＦＥＴのチャネル領域４４および配線層下、電極パッド下の高濃度領域６０、６１を除く部分のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてＧａＡｓ表面に、ドーズ量１×１０１３ｃｍ−２、加速電圧１００ＫｅＶ程度で不純物（Ｂ＋またはＨ＋）のイオン注入を行う。その後、レジスト層５８を除去して活性化アニールを行う。これにより、ソースおよびドレイン領域５６、５７と高濃度領域６０、６１は活性化され、チャネル領域４４および高濃度領域６０、６１を分離する絶縁化層４５が形成される。
【００４７】
この絶縁化層４５は、電気的に完全な絶縁層ではなく耐圧は有限である。つまり、この上に電極パッドまたは配線層を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極または配線層まで到達するとそこで高周波信号の漏れを発生することが考えられる。しかし、電極パッド７０および配線層６２の下のＧａＡｓ表面に、ｎ＋型の高濃度領域６０、６１を設けることにより、配線層６２および電極パッド７０と絶縁化層４５は分離され、絶縁化層４５への空乏層が伸びないので、隣接する電極パッド７０、配線層６２はお互いの離間距離を大幅に近接して設けることが可能となる。
【００４８】
本発明の第２の工程は、図４に示す如く、前記ソース領域５６およびドレイン領域５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソース電極６５および第１ドレイン電極６６を形成することにある。
【００４９】
まず、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるシリコン窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００５０】
本発明の第３の工程は、図５から図６に示す如く、動作層５２上に、膜厚が３０００Å以下のゲート金属層６８を設けてゲート電極６９および第１電極パッド７０を形成することにある。
【００５１】
本工程は、本発明の特徴となる工程である。まず、図５（Ａ）では、予定のゲート電極６９、電極パッド７０および配線層６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線層６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線層６２および予定の電極パッド７０部分のＧａＡｓを露出する。
【００５２】
予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００５３】
図５（Ｂ）では、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線層６２および第１電極パッド７０を形成する。
【００５４】
図５（Ｃ）には、図５（Ｂ）のゲート電極６９部分の拡大図を示す。窒化膜５３が除去されＧａＡｓの動作領域５２が露出した部分に、ゲート金属層６８として、Ｔｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。このとき、ゲート金属層６８の総膜厚が３０００Å以下となるように、例えば２０００Å（Ｔｉ４００／Ｐｔ８００Å／Ａｕ８００Å）と薄く蒸着する。尚、ここでゲート金属層６８の膜厚とゲート電極６９の高さは実質同一である。
【００５５】
このように、ゲート金属層６８の蒸着膜厚を薄くすると、当然ゲート電極６９もその厚みが薄くなる。これにより、レジスト６７を除去するためのレジスト除去液が入り込む狭い隙間の距離ｄ２が従来の狭い隙間の距離ｄ１（図１３（Ｂ）参照）と比較して短くなり、レジスト除去液が入りやすくなる。従って、リフトオフ工程において、レジスト除去液を染み込ませるのに必要な時間を大幅に短縮できる。
【００５６】
又、リフトオフ工程において、従来のゲート金属層９０（ゲート電極９１）の場合と比較して超音波は小さいパワーで良い。従来のように長い隙間（ｄ１）にレジスト除去液を染み込ませてリフトオフさせる場合、ゲート電極９１下部付近にわずかに露出したレジスト表面に達するレジスト除去液の量はスムースにリフトオフするには十分とはいえない。すなわち十分でないレジスト除去液でレジストを剥がすには、わずかに剥がれ始めたレジストを、最終的に強い超音波のパワーで機械的に剥がすことが必要となる。一方、本発明の実施形態においては、隙間の距離ｄ２が短く、レジスト除去液が入り込みやすいため、小さいパワーの超音波で剥がすことが可能となり、その分エネルギーの消費は少ない利点がある。
【００５７】
さらにレジスト６７の角の形状が少し丸くなっても、ウエファ上にゲート電極６９として残るべき金属と、リフトオフにより除去されるべきレジスト６７上のゲート金属層６８とは接続状態にならない。従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極６９の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００５８】
その後リフトオフにより、レジスト６７が除去され、図６の如く、ゲート電極６９、第１電極パッド７０および配線層６２が形成される。
【００５９】
本発明の第４の工程は、図７に示す如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成することにある。
【００６０】
図７（Ａ）では、第１ソース電極６５および第１ドレイン電極６６と第１電極パッド７０上のパッシベーション膜７２にコンタクト孔を形成する。
【００６１】
ゲート電極６９、配線層６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される。
【００６２】
図７（Ｂ）では、第１ソース電極６５および第１ドレイン電極６６と第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７を形成する。
【００６３】
基板４０全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残され、図７（Ｃ）に示す最終構造を得る。
【００６４】
以上、エピタキシャル層によるチャネル領域４４を有するＦＥＴを例に説明したが、ノンドープのＧａＡｓ基板に、イオン注入によりチャネル領域４４を形成しても良い。この場合、絶縁化層４５は不要である。
【００６５】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００６６】
第１に、ゲート金属層６８を薄くすることにより、ゲート電極６９厚みも薄くなるので、ゲート電極６９形成のリフトオフ工程において、レジスト除去液が入り込む狭い隙間の距離が短く、レジスト除去液が入りやすくなる。従って、リフトオフ工程におけるレジスト除去液を染み込ませるのに必要な時間を大幅に短縮できる。
【００６７】
第２に、リフトオフ工程において、超音波は小さいパワーで良く、その分エネルギーの消費が少なくなる。
【００６８】
第３に、レジスト６７の角の形状が少し丸くなっても、ウエファ上にゲート電極６９として残るべき金属と、リフトオフにより除去されるべきレジスト６７上のゲート金属層６８とは接続状態にならない。従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極６９の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための断面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【符号の説明】
４０ ＧａＡｓ基板
４１ バッファ層
４２ Ｎ型エピタキシャル層
４４ チャネル領域
４５ 絶縁化層
５２ 動作層
５３ 窒化膜
５４ レジスト
５６ ソース領域
５７ ドレイン領域
５８ レジスト
６０ 高濃度領域
６１ 高濃度領域
６２ 配線層
６３ レジスト
６４ オーミック金属層
６５ 第１ソース電極
６６ 第１ドレイン電極
６７ レジスト
６８ ゲート金属層
６９ ゲート電極
７０ 第１パッド電極
７１ レジスト
７２ 窒化膜
７４ パッド金属層
７５ 第２ソース電極
７６ 第２ドレイン電極
７７ 第２電極パッド
Claims (6)
- 基板表面に設けたチャネル領域にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子用電極パッドと、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子用電極パッドと、前記ＦＥＴにＤＣ電位を印加する端子用電極パッドとからなるスイッチ回路装置において、
前記ゲート電極を形成するゲート金属層の膜厚を３０００Å以下にすることを特徴とするスイッチ回路装置。 - 前記ゲート金属層は、蒸着金属層であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記ＦＥＴは化合物半導体ＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
- 化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、
前記ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、
前記動作層上に、膜厚が３０００Å以下のゲート金属層を設けてゲート電極および第１電極パッドを形成する工程と、
前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することを特徴とする化合物半導体装置の製造方法。 - 前記ゲート金属層は蒸着により形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
- 前記ゲート金属層はリフトオフにより形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
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| JP2002294638A JP2004134433A (ja) | 2002-10-08 | 2002-10-08 | スイッチ回路装置および化合物半導体装置の製造方法 |
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| JP2004134433A true JP2004134433A (ja) | 2004-04-30 |
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- 2002-10-08 JP JP2002294638A patent/JP2004134433A/ja active Pending
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