JP2001332555A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JP2001332555A JP2001332555A JP2000153375A JP2000153375A JP2001332555A JP 2001332555 A JP2001332555 A JP 2001332555A JP 2000153375 A JP2000153375 A JP 2000153375A JP 2000153375 A JP2000153375 A JP 2000153375A JP 2001332555 A JP2001332555 A JP 2001332555A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- electrode
- source
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】化合物半導体装置では、シリコン窒化膜上に第
１パッド電極と第２パッド電極を積層したパッド構造を
採用していたが、基板とシリコン窒化膜とが固いために
ボンディング時に基板が割れ易い欠点を有していた。 【解決手段】予定のゲート電極６９上にレジスト層５８
を残し、ソース領域５６およびドレイン領域５７表面と
予定のパッド領域５９上に酸化膜６１を付着する工程
で、第１パッド電極７０および第２パッド電極７７の下
にパッド酸化膜６２を敷くことにより、ボンディング時
の圧力を吸収できるパッド構造を工程数を増やすことな
く実現する化合物半導体装置の製造方法を提供すること
に特徴がある。
１パッド電極と第２パッド電極を積層したパッド構造を
採用していたが、基板とシリコン窒化膜とが固いために
ボンディング時に基板が割れ易い欠点を有していた。 【解決手段】予定のゲート電極６９上にレジスト層５８
を残し、ソース領域５６およびドレイン領域５７表面と
予定のパッド領域５９上に酸化膜６１を付着する工程
で、第１パッド電極７０および第２パッド電極７７の下
にパッド酸化膜６２を敷くことにより、ボンディング時
の圧力を吸収できるパッド構造を工程数を増やすことな
く実現する化合物半導体装置の製造方法を提供すること
に特徴がある。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
の製造方法、特にＧａＡｓ基板を用いた化合物半導体装
置の製造方法に関する。
の製造方法、特にＧａＡｓ基板を用いた化合物半導体装
置の製造方法に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図１１（Ａ）は、ＧａＡｓ ＦＥＴの断面
図を示している。ノンドープのＧａＡｓ基板３１の表面
部分にｎ型不純物をドープしてｎ型のチャネル領域３２
を形成し、チャネル領域３２表面にショットキー接触す
るゲート電極３３を配置し、ゲート電極３３の両脇には
ＧａＡｓ表面にオーミック接触するソース・ドレイン電
極３４、３５を配置したものである。このトランジスタ
は、ゲート電極３３の電位によって直下のチャネル領域
３２内に空乏層を形成し、もってソース電極３４とドレ
イン電極３５との間のチャネル電流を制御するものであ
る。
図を示している。ノンドープのＧａＡｓ基板３１の表面
部分にｎ型不純物をドープしてｎ型のチャネル領域３２
を形成し、チャネル領域３２表面にショットキー接触す
るゲート電極３３を配置し、ゲート電極３３の両脇には
ＧａＡｓ表面にオーミック接触するソース・ドレイン電
極３４、３５を配置したものである。このトランジスタ
は、ゲート電極３３の電位によって直下のチャネル領域
３２内に空乏層を形成し、もってソース電極３４とドレ
イン電極３５との間のチャネル電流を制御するものであ
る。
【０００４】図１１（Ｂ）は、ＧａＡｓ ＦＥＴを用い
たＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合
物半導体スイッチ回路装置の原理的な回路図を示してい
る。
たＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合
物半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】かかる化合物半導体スイッチ回路装置のＦ
ＥＴおよびパッドの製造方法を図１２〜図２１に示す。
ＥＴおよびパッドの製造方法を図１２〜図２１に示す。
【０００７】図１２では、基板１表面にチャネル層２を
形成する。
形成する。
【０００８】すなわち、基板１全面を約１００Åの厚み
のスルーイオン注入用シリコン窒化膜３で被覆する。次
に、基板１表面をレジスト層４で被覆し、フォトエッチ
ングにより予定のチャネル層２上のレジスト層４を選択
的に除去する。その後、このレジスト層４をマスクとし
て予定のチャネル層２へ動作層を選択するためにｐ-型
を与える不純物のイオン注入およびｎ型を与える不純物
のイオン注入を行う。
のスルーイオン注入用シリコン窒化膜３で被覆する。次
に、基板１表面をレジスト層４で被覆し、フォトエッチ
ングにより予定のチャネル層２上のレジスト層４を選択
的に除去する。その後、このレジスト層４をマスクとし
て予定のチャネル層２へ動作層を選択するためにｐ-型
を与える不純物のイオン注入およびｎ型を与える不純物
のイオン注入を行う。
【０００９】この結果、ノンドープの基板１にはｐ-型
領域５と、その上にｎ型チャネル層２が形成される。
領域５と、その上にｎ型チャネル層２が形成される。
【００１０】図１３では、基板１表面にチャネル層２の
両端に隣接してソース領域６およびドレイン領域７を形
成する。
両端に隣接してソース領域６およびドレイン領域７を形
成する。
【００１１】前工程で用いたレジスト層４を除去し、新
たにレジスト層８を塗布し、予定のソース領域６および
ドレイン領域７上のレジスト層８をフォトエッチングに
より選択的に除去する。続いて、このレジスト層８をマ
スクとして予定のソース領域６およびドレイン領域７に
ｎ型を与える不純物のイオン注入を行し、ｎ+型のソー
ス領域６およびドレイン領域７を形成する。
たにレジスト層８を塗布し、予定のソース領域６および
ドレイン領域７上のレジスト層８をフォトエッチングに
より選択的に除去する。続いて、このレジスト層８をマ
スクとして予定のソース領域６およびドレイン領域７に
ｎ型を与える不純物のイオン注入を行し、ｎ+型のソー
ス領域６およびドレイン領域７を形成する。
【００１２】図１４では、予定のゲート電極１６上にレ
ジスト層８を残し、ソース領域６およびドレイン領域７
上に酸化膜９を付着する。
ジスト層８を残し、ソース領域６およびドレイン領域７
上に酸化膜９を付着する。
【００１３】ここでは、レジスト層８をＯ2プラズマし
て細線化し、ソース領域６およびドレイン領域７の表面
上のシリコン窒化膜３を露出し且つソース領域６および
ドレイン領域７側のチャネル層２上のシリコン窒化膜３
を露出する。そして、シリコン酸化膜９を全面にＥＣＲ
装置で付着する。その後、レジスト層８を除去して、リ
フトオフでソース領域６およびドレイン領域７上および
一部のチャネル層２上に酸化膜９を残す。ここで、チャ
ネル層２上のレジスト層８が存在した部分に予定のゲー
ト電極１６が形成される。
て細線化し、ソース領域６およびドレイン領域７の表面
上のシリコン窒化膜３を露出し且つソース領域６および
ドレイン領域７側のチャネル層２上のシリコン窒化膜３
を露出する。そして、シリコン酸化膜９を全面にＥＣＲ
装置で付着する。その後、レジスト層８を除去して、リ
フトオフでソース領域６およびドレイン領域７上および
一部のチャネル層２上に酸化膜９を残す。ここで、チャ
ネル層２上のレジスト層８が存在した部分に予定のゲー
ト電極１６が形成される。
【００１４】図１５では、ソース領域６およびドレイン
領域７に第１層目のオーミック金属層１０を付着して第
１ソース電極１１および第１ドレイン電極１２を形成す
る。
領域７に第１層目のオーミック金属層１０を付着して第
１ソース電極１１および第１ドレイン電極１２を形成す
る。
【００１５】基板１全面にレジスト層１３を塗布し、フ
ォトエッチングにより予定の第１ソース電極１１および
第１ドレイン電極１２形成する部分を選択的に除去す
る。予定の第１ソース電極１１および第１ドレイン電極
１２上にあるシリコン窒化膜３および酸化膜９をＯ2プ
ラズマにより除去してコンタクト孔を形成し、全面に第
１層目のオーミック金属層１０となるＡｎＧｅ／Ｎｉ／
Ａｕの３層を順次真空蒸着して積層する。その後、レジ
スト層１３を除去して、リフトオフによりソース領域６
およびドレイン領域上にコンタクトした第１ソース電極
１１および第１ドレイン電極１２を残す。
ォトエッチングにより予定の第１ソース電極１１および
第１ドレイン電極１２形成する部分を選択的に除去す
る。予定の第１ソース電極１１および第１ドレイン電極
１２上にあるシリコン窒化膜３および酸化膜９をＯ2プ
ラズマにより除去してコンタクト孔を形成し、全面に第
１層目のオーミック金属層１０となるＡｎＧｅ／Ｎｉ／
Ａｕの３層を順次真空蒸着して積層する。その後、レジ
スト層１３を除去して、リフトオフによりソース領域６
およびドレイン領域上にコンタクトした第１ソース電極
１１および第１ドレイン電極１２を残す。
【００１６】図１６では、予定のゲート電極１６および
予定のパッド領域１５を露出して、他をレジスト層１４
で被覆する。
予定のパッド領域１５を露出して、他をレジスト層１４
で被覆する。
【００１７】基板１全面にレジスト層１４を塗布し、フ
ォトエッチングにより予定のゲート電極１６および予定
のパッド領域１５上のシリコン窒化膜３を露出する。そ
の後、レジスト層１４をマスクとしてシリコン窒化膜３
をドライエッチングして、予定のゲート電極１６および
予定のパッド領域１５部分のチャネル層２および基板１
を露出する。
ォトエッチングにより予定のゲート電極１６および予定
のパッド領域１５上のシリコン窒化膜３を露出する。そ
の後、レジスト層１４をマスクとしてシリコン窒化膜３
をドライエッチングして、予定のゲート電極１６および
予定のパッド領域１５部分のチャネル層２および基板１
を露出する。
【００１８】図１７では、チャネル層２および予定のパ
ッド領域１５に第２層目のゲート金属層１８を付着して
ゲート電極１６および第１パッド電極１７を形成する。
ッド領域１５に第２層目のゲート金属層１８を付着して
ゲート電極１６および第１パッド電極１７を形成する。
【００１９】全面に第２層目のゲート金属層１８となる
Ｔｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。
レジスト層１４はそのままマスクとして利用されるの
で、チャネル層２および基板１上にコンタクトするゲー
ト電極１６および第１パッド電極１７が形成される。ゲ
ート金属層１８の他の部分はレジスト層１４上に付着さ
れるので、レジスト層１４を除去してリフトオフにより
ゲート電極１６および第１パッド電極１７のみを残し、
他は除去される。なお、第１パッド電極１７は基板１と
コンタクトしているが、基板１が半絶縁性のためにＦＥ
Ｔを含む他の回路素子や配線とは電気的に絶縁される。
Ｔｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。
レジスト層１４はそのままマスクとして利用されるの
で、チャネル層２および基板１上にコンタクトするゲー
ト電極１６および第１パッド電極１７が形成される。ゲ
ート金属層１８の他の部分はレジスト層１４上に付着さ
れるので、レジスト層１４を除去してリフトオフにより
ゲート電極１６および第１パッド電極１７のみを残し、
他は除去される。なお、第１パッド電極１７は基板１と
コンタクトしているが、基板１が半絶縁性のためにＦＥ
Ｔを含む他の回路素子や配線とは電気的に絶縁される。
【００２０】図１８では、第１ソース電極１１および第
１ドレイン電極１２と第１パッド電極１７上の保護膜１
９にコンタクト孔を形成する。
１ドレイン電極１２と第１パッド電極１７上の保護膜１
９にコンタクト孔を形成する。
【００２１】ゲート電極１６および第１パッド電極１７
を形成した後、基板１表面はシリコン窒化膜よりなる保
護膜１９で被覆される。この保護膜１９上にレジスト層
２０を塗布し、フォトエッチングにより第１ソース電極
１１、第１ドレイン電極１２および第１パッド電極１７
上の保護膜１９を選択的にドライエッチングする。その
後、レジスト層２０は除去される。
を形成した後、基板１表面はシリコン窒化膜よりなる保
護膜１９で被覆される。この保護膜１９上にレジスト層
２０を塗布し、フォトエッチングにより第１ソース電極
１１、第１ドレイン電極１２および第１パッド電極１７
上の保護膜１９を選択的にドライエッチングする。その
後、レジスト層２０は除去される。
【００２２】図１９では、第１ソース電極１１および第
１ドレイン電極１２と第１パッド電極１７上に第３層目
のパッド金属層２２を付着して第２ソース電極２３およ
び第２ドレイン電極２４と第２パッド電極２５を形成す
る。
１ドレイン電極１２と第１パッド電極１７上に第３層目
のパッド金属層２２を付着して第２ソース電極２３およ
び第２ドレイン電極２４と第２パッド電極２５を形成す
る。
【００２３】基板１全面に新たなレジスト層２１を塗布
し、コンタクト孔より少し大きめに第１ソース電極１
１、第１ドレイン電極１２および第１パッド電極１７を
露出して、他をレジスト層２１で覆う。続いて、全面に
第３層目のパッド金属層２２となるＴｉ／Ｐｔ／Ａｕの
３層を順次真空蒸着して積層する。レジスト層２１はそ
のままマスクとして利用されるので、第１ソース電極１
１、第１ドレイン電極１２および第１パッド電極１７に
コンタクトする第２ソース電極２３および第２ドレイン
電極２４と第２パッド電極２５が形成される。パッド金
属層２２の他の部分はレジスト層２１上に付着されるの
で、レジスト層２１を除去してリフトオフにより第２ソ
ース電極２３および第２ドレイン電極２４と第２パッド
電極２５のみを残し、他は除去される。なお、一部の配
線部分はこのパッド金属層２２を用いて形成されるの
で、当然その配線部分のパッド金属層２２は残される。
し、コンタクト孔より少し大きめに第１ソース電極１
１、第１ドレイン電極１２および第１パッド電極１７を
露出して、他をレジスト層２１で覆う。続いて、全面に
第３層目のパッド金属層２２となるＴｉ／Ｐｔ／Ａｕの
３層を順次真空蒸着して積層する。レジスト層２１はそ
のままマスクとして利用されるので、第１ソース電極１
１、第１ドレイン電極１２および第１パッド電極１７に
コンタクトする第２ソース電極２３および第２ドレイン
電極２４と第２パッド電極２５が形成される。パッド金
属層２２の他の部分はレジスト層２１上に付着されるの
で、レジスト層２１を除去してリフトオフにより第２ソ
ース電極２３および第２ドレイン電極２４と第２パッド
電極２５のみを残し、他は除去される。なお、一部の配
線部分はこのパッド金属層２２を用いて形成されるの
で、当然その配線部分のパッド金属層２２は残される。
【００２４】図２０では、全面をジャケット膜２６で被
覆し、第２パッド電極２５上のジャケット膜２６を選択
的に除去し、第２パッド電極２５を露出する。
覆し、第２パッド電極２５上のジャケット膜２６を選択
的に除去し、第２パッド電極２５を露出する。
【００２５】ジャケット膜２６としてはシリコン窒化膜
を用い、各電極や素子等の外気からの保護を行う。ジャ
ケット膜２６上にはレジスト層２７を新たに塗布し、第
２パッド電極２５上のレジスト層２７を除去し、このレ
ジスト層２７をマスクとしてジャケット膜２６を選択的
にドライエッチングして除去する。
を用い、各電極や素子等の外気からの保護を行う。ジャ
ケット膜２６上にはレジスト層２７を新たに塗布し、第
２パッド電極２５上のレジスト層２７を除去し、このレ
ジスト層２７をマスクとしてジャケット膜２６を選択的
にドライエッチングして除去する。
【００２６】図２１では、第２パッド電極２５上にボン
ディングワイヤ２８を圧着する。
ディングワイヤ２８を圧着する。
【００２７】化合物半導体スイッチ回路装置は前工程を
完成すると、組み立てを行う後工程に移される。ウエフ
ァ状の半導体チップはダイシングされて、個別の半導体
チップ分離され、フレーム（図示せず）にこの半導体チ
ップを固着した後、ボンディングワイヤ２８で半導体チ
ップの第２パッド電極２５と所定のリード（図示せず）
とを接続する。ボンディングワイヤ２８としては金細線
を用い、周知のボールボンディングで接続される。その
後、トランスファーモールドされて樹脂パッケージが施
される。
完成すると、組み立てを行う後工程に移される。ウエフ
ァ状の半導体チップはダイシングされて、個別の半導体
チップ分離され、フレーム（図示せず）にこの半導体チ
ップを固着した後、ボンディングワイヤ２８で半導体チ
ップの第２パッド電極２５と所定のリード（図示せず）
とを接続する。ボンディングワイヤ２８としては金細線
を用い、周知のボールボンディングで接続される。その
後、トランスファーモールドされて樹脂パッケージが施
される。
【００２８】
【発明が解決しようとする課題】従来の化合物半導体装
置では、シリコン窒化膜３上に第１パッド電極１７と第
２パッド電極２５を積層したパッド構造を採用していた
が、基板１とシリコン窒化膜３とが固いためにボンディ
ング時に基板１が割れ易い欠点を有していた。上記した
化合物半導体装置では、この欠点を克服するために、基
板１に直接第１パッド電極１７と第２パッド電極２５を
積層したパッド構造を採用した。しかし基板１に直接パ
ッドを設けても、基板１の持つ固さは変わらず十分な対
策となっていなかった。また、パッドを直接基板１に設
けると、パッドと配線層とのアイソレーションを確保す
る設計のために２０μｍの離間距離が必要であり、チッ
プサイズを増加させる欠点も併せ持つことになる。
置では、シリコン窒化膜３上に第１パッド電極１７と第
２パッド電極２５を積層したパッド構造を採用していた
が、基板１とシリコン窒化膜３とが固いためにボンディ
ング時に基板１が割れ易い欠点を有していた。上記した
化合物半導体装置では、この欠点を克服するために、基
板１に直接第１パッド電極１７と第２パッド電極２５を
積層したパッド構造を採用した。しかし基板１に直接パ
ッドを設けても、基板１の持つ固さは変わらず十分な対
策となっていなかった。また、パッドを直接基板１に設
けると、パッドと配線層とのアイソレーションを確保す
る設計のために２０μｍの離間距離が必要であり、チッ
プサイズを増加させる欠点も併せ持つことになる。
【００２９】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたものであり、パッド電極の下に酸化
膜を敷くことによりボンディング時の圧力を吸収できる
パッド構造を工程数を増やすことなく実現する化合物半
導体装置の製造方法を提供することに特徴がある。
事情に鑑み成されたものであり、パッド電極の下に酸化
膜を敷くことによりボンディング時の圧力を吸収できる
パッド構造を工程数を増やすことなく実現する化合物半
導体装置の製造方法を提供することに特徴がある。
【００３０】すなわち、基板表面にチャネル層を形成す
る工程と、前記チャネル層に接してソースおよびドレイ
ン領域を形成する工程と、予定のゲート電極上にレジス
ト層を残し、前記ソースおよびドレイン領域表面と予定
のパッド上に酸化膜を付着する工程と、前記ソースおよ
びドレイン領域に第１層目のオーミック金属層を付着し
て第１ソースおよび第１ドレイン電極を形成する工程
と、前記チャネル層および前記酸化膜上に第２層目のゲ
ート金属層を付着してゲート電極および第１パッド電極
を形成する工程と、前記第１ソースおよび第１ドレイン
電極と前記第１パッド電極上に第３層目のパッド金属層
を付着して第２ソースおよび第２ドレイン電極と第２パ
ッド電極を形成する工程と、前記第２パッド電極上にボ
ンディングワイヤを圧着する工程とを具備することを特
徴とする。
る工程と、前記チャネル層に接してソースおよびドレイ
ン領域を形成する工程と、予定のゲート電極上にレジス
ト層を残し、前記ソースおよびドレイン領域表面と予定
のパッド上に酸化膜を付着する工程と、前記ソースおよ
びドレイン領域に第１層目のオーミック金属層を付着し
て第１ソースおよび第１ドレイン電極を形成する工程
と、前記チャネル層および前記酸化膜上に第２層目のゲ
ート金属層を付着してゲート電極および第１パッド電極
を形成する工程と、前記第１ソースおよび第１ドレイン
電極と前記第１パッド電極上に第３層目のパッド金属層
を付着して第２ソースおよび第２ドレイン電極と第２パ
ッド電極を形成する工程と、前記第２パッド電極上にボ
ンディングワイヤを圧着する工程とを具備することを特
徴とする。
【００３１】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図１０を参照して説明する。
て図１から図１０を参照して説明する。
【００３２】本発明は、基板５１表面にチャネル層５２
を形成する工程と、前記チャネル層５２に接してソース
およびドレイン領域５６、５７を形成する工程と、予定
のゲート電極６９上にレジスト層を残し、前記ソースお
よびドレイン領域５６、５７表面と予定のパッド領域５
９上にパッド酸化膜６２を付着する工程と、前記ソース
およびドレイン領域５６、５７に第１層目のオーミック
金属層６４を付着して第１ソースおよび第１ドレイン電
極６５、６６を形成する工程と、前記チャネル層５２お
よび前記パッド酸化膜６２上に第２層目のゲート金属層
６８を付着してゲート電極６９および第１パッド電極７
０を形成する工程と、前記第１ソースおよび第１ドレイ
ン電極６５、６６と前記第１パッド電極７０上に第３層
目のパッド金属層７４を付着して第２ソースおよび第２
ドレイン電極７５、７６と第２パッド電極７７を形成す
る工程と、前記第２パッド電極７７上にボンディングワ
イヤ８０を圧着する工程とから構成される。
を形成する工程と、前記チャネル層５２に接してソース
およびドレイン領域５６、５７を形成する工程と、予定
のゲート電極６９上にレジスト層を残し、前記ソースお
よびドレイン領域５６、５７表面と予定のパッド領域５
９上にパッド酸化膜６２を付着する工程と、前記ソース
およびドレイン領域５６、５７に第１層目のオーミック
金属層６４を付着して第１ソースおよび第１ドレイン電
極６５、６６を形成する工程と、前記チャネル層５２お
よび前記パッド酸化膜６２上に第２層目のゲート金属層
６８を付着してゲート電極６９および第１パッド電極７
０を形成する工程と、前記第１ソースおよび第１ドレイ
ン電極６５、６６と前記第１パッド電極７０上に第３層
目のパッド金属層７４を付着して第２ソースおよび第２
ドレイン電極７５、７６と第２パッド電極７７を形成す
る工程と、前記第２パッド電極７７上にボンディングワ
イヤ８０を圧着する工程とから構成される。
【００３３】本発明の第１の工程は、図１に示す如く、
基板５１表面にチャネル層５２を形成することにある。
基板５１表面にチャネル層５２を形成することにある。
【００３４】すなわち、ＧａＡｓ等で形成される化合物
半導体基板５１全面を約１００Åから２００Åの厚みの
スルーイオン注入用シリコン窒化膜５３で被覆する。次
に、基板５１表面をレジスト層５４で被覆し、フォトエ
ッチングにより予定のチャネル層５２上のレジスト層５
４を選択的に除去する。その後、このレジスト層５４を
マスクとして予定のチャネル層５２へ動作層を選択する
ためにｐ−型を与える不純物（２４Ｍｇ+）のイオン注
入およびｎ型を与える不純物(２９Ｓｉ+)のイオン注入
を行う。
半導体基板５１全面を約１００Åから２００Åの厚みの
スルーイオン注入用シリコン窒化膜５３で被覆する。次
に、基板５１表面をレジスト層５４で被覆し、フォトエ
ッチングにより予定のチャネル層５２上のレジスト層５
４を選択的に除去する。その後、このレジスト層５４を
マスクとして予定のチャネル層５２へ動作層を選択する
ためにｐ−型を与える不純物（２４Ｍｇ+）のイオン注
入およびｎ型を与える不純物(２９Ｓｉ+)のイオン注入
を行う。
【００３５】この結果、ノンドープの基板５１にはｐ-
型領域５５と、その上にｎ型チャネル層５２が形成され
る。
型領域５５と、その上にｎ型チャネル層５２が形成され
る。
【００３６】本発明の第２の工程は、図２に示す如く、
前記チャネル層５２に接してソース領域５６およびドレ
イン領域５７を形成することにある。
前記チャネル層５２に接してソース領域５６およびドレ
イン領域５７を形成することにある。
【００３７】前工程で用いたレジスト層５４を除去し、
新たにレジスト層５８を塗布し、予定のソース領域５６
およびドレイン領域５７上のレジスト層５８をフォトエ
ッチングにより選択的に除去する。続いて、このレジス
ト層５８をマスクとして予定のソース領域５６およびド
レイン領域５７にｎ型を与える不純物(２９Ｓｉ+)のイ
オン注入を行し、ｎ+型のソース領域5６およびドレイン
領域5７を形成する。
新たにレジスト層５８を塗布し、予定のソース領域５６
およびドレイン領域５７上のレジスト層５８をフォトエ
ッチングにより選択的に除去する。続いて、このレジス
ト層５８をマスクとして予定のソース領域５６およびド
レイン領域５７にｎ型を与える不純物(２９Ｓｉ+)のイ
オン注入を行し、ｎ+型のソース領域5６およびドレイン
領域5７を形成する。
【００３８】なお、本工程で予定のパッド領域５９上の
レジスト層５８も同時に選択除去し、予定のパッド領域
５９にも同時にイオン注入してｎ+型の高濃度パッド領
域６０を形成する。
レジスト層５８も同時に選択除去し、予定のパッド領域
５９にも同時にイオン注入してｎ+型の高濃度パッド領
域６０を形成する。
【００３９】本発明の第３の工程は、図３に示す如く、
予定のゲート電極６９上にレジスト層５８を残し、前記
ソース領域５６およびドレイン領域５７表面と予定のパ
ッド領域５９上に酸化膜６１を付着することにある。
予定のゲート電極６９上にレジスト層５８を残し、前記
ソース領域５６およびドレイン領域５７表面と予定のパ
ッド領域５９上に酸化膜６１を付着することにある。
【００４０】本工程では、レジスト層５８をＯ2プラズ
マして細線化し、ソース領域５６、ドレイン領域５７お
よびパッド領域５９の表面上のシリコン窒化膜５３を露
出し且つソース領域５６およびドレイン領域５７側のチ
ャネル層５２上のシリコン窒化膜５３も露出する。そし
て、シリコン酸化膜６１を全面に約３０００Åの厚みに
ＥＣＲ装置で付着する。その後、レジスト層５８を除去
して、リフトオフでソース領域５６、ドレイン領域５
７、パッド領域５９および一部のチャネル層５２上に酸
化膜６１を残す。ここで、チャネル層５２上のレジスト
層５８が存在した部分に予定のゲート電極６９が形成さ
れる。
マして細線化し、ソース領域５６、ドレイン領域５７お
よびパッド領域５９の表面上のシリコン窒化膜５３を露
出し且つソース領域５６およびドレイン領域５７側のチ
ャネル層５２上のシリコン窒化膜５３も露出する。そし
て、シリコン酸化膜６１を全面に約３０００Åの厚みに
ＥＣＲ装置で付着する。その後、レジスト層５８を除去
して、リフトオフでソース領域５６、ドレイン領域５
７、パッド領域５９および一部のチャネル層５２上に酸
化膜６１を残す。ここで、チャネル層５２上のレジスト
層５８が存在した部分に予定のゲート電極６９が形成さ
れる。
【００４１】本工程は本発明の特徴とする工程であり、
ゲート電極６９をセルフアラインで形成するためのシリ
コン酸化膜６１をパッド領域５９上にも同時に付着して
パッド酸化膜６２を形成する。このシリコン酸化膜６１
はＥＣＲ装置の反応室でＮ２雰囲気中でシラン（ＳｉＨ
4）とアンモニアガス（ＮＨ3）からプラズマ反応させて
形成した酸化シリコン（ＳｉＯ２）をベルジャー内で常
温で基板５１上に付着して形成される。従って、基板５
１に熱ストレスを加えることなく付着できる利点があ
り、基板５１およびシリコン窒化膜５３の熱膨張係数の
差によるクラックの発生を防止できる。
ゲート電極６９をセルフアラインで形成するためのシリ
コン酸化膜６１をパッド領域５９上にも同時に付着して
パッド酸化膜６２を形成する。このシリコン酸化膜６１
はＥＣＲ装置の反応室でＮ２雰囲気中でシラン（ＳｉＨ
4）とアンモニアガス（ＮＨ3）からプラズマ反応させて
形成した酸化シリコン（ＳｉＯ２）をベルジャー内で常
温で基板５１上に付着して形成される。従って、基板５
１に熱ストレスを加えることなく付着できる利点があ
り、基板５１およびシリコン窒化膜５３の熱膨張係数の
差によるクラックの発生を防止できる。
【００４２】本発明の第４の工程は、図４に示す如く、
前記ソース領域５６およびドレイン領域５７に第１層目
のオーミック金属層６４を付着して第１ソース電極６５
および第１ドレイン電極６６を形成することにある。
前記ソース領域５６およびドレイン領域５７に第１層目
のオーミック金属層６４を付着して第１ソース電極６５
および第１ドレイン電極６６を形成することにある。
【００４３】基板５１全面にレジスト層６３を塗布し、
フォトエッチングにより予定の第１ソース電極６５およ
び第１ドレイン電極６６形成する部分を選択的に除去す
る。予定の第１ソース電極６５および第１ドレイン電極
６６上にあるシリコン窒化膜５３および酸化膜６１をＯ
2プラズマにより除去してコンタクト孔を形成し、全面
に第１層目のオーミック金属層６４となるＡｎＧｅ／Ｎ
ｉ／Ａｕの３層を順次真空蒸着して積層する。その後、
レジスト層６３を除去して、リフトオフによりソース領
域５６およびドレイン領域５７上にコンタクトした第１
ソース電極６５および第１ドレイン電極６６を残す。
フォトエッチングにより予定の第１ソース電極６５およ
び第１ドレイン電極６６形成する部分を選択的に除去す
る。予定の第１ソース電極６５および第１ドレイン電極
６６上にあるシリコン窒化膜５３および酸化膜６１をＯ
2プラズマにより除去してコンタクト孔を形成し、全面
に第１層目のオーミック金属層６４となるＡｎＧｅ／Ｎ
ｉ／Ａｕの３層を順次真空蒸着して積層する。その後、
レジスト層６３を除去して、リフトオフによりソース領
域５６およびドレイン領域５７上にコンタクトした第１
ソース電極６５および第１ドレイン電極６６を残す。
【００４４】本発明の第５の工程は、図５および図６に
示す如く、前記チャネル層５２および前記酸化膜６１上
に第２層目のゲート金属層６８を付着してゲート電極６
９および第１パッド電極７０を形成することにある。
示す如く、前記チャネル層５２および前記酸化膜６１上
に第２層目のゲート金属層６８を付着してゲート電極６
９および第１パッド電極７０を形成することにある。
【００４５】図５では、予定のゲート電極６９部分およ
びパッド酸化膜６２を露出して、他をレジスト層６７で
被覆する。すなわち、基板５１全面にレジスト層６７を
塗布し、フォトエッチングにより予定のゲート電極６９
部分およびパッド酸化膜６２を露出する。その後、レジ
スト層６７をマスクとしてシリコン窒化膜５３をドライ
エッチングして、予定のゲート電極６９部分のチャネル
層５２を露出する。
びパッド酸化膜６２を露出して、他をレジスト層６７で
被覆する。すなわち、基板５１全面にレジスト層６７を
塗布し、フォトエッチングにより予定のゲート電極６９
部分およびパッド酸化膜６２を露出する。その後、レジ
スト層６７をマスクとしてシリコン窒化膜５３をドライ
エッチングして、予定のゲート電極６９部分のチャネル
層５２を露出する。
【００４６】図６では、チャネル層５２およびパッド酸
化膜６２上に第２層目のゲート金属層６８を付着してゲ
ート電極６９および第１パッド電極７０を形成する。
化膜６２上に第２層目のゲート金属層６８を付着してゲ
ート電極６９および第１パッド電極７０を形成する。
【００４７】すなわち、基板５１全面に第２層目のゲー
ト金属層６８となるＴｉ／Ｐｔ／Ａｕの３層を順次真空
蒸着して積層する。レジスト層６７はそのままマスクと
して利用されるので、チャネル層５２およびパッド酸化
膜６２上にゲート電極６９および第１パッド電極７０が
形成される。ゲート金属層６８の他の部分はレジスト層
６７上に付着されるので、レジスト層６７を除去してリ
フトオフによりゲート電極６９および第１パッド電極７
０のみを残し、他は除去される。
ト金属層６８となるＴｉ／Ｐｔ／Ａｕの３層を順次真空
蒸着して積層する。レジスト層６７はそのままマスクと
して利用されるので、チャネル層５２およびパッド酸化
膜６２上にゲート電極６９および第１パッド電極７０が
形成される。ゲート金属層６８の他の部分はレジスト層
６７上に付着されるので、レジスト層６７を除去してリ
フトオフによりゲート電極６９および第１パッド電極７
０のみを残し、他は除去される。
【００４８】本発明の第６の工程は、図７および図８に
示す如く、前記第１ソース電極６５および第１ドレイン
電極６６と前記第１パッド電極７０上に第３層目のパッ
ド金属層を付着して第２ソースおよび第２ドレイン電極
と第２パッド電極を形成することにある。
示す如く、前記第１ソース電極６５および第１ドレイン
電極６６と前記第１パッド電極７０上に第３層目のパッ
ド金属層を付着して第２ソースおよび第２ドレイン電極
と第２パッド電極を形成することにある。
【００４９】図７では、第１ソース電極６５および第１
ドレイン電極６６と第１パッド電極７０上の保護膜７２
にコンタクト孔を形成する。
ドレイン電極６６と第１パッド電極７０上の保護膜７２
にコンタクト孔を形成する。
【００５０】ゲート電極６９および第１パッド電極７０
を形成した後、基板５１表面はシリコン窒化膜よりなる
保護膜７２で被覆される。この保護膜７２上にレジスト
層７１を塗布し、フォトエッチングにより第１ソース電
極６５、第１ドレイン電極６６および第１パッド電極７
０上の保護膜７２を選択的にドライエッチングする。そ
の後、レジスト層７１は除去される。
を形成した後、基板５１表面はシリコン窒化膜よりなる
保護膜７２で被覆される。この保護膜７２上にレジスト
層７１を塗布し、フォトエッチングにより第１ソース電
極６５、第１ドレイン電極６６および第１パッド電極７
０上の保護膜７２を選択的にドライエッチングする。そ
の後、レジスト層７１は除去される。
【００５１】図８では、第１ソース電極６５および第１
ドレイン電極６６と第１パッド電極７０上に第３層目の
パッド金属層７４を付着して第２ソース電極７５および
第２ドレイン電極７６と第２パッド電極７７を形成す
る。
ドレイン電極６６と第１パッド電極７０上に第３層目の
パッド金属層７４を付着して第２ソース電極７５および
第２ドレイン電極７６と第２パッド電極７７を形成す
る。
【００５２】基板５１全面に新たなレジスト層７３を塗
布し、コンタクト孔より少し大きめに第１ソース電極６
５、第１ドレイン電極６６および第１パッド電極７０を
露出して、他をレジスト層７３で覆う。続いて、全面に
第３層目のパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの
３層を順次真空蒸着して積層する。レジスト層７３はそ
のままマスクとして利用されるので、第１ソース電極６
５、第１ドレイン電極６６および第１パッド電極７０に
コンタクトする第２ソース電極７５および第２ドレイン
電極７６と第２パッド電極７７が形成される。パッド金
属層７４の他の部分はレジスト層７３上に付着されるの
で、レジスト層７３を除去してリフトオフにより第２ソ
ース電極７５および第２ドレイン電極７６と第２パッド
電極７７のみを残し、他は除去される。なお、一部の配
線部分はこのパッド金属層７４を用いて形成されるの
で、当然その配線部分のパッド金属層７４は残される。
布し、コンタクト孔より少し大きめに第１ソース電極６
５、第１ドレイン電極６６および第１パッド電極７０を
露出して、他をレジスト層７３で覆う。続いて、全面に
第３層目のパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの
３層を順次真空蒸着して積層する。レジスト層７３はそ
のままマスクとして利用されるので、第１ソース電極６
５、第１ドレイン電極６６および第１パッド電極７０に
コンタクトする第２ソース電極７５および第２ドレイン
電極７６と第２パッド電極７７が形成される。パッド金
属層７４の他の部分はレジスト層７３上に付着されるの
で、レジスト層７３を除去してリフトオフにより第２ソ
ース電極７５および第２ドレイン電極７６と第２パッド
電極７７のみを残し、他は除去される。なお、一部の配
線部分はこのパッド金属層７４を用いて形成されるの
で、当然その配線部分のパッド金属層７４は残される。
【００５３】本発明の第７の工程は、図９および図１０
に示す如く、前記第２パッド電極７７上にボンディング
ワイヤ８０を圧着することにある。
に示す如く、前記第２パッド電極７７上にボンディング
ワイヤ８０を圧着することにある。
【００５４】図９では、全面をジャケット膜７８で被覆
し、第２パッド電極７７上のジャケット膜７８を選択的
に除去し、第２パッド電極７７を露出する。
し、第２パッド電極７７上のジャケット膜７８を選択的
に除去し、第２パッド電極７７を露出する。
【００５５】ジャケット膜７８としてはシリコン窒化膜
を用い、各電極や素子等の外気からの保護を行う。ジャ
ケット膜７８上にはレジスト層７９を新たに塗布し、第
２パッド電極７７上のレジスト層７９を除去し、このレ
ジスト層７９をマスクとしてジャケット膜７８を選択的
にドライエッチングして除去する。
を用い、各電極や素子等の外気からの保護を行う。ジャ
ケット膜７８上にはレジスト層７９を新たに塗布し、第
２パッド電極７７上のレジスト層７９を除去し、このレ
ジスト層７９をマスクとしてジャケット膜７８を選択的
にドライエッチングして除去する。
【００５６】図１０では、第２パッド電極７７上にボン
ディングワイヤ８０を圧着する。本工程では、第１パッ
ド電極７０および第２パッド電極７７の下にはパッド酸
化膜６２が設けられているので、ボンディング時の圧力
を多孔質で柔らかいパッド酸化膜６２で吸収でき、固い
基板５１にクラックが入ることが防止できる。
ディングワイヤ８０を圧着する。本工程では、第１パッ
ド電極７０および第２パッド電極７７の下にはパッド酸
化膜６２が設けられているので、ボンディング時の圧力
を多孔質で柔らかいパッド酸化膜６２で吸収でき、固い
基板５１にクラックが入ることが防止できる。
【００５７】化合物半導体スイッチ回路装置は前工程を
完成すると、組み立てを行う後工程に移される。ウエフ
ァ状の半導体チップはダイシングされて、個別の半導体
チップ分離され、フレーム（図示せず）にこの半導体チ
ップを固着した後、ボンディングワイヤ８０で半導体チ
ップの第２パッド電極７７と所定のリード（図示せず）
とを接続する。ボンディングワイヤ８０としては金細線
を用い、周知のボールボンディングで接続される。その
後、トランスファーモールドされて樹脂パッケージが施
される。
完成すると、組み立てを行う後工程に移される。ウエフ
ァ状の半導体チップはダイシングされて、個別の半導体
チップ分離され、フレーム（図示せず）にこの半導体チ
ップを固着した後、ボンディングワイヤ８０で半導体チ
ップの第２パッド電極７７と所定のリード（図示せず）
とを接続する。ボンディングワイヤ８０としては金細線
を用い、周知のボールボンディングで接続される。その
後、トランスファーモールドされて樹脂パッケージが施
される。
【００５８】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の効果が得られる。
下の効果が得られる。
【００５９】第１に、第１パッド電極７０および第２パ
ッド電極７７の下にパッド酸化膜６２を敷くことによ
り、ボンディング時の圧力を吸収できるパッド構造を実
現でき、固くて割れやすい基板５１へのボンディングが
容易に行える利点を有する。
ッド電極７７の下にパッド酸化膜６２を敷くことによ
り、ボンディング時の圧力を吸収できるパッド構造を実
現でき、固くて割れやすい基板５１へのボンディングが
容易に行える利点を有する。
【００６０】第２に、パッド酸化膜６２を本発明の第３
の工程で付着する酸化膜６１を用いて形成するので、工
程数を増やすことなく実現できる利点を有する。
の工程で付着する酸化膜６１を用いて形成するので、工
程数を増やすことなく実現できる利点を有する。
【００６１】第３に、第１パッド電極７０および第２パ
ッド電極７７の下にパッド酸化膜６２を敷くことによ
り、パッドと配線層とのアイソレーションを確保する設
計のために必要な２０μｍの離間距離が不要となり、チ
ップサイズを縮小できる利点もある。
ッド電極７７の下にパッド酸化膜６２を敷くことによ
り、パッドと配線層とのアイソレーションを確保する設
計のために必要な２０μｍの離間距離が不要となり、チ
ップサイズを縮小できる利点もある。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】従来例を説明するための（Ａ）断面図、
（Ｂ）回路図である。
（Ｂ）回路図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための断面図である。
【図１６】従来例を説明するための断面図である。
【図１７】従来例を説明するための断面図である。
【図１８】従来例を説明するための断面図である。
【図１９】従来例を説明するための断面図である。
【図２０】従来例を説明するための断面図である。
【図２１】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 耕一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F033 GG02 HH13 HH17 HH18 PP33 QQ58 RR04 RR06 SS15 VV07 XX17 5F102 FA10 GB01 GC01 GD01 GJ05 GS02 GV03 GV07 HA14 HC07 HC15 HC19
Claims (4)
- 【請求項１】 ゲート電極を形成するゲート金属層を付
着する工程以前に予定のパッド領域上にパッド酸化膜を
付着する工程と、 前記パッド酸化膜上に前記ゲート金属層を付着して第１
パッド電極を形成する工程と、 前記第１パッド電極上にパッド金属層を付着して第２パ
ッド電極を形成する工程と、 前記第２パッド電極上にボンディングワイヤを圧着する
工程とを具備することを特徴とする化合物半導体装置の
製造方法。 - 【請求項２】 基板表面にチャネル層を形成する工程
と、 前記チャネル層に接してソースおよびドレイン領域を形
成する工程と、 予定のゲート電極上にレジスト層を残し、前記ソースお
よびドレイン領域表面と予定のパッド領域上にパッド酸
化膜を付着する工程と、 前記ソースおよびドレイン領域に第１層目のオーミック
金属層を付着して第１ソースおよび第１ドレイン電極を
形成する工程と、 前記チャネル層および前記パッド酸化膜上に第２層目の
ゲート金属層を付着してゲート電極および第１パッド電
極を形成する工程と、 前記第１ソースおよび第１ドレイン電極と前記第１パッ
ド電極上に第３層目のパッド金属層を付着して第２ソー
スおよび第２ドレイン電極と第２パッド電極を形成する
工程と、 前記第２パッド電極上にボンディングワイヤを圧着する
工程とを具備することを特徴とする化合物半導体装置の
製造方法。 - 【請求項３】 前記パッド酸化膜としてシリコン酸化膜
を用いることを特徴とする請求項１または請求項２記載
の化合物半導体装置の製造方法。 - 【請求項４】 シリコン酸化膜はＥＣＲ装置でプラズマ
により生成され、常温で付着されることを特徴とする請
求項３記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153375A JP2001332555A (ja) | 2000-05-24 | 2000-05-24 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153375A JP2001332555A (ja) | 2000-05-24 | 2000-05-24 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332555A true JP2001332555A (ja) | 2001-11-30 |
Family
ID=18658637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000153375A Pending JP2001332555A (ja) | 2000-05-24 | 2000-05-24 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3561138B1 (en) | 2014-12-24 | 2023-11-15 | POSCO Co., Ltd | Zinc alloy plated steel material having excellent weldability |
-
2000
- 2000-05-24 JP JP2000153375A patent/JP2001332555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3561138B1 (en) | 2014-12-24 | 2023-11-15 | POSCO Co., Ltd | Zinc alloy plated steel material having excellent weldability |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100710775B1 (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| US20050274979A1 (en) | Compound semiconductor device and manufacturing method thereof | |
| US7498636B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6853072B2 (en) | Semiconductor switching circuit device and manufacturing method thereof | |
| US20030060031A1 (en) | Manufacturing method of schottky barrier diode | |
| JP4236442B2 (ja) | スイッチ回路装置 | |
| TWI222191B (en) | Semiconductor switch circuit device and manufacturing method therefor | |
| US7005688B2 (en) | Semiconductor device with impurity layer to prevent depletion layer expansion | |
| JP2001332555A (ja) | 化合物半導体装置の製造方法 | |
| JP2002118121A (ja) | 化合物半導体装置の製造方法 | |
| KR100621502B1 (ko) | 화합물 반도체 장치의 제조 방법 | |
| JP2002231732A (ja) | 化合物半導体装置の製造方法 | |
| KR100620929B1 (ko) | 화합물 반도체 장치의 제조 방법 | |
| JP2004134434A (ja) | スイッチ回路装置および化合物半導体装置の製造方法 | |
| JPH10321762A (ja) | 半導体装置 | |
| US10784245B2 (en) | Highly integrated RF power and power conversion based on Ga2O3 technology | |
| JPH07321127A (ja) | 化合物半導体装置及びその製造方法 | |
| EP1198006B1 (en) | Compound semiconductor device | |
| CN117913041A (zh) | 封装结构的制作方法以及封装结构 | |
| JP2004186537A (ja) | スイッチ回路装置および化合物半導体装置の製造方法 | |
| JPH06163628A (ja) | 半導体集積回路 | |
| JP2004134433A (ja) | スイッチ回路装置および化合物半導体装置の製造方法 | |
| JP2004134588A (ja) | 半導体装置の製造方法 | |
| JP2004158782A (ja) | 化合物半導体装置の製造方法 | |
| JPH0845959A (ja) | 化合物半導体集積回路装置 |