JPH0845959A - 化合物半導体集積回路装置 - Google Patents
化合物半導体集積回路装置Info
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- JPH0845959A JPH0845959A JP17560594A JP17560594A JPH0845959A JP H0845959 A JPH0845959 A JP H0845959A JP 17560594 A JP17560594 A JP 17560594A JP 17560594 A JP17560594 A JP 17560594A JP H0845959 A JPH0845959 A JP H0845959A
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Abstract
(57)【要約】
【目的】 ＭＥＳＦＥＴを塔載する化合物半導体集積回
路装置において、静電破壊を防止し、電気的信頼性を高
める。 【構成】 化合物半導体基板１の素子形成領域の主面に
構成されたＭＥＳＦＥＴＱのゲート電極６Ａに、前記化
合物半導体基板１の素子分離領域の主面上に構成された
ゲート配線６Ｂが一体化される化合物半導体集積回路装
置において、前記化合物半導体基板１の素子分離領域の
主面と前記ゲート配線６Ｂとの間に絶縁膜５を構成す
る。
路装置において、静電破壊を防止し、電気的信頼性を高
める。 【構成】 化合物半導体基板１の素子形成領域の主面に
構成されたＭＥＳＦＥＴＱのゲート電極６Ａに、前記化
合物半導体基板１の素子分離領域の主面上に構成された
ゲート配線６Ｂが一体化される化合物半導体集積回路装
置において、前記化合物半導体基板１の素子分離領域の
主面と前記ゲート配線６Ｂとの間に絶縁膜５を構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体集積回路
装置に関し、特に、ＭＥＳＦＥＴ(Ｍetal Ｓemiconduct
or Ｆield Ｅffect Ｔransistor)を塔載する化合物半導
体集積回路装置に適用して有効な技術に関するものであ
る。
装置に関し、特に、ＭＥＳＦＥＴ(Ｍetal Ｓemiconduct
or Ｆield Ｅffect Ｔransistor)を塔載する化合物半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】化合物半導体集積回路装置に塔載される
ＭＥＳＦＥＴは例えばＧａＡｓ（ガリウム・ヒ素）から
なる化合物半導体基板(半絶縁性基板)の素子形成領域
（活性領域）の主面に構成される。
ＭＥＳＦＥＴは例えばＧａＡｓ（ガリウム・ヒ素）から
なる化合物半導体基板(半絶縁性基板)の素子形成領域
（活性領域）の主面に構成される。
【０００３】前記ＭＥＳＦＥＴは、主に、チャネル形成
領域(動作領域)であるｎ型半導体領域、ゲート電極、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
等で構成される。チャネル形成領域であるｎ型半導体領
域は化合物半導体基板の素子形成領域の主面に構成され
る。ゲート電極は、チャネル形成領域であるｎ型半導体
領域上に構成され、このｎ型半導体領域に対してショッ
トキー接合される。ソース領域及びドレイン領域である
一対のｎ型半導体領域の夫々は、化合物半導体基板の素
子形成領域の主面に構成され、ゲート電極の対向する両
側の夫々の領域に配置される。
領域(動作領域)であるｎ型半導体領域、ゲート電極、ソ
ース領域及びドレイン領域である一対のｎ型半導体領域
等で構成される。チャネル形成領域であるｎ型半導体領
域は化合物半導体基板の素子形成領域の主面に構成され
る。ゲート電極は、チャネル形成領域であるｎ型半導体
領域上に構成され、このｎ型半導体領域に対してショッ
トキー接合される。ソース領域及びドレイン領域である
一対のｎ型半導体領域の夫々は、化合物半導体基板の素
子形成領域の主面に構成され、ゲート電極の対向する両
側の夫々の領域に配置される。
【０００４】前記ソース領域である一方のｎ型半導体領
域にはソース電極が接続され、ドレイン領域である他方
のｎ型半導体領域にはドレイン電極が接続される。この
ソース電極、ドレイン電極の夫々は、化合物半導体基板
の素子形成領域の主面上に直に構成される。前記ゲート
電極にはゲート配線が一体化される。このゲート配線
は、化合物半導体基板の素子分離領域(非活性領域)の主
面上に直に構成され、上層の配線を介して外部端子(ボ
ンディングパッド)に電気的に接続される。
域にはソース電極が接続され、ドレイン領域である他方
のｎ型半導体領域にはドレイン電極が接続される。この
ソース電極、ドレイン電極の夫々は、化合物半導体基板
の素子形成領域の主面上に直に構成される。前記ゲート
電極にはゲート配線が一体化される。このゲート配線
は、化合物半導体基板の素子分離領域(非活性領域)の主
面上に直に構成され、上層の配線を介して外部端子(ボ
ンディングパッド)に電気的に接続される。
【０００５】
【発明が解決しようとする課題】本発明者は、前述の化
合物半導体集積回路装置に搭載されるＭＥＳＦＥＴにつ
いて以下の問題点を見出した。
合物半導体集積回路装置に搭載されるＭＥＳＦＥＴにつ
いて以下の問題点を見出した。
【０００６】前記ＭＥＳＦＥＴのゲート電極に電圧を印
加した時、電界は、ゲート電極若しくはゲート配線に最
も距離の近いソース領域及びドレイン領域である高濃度
のｎ型半導体領域の夫々のゲート電極側の角部に集中す
る。このため、人為的取り扱いや組立プロセス中に人
体、パッケージ若しくはデバイスに帯電された過大な静
電気が外部端子を通してＭＥＳＦＥＴのゲート電極にサ
ージ電流として流れ込んだ時、高濃度のｎ型半導体領域
の夫々のゲート電極側の角部とゲート配線との間の素子
分離領域又はゲート電極のショットキー接合において静
電破壊が発生し、化合物半導体集積回路装置の電気的信
頼性が低下するという問題があった。
加した時、電界は、ゲート電極若しくはゲート配線に最
も距離の近いソース領域及びドレイン領域である高濃度
のｎ型半導体領域の夫々のゲート電極側の角部に集中す
る。このため、人為的取り扱いや組立プロセス中に人
体、パッケージ若しくはデバイスに帯電された過大な静
電気が外部端子を通してＭＥＳＦＥＴのゲート電極にサ
ージ電流として流れ込んだ時、高濃度のｎ型半導体領域
の夫々のゲート電極側の角部とゲート配線との間の素子
分離領域又はゲート電極のショットキー接合において静
電破壊が発生し、化合物半導体集積回路装置の電気的信
頼性が低下するという問題があった。
【０００７】本発明の目的は、ＭＥＳＦＥＴを塔載する
化合物半導体集積回路装置において、静電破壊を防止
し、電気的信頼性を高めることが可能な技術を提供する
ことにある。
化合物半導体集積回路装置において、静電破壊を防止
し、電気的信頼性を高めることが可能な技術を提供する
ことにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】化合物半導体基板の素子形成領域の主面に
構成されたＭＥＳＦＥＴのゲート電極に、前記化合物半
導体基板の素子分離領域の主面上に構成されたゲート配
線が一体化される化合物半導体集積回路装置において、
前記化合物半導体基板の素子分離領域の主面と前記ゲー
ト配線との間に絶縁膜を構成する。
構成されたＭＥＳＦＥＴのゲート電極に、前記化合物半
導体基板の素子分離領域の主面上に構成されたゲート配
線が一体化される化合物半導体集積回路装置において、
前記化合物半導体基板の素子分離領域の主面と前記ゲー
ト配線との間に絶縁膜を構成する。
【００１１】
【作用】上述した手段によれば、ＭＥＳＦＥＴのソース
領域及びドレイン領域である一対の半導体領域の夫々の
ゲート配線側の角部とゲート配線とを絶縁膜で離隔し、
両者間の静電破壊耐圧を高めることができるので、過大
な静電気によるＭＥＳＦＥＴの静電破壊を防止できる。
この結果、化合物半導体集積回路装置の電気的信頼性を
高めることができる。
領域及びドレイン領域である一対の半導体領域の夫々の
ゲート配線側の角部とゲート配線とを絶縁膜で離隔し、
両者間の静電破壊耐圧を高めることができるので、過大
な静電気によるＭＥＳＦＥＴの静電破壊を防止できる。
この結果、化合物半導体集積回路装置の電気的信頼性を
高めることができる。
【００１２】また、静電破壊防止回路を用いないで過大
な静電気によるＭＥＳＦＥＴの静電破壊を防止できるの
で、静電破壊防止回路の占有面積に相当する分、化合物
半導体集積回路装置の集積度を高めることができる。
な静電気によるＭＥＳＦＥＴの静電破壊を防止できるの
で、静電破壊防止回路の占有面積に相当する分、化合物
半導体集積回路装置の集積度を高めることができる。
【００１３】
【実施例】以下、本発明の構成について、ＭＥＳＦＥＴ
を塔載する化合物半導体集積回路装置に本発明を適用し
た一実施例とともに説明する。
を塔載する化合物半導体集積回路装置に本発明を適用し
た一実施例とともに説明する。
【００１４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１５】本発明の一実施例であるＭＥＳＦＥＴを塔
載する化合物半導体集積回路装置の概略構成を図１(要
部平面図)、図２(図１に示すＡ−Ａ切断線で切った断面
図)及び図３(図１に示すＢ−Ｂ切断線で切った断面図)
に示す。
載する化合物半導体集積回路装置の概略構成を図１(要
部平面図)、図２(図１に示すＡ−Ａ切断線で切った断面
図)及び図３(図１に示すＢ−Ｂ切断線で切った断面図)
に示す。
【００１６】図１、図２及図３に示すように、化合物半
導体集積回路装置に塔載されるＭＥＳＦＥＴＱは、例え
ばＧａＡｓからなる化合物半導体基板(半絶縁性基板)１
の素子形成領域(活性領域)の主面に構成される。
導体集積回路装置に塔載されるＭＥＳＦＥＴＱは、例え
ばＧａＡｓからなる化合物半導体基板(半絶縁性基板)１
の素子形成領域(活性領域)の主面に構成される。
【００１７】前記ＭＥＳＦＥＴＱは、主に、チャネル形
成領域(動作領域)であるｎ型半導体領域３、ゲート電極
６Ａ、ソース領域及びドレイン領域である一対のn+型半
導体領域２等で構成される。チャネル形成領域であるｎ
型半導体領域３は化合物半導体基板１の素子形成領域の
主面に構成される。このｎ型半導体領域３は一対のn+型
半導体領域２の不純物濃度に比べて低濃度に設定され
る。ゲート電極６Ａは、ｎ型半導体領域３上に形成さ
れ、このｎ型半導体領域３に対してショットキー接合さ
れる。ソース領域及びドレイン領域である一対のn+型半
導体領域２の夫々は、化合物半導体基板１の素子形成領
域の主面に構成され、ゲート電極６Ａの対向する両側の
夫々の領域に配置される。
成領域(動作領域)であるｎ型半導体領域３、ゲート電極
６Ａ、ソース領域及びドレイン領域である一対のn+型半
導体領域２等で構成される。チャネル形成領域であるｎ
型半導体領域３は化合物半導体基板１の素子形成領域の
主面に構成される。このｎ型半導体領域３は一対のn+型
半導体領域２の不純物濃度に比べて低濃度に設定され
る。ゲート電極６Ａは、ｎ型半導体領域３上に形成さ
れ、このｎ型半導体領域３に対してショットキー接合さ
れる。ソース領域及びドレイン領域である一対のn+型半
導体領域２の夫々は、化合物半導体基板１の素子形成領
域の主面に構成され、ゲート電極６Ａの対向する両側の
夫々の領域に配置される。
【００１８】前記ソース領域である一方のn+型半導体領
域２にはソース電極４Ａが電気的に接続され、ドレイン
領域である他方のn+型半導体領域２にはドレイン電極４
Ｂが電気的に接続される。このソース電極４Ａ、ドレイ
ン電極４Ｂの夫々は、化合物半導体基板１の素子形成領
域の主面上に直に構成される。ソース電極４Ａ、ドレイ
ン電極４Ｂの夫々は化合物半導体基板１の主面から例え
ばＡｕＧｅ膜、Ｎｉ膜、Ａｕ膜の夫々を順次積層した複
合膜で形成される。
域２にはソース電極４Ａが電気的に接続され、ドレイン
領域である他方のn+型半導体領域２にはドレイン電極４
Ｂが電気的に接続される。このソース電極４Ａ、ドレイ
ン電極４Ｂの夫々は、化合物半導体基板１の素子形成領
域の主面上に直に構成される。ソース電極４Ａ、ドレイ
ン電極４Ｂの夫々は化合物半導体基板１の主面から例え
ばＡｕＧｅ膜、Ｎｉ膜、Ａｕ膜の夫々を順次積層した複
合膜で形成される。
【００１９】前記ゲート電極６Ａには、化合物半導体基
板１の素子分離領域(非活性領域)の主面上に直に構成さ
れたゲート配線６Ｂが一体化される。このゲート配線６
Ｂには、層間絶縁膜７に形成された接続孔７Ａを通して
配線８Ａが電気的に接続される。この配線８Ａには外部
との電気的な接続を行うための外部端子８Ｂが一体化さ
れる。つまり、ＭＥＳＦＥＴＱのゲート電極６Ａは、ゲ
ート配線６Ｂ、配線８Ａの夫々を介して外部端子８Ｂに
電気的に接続される。ゲート電極６Ａ、ゲート配線６Ｂ
の夫々は例えばＡｌ膜又はＡｌ合金膜で形成される。配
線８Ａ、外部端子８Ｂの夫々は例えばＳｉが添加された
Ａｌ膜で形成される。層間絶縁膜７は例えばＣＶＤ法で
堆積した酸化珪素膜で形成される。
板１の素子分離領域(非活性領域)の主面上に直に構成さ
れたゲート配線６Ｂが一体化される。このゲート配線６
Ｂには、層間絶縁膜７に形成された接続孔７Ａを通して
配線８Ａが電気的に接続される。この配線８Ａには外部
との電気的な接続を行うための外部端子８Ｂが一体化さ
れる。つまり、ＭＥＳＦＥＴＱのゲート電極６Ａは、ゲ
ート配線６Ｂ、配線８Ａの夫々を介して外部端子８Ｂに
電気的に接続される。ゲート電極６Ａ、ゲート配線６Ｂ
の夫々は例えばＡｌ膜又はＡｌ合金膜で形成される。配
線８Ａ、外部端子８Ｂの夫々は例えばＳｉが添加された
Ａｌ膜で形成される。層間絶縁膜７は例えばＣＶＤ法で
堆積した酸化珪素膜で形成される。
【００２０】前記化合物半導体基板１の素子分離領域の
主面とゲート配線６Ｂとの間には絶縁膜５が構成され
る。この絶縁膜５は、チャネル形成領域であるｎ型半導
体領域３上を避けた領域に構成されると共に、ソース電
極４Ａ、ドレイン電極４Ｂの夫々のゲート配線６Ｂ側の
一部を覆っている。絶縁膜５は例えばＣＶＤ法で堆積し
た酸化珪素膜又は窒化珪素膜で形成される。
主面とゲート配線６Ｂとの間には絶縁膜５が構成され
る。この絶縁膜５は、チャネル形成領域であるｎ型半導
体領域３上を避けた領域に構成されると共に、ソース電
極４Ａ、ドレイン電極４Ｂの夫々のゲート配線６Ｂ側の
一部を覆っている。絶縁膜５は例えばＣＶＤ法で堆積し
た酸化珪素膜又は窒化珪素膜で形成される。
【００２１】前記ＭＥＳＦＥＴＱのゲート電極６Ａはゲ
ート配線配線６Ｂ、配線８Ａの夫々を介して外部端子８
Ｂに電気的に接続されている。このため、人為的取り扱
いや組立プロセス中に人体、パッケージ若しくはデバイ
スに帯電された過大な静電気が外部端子８Ｂを通してＭ
ＥＳＦＥＴＱのゲート電極６Ａにサージ電流として流れ
込む場合がある。しかしながら、本発明の化合物半導体
集積回路装置は、ＭＥＳＦＥＴＱのソース領域及びドレ
イン領域である一対のn+型半導体領域２の夫々のゲート
配線６Ｂ側の角部とゲート配線６とを絶縁膜５で離隔
し、両者間の静電破壊耐圧を高めているので、過大な静
電気によるＭＥＳＦＥＴＱの静電破壊を防止できる。
ート配線配線６Ｂ、配線８Ａの夫々を介して外部端子８
Ｂに電気的に接続されている。このため、人為的取り扱
いや組立プロセス中に人体、パッケージ若しくはデバイ
スに帯電された過大な静電気が外部端子８Ｂを通してＭ
ＥＳＦＥＴＱのゲート電極６Ａにサージ電流として流れ
込む場合がある。しかしながら、本発明の化合物半導体
集積回路装置は、ＭＥＳＦＥＴＱのソース領域及びドレ
イン領域である一対のn+型半導体領域２の夫々のゲート
配線６Ｂ側の角部とゲート配線６とを絶縁膜５で離隔
し、両者間の静電破壊耐圧を高めているので、過大な静
電気によるＭＥＳＦＥＴＱの静電破壊を防止できる。
【００２２】次に、前記化合物半導体集積回路装置に塔
載されるＭＥＳＦＥＴの製造方法について簡単に説明す
る。
載されるＭＥＳＦＥＴの製造方法について簡単に説明す
る。
【００２３】まず、ＧａＡｓからなる化合物半導体基板
１を用意する。
１を用意する。
【００２４】次に、前記化合物半導体基板１の素子形成
領域の主面に不純物(例えばＳｉ)をイオン打込み法で選
択的に導入し、ソース領域及びドレイン領域である一対
のn+型半導体領域２を形成する。
領域の主面に不純物(例えばＳｉ)をイオン打込み法で選
択的に導入し、ソース領域及びドレイン領域である一対
のn+型半導体領域２を形成する。
【００２５】次に、前記化合物半導体基板１の素子形成
領域の主面に不純物(例えばＳｉ)をイオン打込み法で選
択的に導入し、チャネル形成領域であるｎ型半導体領域
３を形成する。このｎ型半導体領域３は、一対のn+型半
導体領域２の夫々で挾まれた領域に構成され、一対のn+
型半導体領域２に比べて化合物半導体基板１の主面から
浅い位置に構成される。
領域の主面に不純物(例えばＳｉ)をイオン打込み法で選
択的に導入し、チャネル形成領域であるｎ型半導体領域
３を形成する。このｎ型半導体領域３は、一対のn+型半
導体領域２の夫々で挾まれた領域に構成され、一対のn+
型半導体領域２に比べて化合物半導体基板１の主面から
浅い位置に構成される。
【００２６】次に、前記ソース領域である一方のn+型半
導体領域２上にソース電極４Ａ、ドレイン領域である他
方のn+型半導体領域２上にドレイン電極４Ｂの夫々を形
成する。このソース電極４Ａ、ドレイン電極４Ｂの夫々
は、化合物半導体基板１の主面上に形成された導電膜に
パターンニングを施すことにより形成される。導電膜は
化合物半導体基板１の主面から例えばＡｕＧｅ膜、Ｎｉ
膜、Ａｕ膜の夫々を順次積層した複合膜で形成される。
導体領域２上にソース電極４Ａ、ドレイン領域である他
方のn+型半導体領域２上にドレイン電極４Ｂの夫々を形
成する。このソース電極４Ａ、ドレイン電極４Ｂの夫々
は、化合物半導体基板１の主面上に形成された導電膜に
パターンニングを施すことにより形成される。導電膜は
化合物半導体基板１の主面から例えばＡｕＧｅ膜、Ｎｉ
膜、Ａｕ膜の夫々を順次積層した複合膜で形成される。
【００２７】次に、前記化合物半導体基板１の素子分離
領域の主面上に絶縁膜５を形成する。この絶縁膜５は、
チャネル形成領域であるｎ型半導体領域３上を避けた領
域に構成されると共に、ソース電極４Ａ、ドレイン電極
４Ｂの夫々のゲート配線６Ｂ側の一部を覆っている。絶
縁膜５は、例えば酸化珪素膜で形成され、１［μｍ］程
度の厚膜で形成される。なお、絶縁膜５は窒化珪素膜で
形成してもよい。窒化珪素膜は酸化珪素膜に比べて絶縁
性が高いので、その膜厚を薄くすることができ、段差を
緩和することができる。
領域の主面上に絶縁膜５を形成する。この絶縁膜５は、
チャネル形成領域であるｎ型半導体領域３上を避けた領
域に構成されると共に、ソース電極４Ａ、ドレイン電極
４Ｂの夫々のゲート配線６Ｂ側の一部を覆っている。絶
縁膜５は、例えば酸化珪素膜で形成され、１［μｍ］程
度の厚膜で形成される。なお、絶縁膜５は窒化珪素膜で
形成してもよい。窒化珪素膜は酸化珪素膜に比べて絶縁
性が高いので、その膜厚を薄くすることができ、段差を
緩和することができる。
【００２８】次に、前記化合物半導体基板１の主面上に
導電材を堆積し、この導電材にパターンニングを施し
て、ｎ型半導体領域３上にゲート電極６Ａを形成すると
共に、化合物半導体基板１の素子分離領域の主面上にゲ
ート配線６Ｂを形成する。この工程において、ゲート配
線６Ｂと化合物半導体基板１の素子分離領域の主面との
間に絶縁膜５が介在される。導電材は例えばＡｌ膜又は
Ａｌ合金膜で形成される。なお、導電材は例えばＷ、Ｗ
Ｓix等のショットキー接合金属で形成してもよい。この
工程により、化合物半導体集積回路装置に塔載されるＭ
ＥＳＦＥＴＱがほぼ完成する。
導電材を堆積し、この導電材にパターンニングを施し
て、ｎ型半導体領域３上にゲート電極６Ａを形成すると
共に、化合物半導体基板１の素子分離領域の主面上にゲ
ート配線６Ｂを形成する。この工程において、ゲート配
線６Ｂと化合物半導体基板１の素子分離領域の主面との
間に絶縁膜５が介在される。導電材は例えばＡｌ膜又は
Ａｌ合金膜で形成される。なお、導電材は例えばＷ、Ｗ
Ｓix等のショットキー接合金属で形成してもよい。この
工程により、化合物半導体集積回路装置に塔載されるＭ
ＥＳＦＥＴＱがほぼ完成する。
【００２９】このように、化合物半導体基板１の素子形
成領域の主面に構成されたＭＥＳＦＥＴＱのゲート電極
６Ａに、前記化合物半導体基板１の素子分離領域の主面
上に構成されたゲート配線６Ｂが一体化される化合物半
導体集積回路装置において、前記化合物半導体基板１の
素子分離領域の主面と前記ゲート配線６Ｂとの間に絶縁
膜５を構成する。この構成により、ＭＥＳＦＥＴＱのソ
ース領域及びドレイン領域である一対のn+型半導体領域
２の夫々のゲート配線６Ｂ側の角部とゲート配線６Ｂと
を絶縁膜５で離隔し、両者間の静電破壊耐圧を高めるこ
とができるので、過大な静電気によるＭＥＳＦＥＴＱの
静電破壊を防止できる。この結果、化合物半導体集積回
路装置の電気的信頼性を高めることができる。
成領域の主面に構成されたＭＥＳＦＥＴＱのゲート電極
６Ａに、前記化合物半導体基板１の素子分離領域の主面
上に構成されたゲート配線６Ｂが一体化される化合物半
導体集積回路装置において、前記化合物半導体基板１の
素子分離領域の主面と前記ゲート配線６Ｂとの間に絶縁
膜５を構成する。この構成により、ＭＥＳＦＥＴＱのソ
ース領域及びドレイン領域である一対のn+型半導体領域
２の夫々のゲート配線６Ｂ側の角部とゲート配線６Ｂと
を絶縁膜５で離隔し、両者間の静電破壊耐圧を高めるこ
とができるので、過大な静電気によるＭＥＳＦＥＴＱの
静電破壊を防止できる。この結果、化合物半導体集積回
路装置の電気的信頼性を高めることができる。
【００３０】また、静電破壊防止回路を用いないで過大
な静電気によるＭＥＳＦＥＴＱの静電破壊を防止できる
ので、静電破壊防止回路の占有面積に相当する分、化合
物半導体集積回路装置の集積度を高めることができる。
な静電気によるＭＥＳＦＥＴＱの静電破壊を防止できる
ので、静電破壊防止回路の占有面積に相当する分、化合
物半導体集積回路装置の集積度を高めることができる。
【００３１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３３】ＭＥＳＦＥＴを塔載する化合物半導体集積
回路装置において、静電破壊を防止でき、電気的信頼性
を高めることができる。
回路装置において、静電破壊を防止でき、電気的信頼性
を高めることができる。
【００３４】また、前記化合物半導体集積回路装置の集
積度を高めることができる。
積度を高めることができる。
【図１】本発明の一実施例であるＭＥＳＦＥＴを塔載す
る化合物半導体集積回路装置の要部平面図。
る化合物半導体集積回路装置の要部平面図。
【図２】図１に示すＡ−Ａ切断線で切った断面図。
【図３】図１に示すＡ−Ａ切断線で切った断面図。
１…化合物半導体基板、２…ソース領域及びドレイン領
域であるn+型半導体領域、３…チャネル形成領域である
ｎ型半導体領域、４Ａ…ソース電極、４Ｂ…ドレイン電
極、５…絶縁膜、６Ａ…ゲート電極、６Ｂ…ゲート配
線、７…層間絶縁膜、７Ａ…接続孔、８Ａ…配線、８Ｂ
…外部端子、Ｑ…ＭＥＳＦＥＴ。
域であるn+型半導体領域、３…チャネル形成領域である
ｎ型半導体領域、４Ａ…ソース電極、４Ｂ…ドレイン電
極、５…絶縁膜、６Ａ…ゲート電極、６Ｂ…ゲート配
線、７…層間絶縁膜、７Ａ…接続孔、８Ａ…配線、８Ｂ
…外部端子、Ｑ…ＭＥＳＦＥＴ。
Claims (3)
- 【請求項１】 化合物半導体基板の素子形成領域の主面
に構成されたＭＥＳＦＥＴのゲート電極に、前記化合物
半導体基板の素子分離領域の主面上に構成されたゲート
配線が一体化される化合物半導体集積回路装置におい
て、前記化合物半導体基板の素子分離領域の主面と前記
ゲート配線との間に絶縁膜を構成したことを特徴とする
化合物半導体集積回路装置。 - 【請求項２】 前記絶縁膜は、前記ＭＥＳＦＥＴのチャ
ネル形成領域である第１半導体領域上を避けた領域に構
成されることを特徴とする請求項１に記載の化合物半導
体集積回路装置。 - 【請求項３】 前記絶縁膜は、前記ＭＥＳＦＥＴのソー
ス領域及びドレイン領域である一対の第２半導体領域の
夫々に接続されるソース電極、ドレイン電極の夫々のゲ
ート配線側の一部を覆っていることを特徴とする請求項
２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17560594A JPH0845959A (ja) | 1994-07-27 | 1994-07-27 | 化合物半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17560594A JPH0845959A (ja) | 1994-07-27 | 1994-07-27 | 化合物半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845959A true JPH0845959A (ja) | 1996-02-16 |
Family
ID=15999021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17560594A Pending JPH0845959A (ja) | 1994-07-27 | 1994-07-27 | 化合物半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845959A (ja) |
-
1994
- 1994-07-27 JP JP17560594A patent/JPH0845959A/ja active Pending
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