JP2004158782A - 化合物半導体装置の製造方法 - Google Patents
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Abstract
【課題】化合物半導体のＦＥＴの製造方法においては、ゲート電極のリフトオフに保護用窒化膜をオーバーエッチングしてレジスト層のオーバーハング形状を形成していたが、レジスト除去液が浸入しにくく、リフトオフが容易でなかった。
【解決手段】チャネル領域形成後、リフトオフ用の窒化膜を形成する工程を追加する。これにより、レジスト除去液の浸入する隙間を広げることができるのでゲート電極のリフトオフが容易となる。つまり窒化膜形成工程を１工程追加するだけで、ゲート電極のリフトオフを容易にし、ＦＥＴの品質および歩留を大幅に大幅に向上させることができる。
【選択図】図１
【解決手段】チャネル領域形成後、リフトオフ用の窒化膜を形成する工程を追加する。これにより、レジスト除去液の浸入する隙間を広げることができるのでゲート電極のリフトオフが容易となる。つまり窒化膜形成工程を１工程追加するだけで、ゲート電極のリフトオフを容易にし、ＦＥＴの品質および歩留を大幅に大幅に向上させることができる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体装置の製造方法に係り、特にゲート電極形成時のリフトオフを容易にする化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図８（Ａ）は、ＧａＡｓ ＦＥＴの概略を示す断面図である。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００５】
図８（Ｂ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００６】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００７】
図９〜図１１を参照して、かかる化合物半導体スイッチ回路装置を例に、従来の化合物半導体装置の製造方法を説明する。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【０００８】
第１の工程：不純物イオン注入の際に基板表面を保護するため、また活性化アニール時に不純物（Ａｓ）が解離するのを防止するため、基板５１全面を約１５０Å程度の厚みの弱い圧縮応力を持ったシリコン窒化膜５３ａで被覆する。１５０Åという厚みは、これ以上厚くすると応力が強くなりアニール時に窒化膜クラックが発生するという意味と、この膜の上からスルーで、ｎ型動作層５２を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため高濃度薄層の動作層濃度プロファイルが得られる、という意味を持つ。次に、予定の動作層５２上のレジスト層ＰＲ１を選択的に窓開けするフォトリソグラフィプロセスを行い、不純物のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される（図９（Ａ））。
【０００９】
第２の工程：前工程で用いたレジスト層ＰＲ１を除去し、全面にキャップアニール用のシリコン窒化膜５３ｂを４００Å程度の膜厚に形成する。この膜は、弱い引っ張り応力を持たせることにより、その下の弱い圧縮応力を持ったシリコン窒化膜５３ａと合わせて活性化アニールの際窒化膜クラックを防ぐ、という目的と、４００Åの厚みを持たせることにより、シリコン窒化膜５３ａの１５０Åと合わせて５５０Åの膜厚とすることにより、この膜の上からスルーで、ｎ＋型のソース領域５６、ドレイン領域５７を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため表面が高濃度のプロファイルが得られ、その後その上にオーミック電極を形成する際のオーミック抵抗を低くできる、という意味を持つ。前工程のシリコン窒化膜５３ａおよび本工程のシリコン窒化膜５３ｂは共に活性化アニール時に窒化膜クラックを発生することなくＡｓが解離するのを防止するために形成されるものであり、以後アニール用窒化膜５３と総称する。
【００１０】
新たにレジスト層ＰＲ２を設け、予定のソース領域５６、ドレイン領域５７、予定の配線６２および電極パッド７０上のレジスト層ＰＲ２を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層ＰＲ２をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線６２および電極パッド７０の下の基板表面にｎ型を与える不純物のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定の電極パッド７０および配線６２の下の基板表面に高濃度領域６０、６１を形成する（図９（Ｂ））。これにより配線６２および電極パッド７０と基板５１は分離され、電極パッド７０、配線６２への空乏層が伸びないので、隣接する電極パッド７０、配線６２はお互いの離間距離を大幅に近接して設けることが可能となる。この後活性化アニールを行う。
【００１１】
第３の工程：新たなレジスト層ＰＲ３を設け、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるアニール用窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層ＰＲ３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図９（Ｃ））。
【００１２】
第４の工程：図１０（Ａ）では、新たなレジスト層ＰＲ４を設け、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線６２部分のレジスト開口から露出したアニール用窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。このとき、レジストＰＲ４開口部分とアニール用窒化膜５３の開口部分とでオーバーハング形状を形成するように、すなわちアニール用窒化膜５３の開口部が、レジスト層ＰＲ４下端の開口部より大きくなるようにアニール用窒化膜５３をオーバーエッチングする。エッチング条件は、５５０Å程度の膜厚のアニール用窒化膜５３であれば７分程度のエッチングでオーバーハング形状となる。予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００１３】
次に、図１０（Ｂ）の如く、ゲート金属層６８としてＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。その後リフトオフによりレジスト層ＰＲ４を除去し、ゲート電極６９、第１電極パッド７０および配線６２を形成する。このとき、上記の如くアニール用窒化膜５３がオーバーエッチされているため、この隙間にレジスト除去液が浸入し、レジスト層ＰＲ４が除去される。（図１０（Ｃ））。
【００１４】
第５の工程：ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジスト層ＰＲ５の窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層ＰＲ５は除去される（図１１（Ａ））。
【００１５】
次に、基板５１全面に新たなレジスト層ＰＲ６を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１１（Ｂ））。パッド金属層７４の他の部分はレジスト層ＰＲ６上に付着されるので、レジスト層ＰＲ６を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１１（Ｃ））。
【００１６】
図１２に、以上の製造方法により形成されたＦＥＴ部分の拡大図を示す。
【００１７】
基板５１にはイオン注入による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００１８】
また、ソース電極６５、ドレイン電極６６およびゲート電極６９は、基板表面を覆うアニール用窒化膜５３を開口し、それぞれソース領域５６、ドレイン領域５７および動作層５２とコンタクトする。
【００１９】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００２０】
【発明が解決しようとする課題】
図１３には、図１０のゲート電極形成工程のＦＥＴ拡大図を示す。ゲート電極形成工程においては、図１３に示す如く、レジスト層ＰＲ４の開口部分と窒化膜５３開口部分とでオーバーハング形状を形成するようにアニール用窒化膜５３をオーバーエッチングし、レジスト除去液を浸入させて、リフトオフを行っていた。しかし、アニール用窒化膜５３は、膜厚がトータルで５５０Å程度であるため、レジスト層ＰＲ４上のゲート金属層６８と基板表面のゲート電極６９との隙間（ｄ１１）および基板５１表面からレジスト層ＰＲ４下端までの隙間ｄ１２が狭く、ゲートリフトオフ時にレジスト除去液が染み込みにくかった。すなわち、リフトオフ工程において、レジスト除去液を染み込ませるのに長い時間を必要とし、又、リフトオフ工程において、超音波のパワーを大きく上げる必要が有り、その分多くのエネルギーを消費する問題があった。
【００２１】
さらにレジストの角の形状が少し丸くなると、ウエファ上にゲート電極６９として残るべき金属と、リフトオフにより除去されるべきレジスト上のゲート金属層６８とが接続状態になり、リフトオフが容易でない問題もあった。この場合は、強い超音波でその接続を引きちぎる処理が必要であり、引きちぎった後にウエファ上に残るゲート電極の端の形状はバリとなって、ゲートーソース間やゲートードレイン間で電気的リークを起こしやすく、生産上の歩留低下や、信頼性上の問題を引き起こす原因となっていた。
【００２２】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、前記第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、前記ソースおよびドレイン領域上の前記第１および第２の絶縁膜を開口し、第１層目の金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上の前記第１および第２の絶縁膜を開口し、第２層目の金属層を付着しゲート電極を形成する工程と、前記第１ソースおよび第１ドレイン電極上に第３層目の金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することにより解決するものである。
【００２３】
第２に、化合物半導体基板表面に第１の絶縁膜、および動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、前記チャネル領域形成後、前記第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、前記ソースおよびドレイン領域の一部が露出するように前記第２の絶縁膜上にレジストを設け前記第１および第２の絶縁膜を開口して第１層目の電極となるオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上の一部が露出するように前記第２の絶縁膜上にレジストを設け前記第１および第２の絶縁膜を開口して第２層目の電極となるゲート金属層を付着し、リフトオフによりゲート電極を形成する工程と、前記第１ソースおよび第１ドレイン電極上に第３層目の電極となるパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することにより解決するものである。
【００２４】
また、前記第２の絶縁膜は、前記第１の絶縁膜と同等の膜厚以上に形成することを特徴とするものである。
【００２５】
また、前記第１および前記第２の絶縁膜の総膜厚を前記ゲート金属層の膜厚以下に形成することを特徴とするものである。
【００２６】
また、前記第１および前記第２の絶縁膜の総膜厚を７００Å以上１３００Å以下に形成することを特徴とするものである。
【００２７】
また、前記第１および前記第２の絶縁膜は窒化膜を堆積して形成することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
【００２８】
また、前記ゲート電極形成工程の第１および前記第２の絶縁膜の開口部を形成する際に、該第１および第２の絶縁膜をオーバーエッチングして前記レジスト下端の開口部よりも前記第１および第２の絶縁膜の開口部を大きく形成することを特徴とするものである。
【００２９】
また、前記第１および第２の絶縁膜の開口部は前記オーバーエッチングにより、前記レジスト下端の開口部よりも０．４μｍ以上大きく形成されることを特徴とするものである。
【００３０】
【発明の実施の形態】
図１から図７を参照して、本発明の化合物半導体装置の製造方法を、スイッチ回路装置を一例に説明する。
【００３１】
図１に本発明の化合物半導体装置を示す。図１（Ａ）は平面図であり、図１（Ｂ）には、図１（Ａ）のＦＥＴのＡ−Ａ線の断面図を示す。尚、図１の回路図は、図８（Ｂ）に示す回路図と同様であるので、説明は省略する。
【００３２】
図１（Ａ）に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１（Ａ）では、パッド金属層と重なるために図示されていない。
【００３３】
各パッド電極および配線層が隣接する部分では、パッド電極及び配線層の下全面または周辺部に高濃度領域６０、６１が設けられる。高濃度領域６０、６１は、パッド電極または配線層の基板当接部の下にその部分よりはみ出して、または基板当接部から数μｍ程度離間して設けられ、所定のアイソレーションを確保している。
【００３４】
図１（Ａ）で、一点鎖線で囲まれる長方形状の領域が、１つのＦＥＴの基板５１に形成されるチャネル領域４４である。下側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が出力端子ＯＵＴ１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９がチャネル領域４４上に櫛歯形状に配置されている。
【００３５】
図１（Ｂ）の如く、基板５１にはイオン注入による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００３６】
ここで、ゲート長Ｌｇは図に示すように、ソース領域とドレイン領域間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１に示すように、ソース領域およびドレイン領域に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の幅の総和（櫛歯の総和）を示し、この場合６００μｍである。
【００３７】
また、ソース電極６５、ドレイン電極６６およびゲート電極６９は、基板表面を覆う第１の絶縁膜であるアニール用窒化膜５３および第２の絶縁膜であるリフトオフ用窒化膜５４を開口し、それぞれソース領域５６、ドレイン領域５７および動作層５２とコンタクトする。
【００３８】
図２から図７を用いて、本実施形態における化合物半導体装置の製造方法を、図１のスイッチ回路装置を例に説明する。尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図１に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。
【００３９】
本発明の化合物半導体装置の製造方法は、化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、チャネル領域形成後、第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、ソースおよびドレイン領域の一部が露出するように第２の絶縁膜上にレジストを設け第１および第２の絶縁膜を開口して第１層目の電極となるオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、動作層上の一部が露出するように第２の絶縁膜上にレジストを設け第１および第２の絶縁膜を開口して第２層目の電極となるゲート金属層を付着し、リフトオフによりゲート電極を形成する工程と、第１ソースおよび第１ドレイン電極上に第３層目の電極となるパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とから構成される。
【００４０】
本発明の第１の工程は、図２に示す如く、化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成することにある。
【００４１】
すなわち、図２（Ａ）の如く不純物のイオン注入から基板表面を保護するため、および活性化アニール時に注入された不純物（Ａｓ）が解離するのを防止するため、ＧａＡｓ等で形成される化合物半導体基板５１全面を弱い圧縮応力を持った約１５０Å程度の厚みのスルーイオン注入用のシリコン窒化膜５３ａで被覆する。１５０Åという厚みは、これ以上厚くすると応力が強くなりアニール時に窒化膜クラックが発生するという意味と、この膜の上からスルーで、ｎ型動作層５２を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため高濃度薄層の動作層濃度プロファイルが得られる、という意味を持つ。次に、予定の動作層５２上のレジスト層ＰＲ１を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層ＰＲ１をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される。
【００４２】
次に、図２（Ｂ）の如く、レジスト層ＰＲ１を除去し、全面にキャップアニール用のシリコン窒化膜５３ｂを約４００Å程度の膜厚で形成する。この膜は、弱い引っ張り応力を持たせることにより、その下の弱い圧縮応力を持ったシリコン窒化膜５３ａと合わせて活性化アニールの際窒化膜クラックを防ぐ、という目的と、４００Åの厚みを持たせることにより、シリコン窒化膜５３ａの１５０Åと合わせて５５０Åの膜厚とすることにより、この膜の上からスルーで、ｎ＋型のソース領域５６、ドレイン領域５７を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため表面が高濃度のプロファイルが得られ、その後その上にオーミック電極を形成する際のオーミック抵抗を低くできる、という意味を持つ。
【００４３】
図２（Ａ）のシリコン窒化膜５３ａおよび図２（Ｂ）で形成したシリコン窒化膜５３ｂは共に活性化アニール時に窒化膜クラックの発生の防止と、不純物（Ａｓ）の解離を防止するために形成される第１の絶縁膜であり、このシリコン窒化膜３５ａ、３５ｂを以後アニール用窒化膜５３と総称する。
【００４４】
全面には新たにレジスト層ＰＲ２を設け、予定のソース領域５６、ドレイン領域５７、予定の配線層６２およびパッド領域７０上のレジスト層ＰＲ２を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層ＰＲ２をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線層６２およびパッド電極７０の下の基板表面に、予定の配線層６２部分およびパッド電極７０部分からはみ出して、又は予定の配線層６２部分およびパッド電極７０部分から数μｍ離してｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成してＦＥＴのチャネル領域４４を形成する。また、同時に予定のパッド領域７０および配線層６２の下の基板表面にパッド領域７０部分および配線層６２部分からはみ出して、またはパッド領域７０および配線層６２から数μｍ離間した基板表面に、高濃度領域６０、６１を形成する。
【００４５】
ＧａＡｓ基板上にパッド電極または配線層を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極または配線層まで到達するとそこで高周波信号の漏れを発生することが考えられる。しかし、パッド電極７０および配線層６２の下の基板５１表面ににパッド領域７０部分および配線層６２部分からはみ出して、またはパッド領域７０および配線層６２から数μｍ離間した基板表面に、ｎ＋型の高濃度領域６０、６１が設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種 ２９Ｓｉ＋で濃度は１〜５×１０１８ｃｍ−３）。これにより配線層６２およびパッド電極７０と基板５１は分離され、パッド電極７０、配線層６２から空乏層が伸びないので、隣接するパッド電極７０、配線層６２はお互いの離間距離を大幅に近接して設けることが可能となる。
【００４６】
この後活性化アニールを行い、動作層５２、ソース領域５６およびドレイン領域５７からなるチャネル領域４４が形成される。
【００４７】
本発明の第２の工程は、図３に示す如く、チャネル領域４４形成後、第１の絶縁膜５３上の全面に第２の絶縁膜５４を形成することにある。
【００４８】
本工程は、本発明の特徴となる工程である。すなわち、全面のレジスト層ＰＲ２を除去し、第１の絶縁膜であるアニール用窒化膜５３上の全面に第２の絶縁膜である窒化膜５４を４５０Å程度の膜厚に形成する。この窒化膜５４は後の工程でリフトオフを容易にするために形成するものであり、以後リフトオフ用窒化膜５４と称する。
【００４９】
リフトオフ用窒化膜５４の膜厚は第１の絶縁膜であるアニール用窒化膜５３と同等の膜厚以上に形成し、且つ、リフトオフ用窒化膜５４とアニール用窒化膜５３の総膜厚を後の工程で蒸着するゲート金属層の膜厚以下に形成する。
【００５０】
具体的には、リフトオフ用窒化膜５４とアニール用窒化膜５３の総膜厚は、７００Å以上１３００Å以下が好適であり、本実施形態では、リフトオフ用窒化膜５４の膜厚として４５０Åを採用した。このリフトオフ用窒化膜５４の膜厚については後述する。
【００５１】
本発明の第３の工程は、図４に示す如く、ソースおよびドレイン領域５６、５７の一部が露出するように第２の絶縁膜５４上にレジストＰＲ３を設け第１および第２の絶縁膜５３、５４を開口して第１層目の電極となるオーミック金属層を付着し第１ソース電極および第１ドレイン電極６６を形成することにある。
【００５２】
まず、レジスト層ＰＲ２を除去し、新たなレジスト層ＰＲ３を設けて予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるアニール用窒化膜５３、リフトオフ用窒化膜５４をＣＦ４プラズマにより除去してソース領域５６およびドレイン領域５７の一部を露出する。引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層ＰＲ３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００５３】
本発明の第４の工程は、図５および図６に示す如く、動作層５２上の一部が露出するように第２の絶縁膜５４上にレジストＰＲ４を設け第１および第２の絶縁膜５３、５４を開口して第２層目の電極となるゲート金属層６８を付着し、リフトオフによりゲート電極６９を形成することにある。
【００５４】
本工程も本発明の特徴となる工程である。
【００５５】
まず図５（Ａ）では、レジスト層ＰＲ３を除去して新たなレジスト層ＰＲ４を設け、予定のゲート電極６９、パッド電極７０および配線層６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、パッド電極７０および配線層６２部分のレジスト開口部から露出したアニール用窒化膜５３およびリフトオフ用窒化膜５４をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線層６２および予定のパッド電極７０部分の基板５１を露出する。
【００５６】
ここで、レジスト層ＰＲ４の開口部と窒化膜５３、５４開口部とでオーバーハング形状を形成するように、すなわちアニール用窒化膜５３およびリフトオフ用窒化膜５４の開口部が、レジスト層ＰＲ４下端の開口部より大きくなるように、アニール用窒化膜５３およびリフトオフ用窒化膜５４をオーバーエッチングする（図５（Ｃ）参照）。
【００５７】
具体的には、アニール用窒化膜５３およびリフトオフ用窒化膜５４の開口部が、レジスト層ＰＲ４下端の開口部よりもゲート電極６９の両側で０．２μｍ以上（サイドエッチ量ＳＥが０．２μｍ以上）、トータルで０．４μｍ以上大きく形成されるようにオーバーエッチングを行う。
【００５８】
本実施形態では、窒化膜５３、５４の総膜厚が１０００Åであり、このときのジャストエッチ（レジスト層ＰＲ４の開口部と実質同等のサイズに開口されるエッチング）時間が６分であり、それより更に２分オーバーエッチングすることにより、サイドエッチ量ＳＥが０．２μｍとなる。
【００５９】
その後、図５（Ｂ）の如く動作層５２および露出した基板５１に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線層６２および第１パッド電極７０を形成する。すなわち、基板５１に第２層目の電極としてのゲート金属層６８となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する
図５（Ｃ）には、このＦＥＴ部分の拡大図を示す。本実施形態においては、アニール用窒化膜５３上に更に同程度の膜厚のリフトオフ用窒化膜５４を形成し、レジスト層ＰＲ４の予定のゲート電極６９領域に露出したアニール用窒化膜５３およびリフトオフ用窒化膜５４を、上記の条件によりサイドエッチ量ＳＥが０．２μｍ程度となるようにオーバーエッチングする。これにより図の如く、レジスト層ＰＲ４の開口部と窒化膜開口部でオーバーハング形状が形成される。
【００６０】
このときリフトオフ用窒化膜５４を形成することにより、レジスト層ＰＲ４上のゲート金属層６８とゲート電極６９との隙間ｄ２１およびオーバーハング形状のレジスト層ＰＲ４と基板５１表面との隙間ｄ２２を、従来のアニール用窒化膜５３のみの場合と比較して、充分広くすることができる。これにより、レジスト除去液が浸入しやすくなり、除去液を染み込ませるのに必要な時間を大幅に短縮できる。又、リフトオフ工程において、超音波は小さいパワーで良く、その分エネルギーの消費は少ない。さらにレジストの角の形状が少し丸くなっても、ウエファ上にゲート電極として残るべき金属と、リフトオフにより除去されるべきレジスト上の金属とは接続状態にならない。従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００６１】
ここで、リフトオフ用窒化膜５４の膜厚について説明する。上述の如くレジスト除去液の浸入を容易にすることのみを考慮すれば、リフトオフ用窒化膜５４を更に厚くすることも考えられる。しかし、窒化膜の膜厚を厚くするとそのデポジションおよびエッチング共に処理時間がかかるばかりでなく、工程バラツキも大きくなる。
【００６２】
また、窒化膜の厚みにバラツキが発生するとゲート長Ｌｇのバラツキの原因となる。つまり所定のゲート長Ｌｇを再現性良く形成するためには、リフトオフ用窒化膜５４およびアニール用窒化膜５３の総膜厚をゲート電極６９（ゲート金属層６８の膜厚）よりも薄くする必要がある。
【００６３】
更に、隙間ｄ２１、ｄ２２を大きくするのであれば窒化膜の膜厚が厚くなればよいのでリフトオフ用窒化膜５４を形成せずにアニール用窒化膜５３の膜厚を厚くすることも考えられる。しかし、例えば２０００Å程度のアニール用窒化膜５３を形成した場合、アニール時に大きな応力が発生し、窒化膜５３のクラックが発生しやすい。また、ソース領域５６およびドレイン領域５７などのｎ＋型イオン注入はこのアニール用窒化膜５３をスルーで行うため、窒化膜が厚い分大きな加速電圧を必要とし、イオン注入マスクとなるレジスト層を硬化させ、かえってレジスト除去がしにくくなる問題もある。
【００６４】
以上の理由から、リフトオフ用の窒化膜５４は、アニール用窒化膜５３と同程度以上の膜厚で、アニール用窒化膜５３およびリフトオフ用窒化膜５４の総膜厚が１３００Å程度以下が好適である。また、アニール用窒化膜５３とは別工程で、さらにはチャネル領域４４のイオン注入工程、アニール工程の後に、リフトオフ用の窒化膜５４を形成することが望ましい。
【００６５】
その後、図６の如く、レジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１パッド電極７０および配線層６２を形成する。上述の如くレジスト除去液の浸入する隙間ｄ２１、ｄ２２が広くなっているので、これにより、レジスト除去液が浸入しやすくなり、除去液を染み込ませるのに必要な時間を大幅に短縮できる。又、従来のように、ゲート電極の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００６６】
本発明の第５の工程は、図７に示す如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１パッド電極７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２パッド電極７７を形成することにある。
【００６７】
図７（Ａ）では、第１ソース電極６５および第１ドレイン電極６６と第１パッド電極７０上のパッシベーション膜７２にコンタクト孔を形成する。ゲート電極６９、配線層６２および第１パッド電極７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１パッド電極７０とのコンタクト部に対して選択的にレジスト層ＰＲ５の窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層ＰＲ５は除去される。
【００６８】
図７（Ｂ）では、第１ソース電極６５および第１ドレイン電極６６と第１パッド電極７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７を形成する。
【００６９】
基板５１全面に新たなレジスト層ＰＲ６を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１パッド電極７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７が形成される。パッド金属層７４の他の部分はレジスト層ＰＲ６上に付着されるので、レジスト層ＰＲ６を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図７（Ｃ））。
【００７０】
以上、ノンドープのＧａＡｓ基板に、イオン注入によりチャネル領域４４を形成するＦＥＴを例に説明したが、ｎ型エピタキシャル層の動作層５２にｎ＋型不純物をイオン注入してチャネル領域４４を形成したＦＥＴに本実施形態を適用してもよく、同様の効果が得られる。ｎ型エピタキシャル層の動作層５２にｎ＋型不純物をイオン注入してチャネル領域４４を形成する場合は、図２に示す本実施形態の第１工程において、アニール用窒化膜５３として窒化膜５３ａおよび窒化膜５３ｂを連続して形成後、ソース領域５６およびドレイン領域５７となるｎ＋型不純物をイオン注入し、チャネル領域４４を形成する。また、ＦＥＴ領域および隣接する高濃度領域の間は絶縁化層により絶縁分離される。
【００７１】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００７２】
第１に、ゲート電極形成におけるリフトオフ工程においてレジスト除去液が浸入しやすくなり、除去液を染み込ませるのに必要な時間を大幅に短縮できる。
【００７３】
第２に、ゲート電極形成におけるリフトオフ工程において、超音波は小さいパワーで良く、その分エネルギーの消費は少ない。
【００７４】
第３に、ゲート電極形成におけるレジストの角の形状が少し丸くなっても、ウエファ上にゲート電極として残るべき金属と、リフトオフにより除去されるべきレジスト上の金属とは接続状態にならない。
【００７５】
従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００７６】
第４に、チャネル領域４４形成後に、窒化膜の追加形成を行うので、アニール用窒化膜を厚くする手法と比較して、アニール時の応力によるクラックの発生を防止し、チャネル領域４４のイオン注入も従来通りの加速電圧でよい。
【００７７】
このように、窒化膜形成工程を１工程追加するだけでＦＥＴの品質を向上させ、歩留も大幅に向上できる。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための断面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【符号の説明】
４４ チャネル領域
５１ ＧａＡｓ基板
５２ 動作層
５３ アニール用窒化膜
５３ａ アニール用窒化膜
５３ｂ アニール用窒化膜
５４ リフトオフ用窒化膜
５６ ソース領域
５７ ドレイン領域
６０ 高濃度領域
６１ 高濃度領域
６２ 配線層
６４ オーミック金属層
６５ 第１ソース電極
６６ 第１ドレイン電極
６８ ゲート金属層
６８ａ Ａｕ層
６９ ゲート電極
７０ 第１パッド電極
７２ 窒化膜
７４ パッド金属層
７５ 第２ソース電極
７６ 第２ドレイン電極
７７ 第２電極パッド
ＰＲ１ レジスト層
ＰＲ２ レジスト層
ＰＲ３ レジスト層
ＰＲ４ レジスト層
ＰＲ５ レジスト層
ＰＲ６ レジスト層
【発明の属する技術分野】
本発明は、化合物半導体装置の製造方法に係り、特にゲート電極形成時のリフトオフを容易にする化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図８（Ａ）は、ＧａＡｓ ＦＥＴの概略を示す断面図である。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００５】
図８（Ｂ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００６】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００７】
図９〜図１１を参照して、かかる化合物半導体スイッチ回路装置を例に、従来の化合物半導体装置の製造方法を説明する。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【０００８】
第１の工程：不純物イオン注入の際に基板表面を保護するため、また活性化アニール時に不純物（Ａｓ）が解離するのを防止するため、基板５１全面を約１５０Å程度の厚みの弱い圧縮応力を持ったシリコン窒化膜５３ａで被覆する。１５０Åという厚みは、これ以上厚くすると応力が強くなりアニール時に窒化膜クラックが発生するという意味と、この膜の上からスルーで、ｎ型動作層５２を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため高濃度薄層の動作層濃度プロファイルが得られる、という意味を持つ。次に、予定の動作層５２上のレジスト層ＰＲ１を選択的に窓開けするフォトリソグラフィプロセスを行い、不純物のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される（図９（Ａ））。
【０００９】
第２の工程：前工程で用いたレジスト層ＰＲ１を除去し、全面にキャップアニール用のシリコン窒化膜５３ｂを４００Å程度の膜厚に形成する。この膜は、弱い引っ張り応力を持たせることにより、その下の弱い圧縮応力を持ったシリコン窒化膜５３ａと合わせて活性化アニールの際窒化膜クラックを防ぐ、という目的と、４００Åの厚みを持たせることにより、シリコン窒化膜５３ａの１５０Åと合わせて５５０Åの膜厚とすることにより、この膜の上からスルーで、ｎ＋型のソース領域５６、ドレイン領域５７を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため表面が高濃度のプロファイルが得られ、その後その上にオーミック電極を形成する際のオーミック抵抗を低くできる、という意味を持つ。前工程のシリコン窒化膜５３ａおよび本工程のシリコン窒化膜５３ｂは共に活性化アニール時に窒化膜クラックを発生することなくＡｓが解離するのを防止するために形成されるものであり、以後アニール用窒化膜５３と総称する。
【００１０】
新たにレジスト層ＰＲ２を設け、予定のソース領域５６、ドレイン領域５７、予定の配線６２および電極パッド７０上のレジスト層ＰＲ２を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層ＰＲ２をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線６２および電極パッド７０の下の基板表面にｎ型を与える不純物のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定の電極パッド７０および配線６２の下の基板表面に高濃度領域６０、６１を形成する（図９（Ｂ））。これにより配線６２および電極パッド７０と基板５１は分離され、電極パッド７０、配線６２への空乏層が伸びないので、隣接する電極パッド７０、配線６２はお互いの離間距離を大幅に近接して設けることが可能となる。この後活性化アニールを行う。
【００１１】
第３の工程：新たなレジスト層ＰＲ３を設け、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるアニール用窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層ＰＲ３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図９（Ｃ））。
【００１２】
第４の工程：図１０（Ａ）では、新たなレジスト層ＰＲ４を設け、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線６２部分のレジスト開口から露出したアニール用窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。このとき、レジストＰＲ４開口部分とアニール用窒化膜５３の開口部分とでオーバーハング形状を形成するように、すなわちアニール用窒化膜５３の開口部が、レジスト層ＰＲ４下端の開口部より大きくなるようにアニール用窒化膜５３をオーバーエッチングする。エッチング条件は、５５０Å程度の膜厚のアニール用窒化膜５３であれば７分程度のエッチングでオーバーハング形状となる。予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００１３】
次に、図１０（Ｂ）の如く、ゲート金属層６８としてＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。その後リフトオフによりレジスト層ＰＲ４を除去し、ゲート電極６９、第１電極パッド７０および配線６２を形成する。このとき、上記の如くアニール用窒化膜５３がオーバーエッチされているため、この隙間にレジスト除去液が浸入し、レジスト層ＰＲ４が除去される。（図１０（Ｃ））。
【００１４】
第５の工程：ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジスト層ＰＲ５の窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層ＰＲ５は除去される（図１１（Ａ））。
【００１５】
次に、基板５１全面に新たなレジスト層ＰＲ６を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１１（Ｂ））。パッド金属層７４の他の部分はレジスト層ＰＲ６上に付着されるので、レジスト層ＰＲ６を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１１（Ｃ））。
【００１６】
図１２に、以上の製造方法により形成されたＦＥＴ部分の拡大図を示す。
【００１７】
基板５１にはイオン注入による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００１８】
また、ソース電極６５、ドレイン電極６６およびゲート電極６９は、基板表面を覆うアニール用窒化膜５３を開口し、それぞれソース領域５６、ドレイン領域５７および動作層５２とコンタクトする。
【００１９】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００２０】
【発明が解決しようとする課題】
図１３には、図１０のゲート電極形成工程のＦＥＴ拡大図を示す。ゲート電極形成工程においては、図１３に示す如く、レジスト層ＰＲ４の開口部分と窒化膜５３開口部分とでオーバーハング形状を形成するようにアニール用窒化膜５３をオーバーエッチングし、レジスト除去液を浸入させて、リフトオフを行っていた。しかし、アニール用窒化膜５３は、膜厚がトータルで５５０Å程度であるため、レジスト層ＰＲ４上のゲート金属層６８と基板表面のゲート電極６９との隙間（ｄ１１）および基板５１表面からレジスト層ＰＲ４下端までの隙間ｄ１２が狭く、ゲートリフトオフ時にレジスト除去液が染み込みにくかった。すなわち、リフトオフ工程において、レジスト除去液を染み込ませるのに長い時間を必要とし、又、リフトオフ工程において、超音波のパワーを大きく上げる必要が有り、その分多くのエネルギーを消費する問題があった。
【００２１】
さらにレジストの角の形状が少し丸くなると、ウエファ上にゲート電極６９として残るべき金属と、リフトオフにより除去されるべきレジスト上のゲート金属層６８とが接続状態になり、リフトオフが容易でない問題もあった。この場合は、強い超音波でその接続を引きちぎる処理が必要であり、引きちぎった後にウエファ上に残るゲート電極の端の形状はバリとなって、ゲートーソース間やゲートードレイン間で電気的リークを起こしやすく、生産上の歩留低下や、信頼性上の問題を引き起こす原因となっていた。
【００２２】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、前記第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、前記ソースおよびドレイン領域上の前記第１および第２の絶縁膜を開口し、第１層目の金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上の前記第１および第２の絶縁膜を開口し、第２層目の金属層を付着しゲート電極を形成する工程と、前記第１ソースおよび第１ドレイン電極上に第３層目の金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することにより解決するものである。
【００２３】
第２に、化合物半導体基板表面に第１の絶縁膜、および動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、前記チャネル領域形成後、前記第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、前記ソースおよびドレイン領域の一部が露出するように前記第２の絶縁膜上にレジストを設け前記第１および第２の絶縁膜を開口して第１層目の電極となるオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上の一部が露出するように前記第２の絶縁膜上にレジストを設け前記第１および第２の絶縁膜を開口して第２層目の電極となるゲート金属層を付着し、リフトオフによりゲート電極を形成する工程と、前記第１ソースおよび第１ドレイン電極上に第３層目の電極となるパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することにより解決するものである。
【００２４】
また、前記第２の絶縁膜は、前記第１の絶縁膜と同等の膜厚以上に形成することを特徴とするものである。
【００２５】
また、前記第１および前記第２の絶縁膜の総膜厚を前記ゲート金属層の膜厚以下に形成することを特徴とするものである。
【００２６】
また、前記第１および前記第２の絶縁膜の総膜厚を７００Å以上１３００Å以下に形成することを特徴とするものである。
【００２７】
また、前記第１および前記第２の絶縁膜は窒化膜を堆積して形成することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
【００２８】
また、前記ゲート電極形成工程の第１および前記第２の絶縁膜の開口部を形成する際に、該第１および第２の絶縁膜をオーバーエッチングして前記レジスト下端の開口部よりも前記第１および第２の絶縁膜の開口部を大きく形成することを特徴とするものである。
【００２９】
また、前記第１および第２の絶縁膜の開口部は前記オーバーエッチングにより、前記レジスト下端の開口部よりも０．４μｍ以上大きく形成されることを特徴とするものである。
【００３０】
【発明の実施の形態】
図１から図７を参照して、本発明の化合物半導体装置の製造方法を、スイッチ回路装置を一例に説明する。
【００３１】
図１に本発明の化合物半導体装置を示す。図１（Ａ）は平面図であり、図１（Ｂ）には、図１（Ａ）のＦＥＴのＡ−Ａ線の断面図を示す。尚、図１の回路図は、図８（Ｂ）に示す回路図と同様であるので、説明は省略する。
【００３２】
図１（Ａ）に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１（Ａ）では、パッド金属層と重なるために図示されていない。
【００３３】
各パッド電極および配線層が隣接する部分では、パッド電極及び配線層の下全面または周辺部に高濃度領域６０、６１が設けられる。高濃度領域６０、６１は、パッド電極または配線層の基板当接部の下にその部分よりはみ出して、または基板当接部から数μｍ程度離間して設けられ、所定のアイソレーションを確保している。
【００３４】
図１（Ａ）で、一点鎖線で囲まれる長方形状の領域が、１つのＦＥＴの基板５１に形成されるチャネル領域４４である。下側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が出力端子ＯＵＴ１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９がチャネル領域４４上に櫛歯形状に配置されている。
【００３５】
図１（Ｂ）の如く、基板５１にはイオン注入による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００３６】
ここで、ゲート長Ｌｇは図に示すように、ソース領域とドレイン領域間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１に示すように、ソース領域およびドレイン領域に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の幅の総和（櫛歯の総和）を示し、この場合６００μｍである。
【００３７】
また、ソース電極６５、ドレイン電極６６およびゲート電極６９は、基板表面を覆う第１の絶縁膜であるアニール用窒化膜５３および第２の絶縁膜であるリフトオフ用窒化膜５４を開口し、それぞれソース領域５６、ドレイン領域５７および動作層５２とコンタクトする。
【００３８】
図２から図７を用いて、本実施形態における化合物半導体装置の製造方法を、図１のスイッチ回路装置を例に説明する。尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図１に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。
【００３９】
本発明の化合物半導体装置の製造方法は、化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、チャネル領域形成後、第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、ソースおよびドレイン領域の一部が露出するように第２の絶縁膜上にレジストを設け第１および第２の絶縁膜を開口して第１層目の電極となるオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、動作層上の一部が露出するように第２の絶縁膜上にレジストを設け第１および第２の絶縁膜を開口して第２層目の電極となるゲート金属層を付着し、リフトオフによりゲート電極を形成する工程と、第１ソースおよび第１ドレイン電極上に第３層目の電極となるパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とから構成される。
【００４０】
本発明の第１の工程は、図２に示す如く、化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成することにある。
【００４１】
すなわち、図２（Ａ）の如く不純物のイオン注入から基板表面を保護するため、および活性化アニール時に注入された不純物（Ａｓ）が解離するのを防止するため、ＧａＡｓ等で形成される化合物半導体基板５１全面を弱い圧縮応力を持った約１５０Å程度の厚みのスルーイオン注入用のシリコン窒化膜５３ａで被覆する。１５０Åという厚みは、これ以上厚くすると応力が強くなりアニール時に窒化膜クラックが発生するという意味と、この膜の上からスルーで、ｎ型動作層５２を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため高濃度薄層の動作層濃度プロファイルが得られる、という意味を持つ。次に、予定の動作層５２上のレジスト層ＰＲ１を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層ＰＲ１をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される。
【００４２】
次に、図２（Ｂ）の如く、レジスト層ＰＲ１を除去し、全面にキャップアニール用のシリコン窒化膜５３ｂを約４００Å程度の膜厚で形成する。この膜は、弱い引っ張り応力を持たせることにより、その下の弱い圧縮応力を持ったシリコン窒化膜５３ａと合わせて活性化アニールの際窒化膜クラックを防ぐ、という目的と、４００Åの厚みを持たせることにより、シリコン窒化膜５３ａの１５０Åと合わせて５５０Åの膜厚とすることにより、この膜の上からスルーで、ｎ＋型のソース領域５６、ドレイン領域５７を形成するためのイオン注入を行うことにより、イオン注入プロファイルのうち表面付近の低濃度部分をカットできるため表面が高濃度のプロファイルが得られ、その後その上にオーミック電極を形成する際のオーミック抵抗を低くできる、という意味を持つ。
【００４３】
図２（Ａ）のシリコン窒化膜５３ａおよび図２（Ｂ）で形成したシリコン窒化膜５３ｂは共に活性化アニール時に窒化膜クラックの発生の防止と、不純物（Ａｓ）の解離を防止するために形成される第１の絶縁膜であり、このシリコン窒化膜３５ａ、３５ｂを以後アニール用窒化膜５３と総称する。
【００４４】
全面には新たにレジスト層ＰＲ２を設け、予定のソース領域５６、ドレイン領域５７、予定の配線層６２およびパッド領域７０上のレジスト層ＰＲ２を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層ＰＲ２をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線層６２およびパッド電極７０の下の基板表面に、予定の配線層６２部分およびパッド電極７０部分からはみ出して、又は予定の配線層６２部分およびパッド電極７０部分から数μｍ離してｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成してＦＥＴのチャネル領域４４を形成する。また、同時に予定のパッド領域７０および配線層６２の下の基板表面にパッド領域７０部分および配線層６２部分からはみ出して、またはパッド領域７０および配線層６２から数μｍ離間した基板表面に、高濃度領域６０、６１を形成する。
【００４５】
ＧａＡｓ基板上にパッド電極または配線層を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極または配線層まで到達するとそこで高周波信号の漏れを発生することが考えられる。しかし、パッド電極７０および配線層６２の下の基板５１表面ににパッド領域７０部分および配線層６２部分からはみ出して、またはパッド領域７０および配線層６２から数μｍ離間した基板表面に、ｎ＋型の高濃度領域６０、６１が設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種 ２９Ｓｉ＋で濃度は１〜５×１０１８ｃｍ−３）。これにより配線層６２およびパッド電極７０と基板５１は分離され、パッド電極７０、配線層６２から空乏層が伸びないので、隣接するパッド電極７０、配線層６２はお互いの離間距離を大幅に近接して設けることが可能となる。
【００４６】
この後活性化アニールを行い、動作層５２、ソース領域５６およびドレイン領域５７からなるチャネル領域４４が形成される。
【００４７】
本発明の第２の工程は、図３に示す如く、チャネル領域４４形成後、第１の絶縁膜５３上の全面に第２の絶縁膜５４を形成することにある。
【００４８】
本工程は、本発明の特徴となる工程である。すなわち、全面のレジスト層ＰＲ２を除去し、第１の絶縁膜であるアニール用窒化膜５３上の全面に第２の絶縁膜である窒化膜５４を４５０Å程度の膜厚に形成する。この窒化膜５４は後の工程でリフトオフを容易にするために形成するものであり、以後リフトオフ用窒化膜５４と称する。
【００４９】
リフトオフ用窒化膜５４の膜厚は第１の絶縁膜であるアニール用窒化膜５３と同等の膜厚以上に形成し、且つ、リフトオフ用窒化膜５４とアニール用窒化膜５３の総膜厚を後の工程で蒸着するゲート金属層の膜厚以下に形成する。
【００５０】
具体的には、リフトオフ用窒化膜５４とアニール用窒化膜５３の総膜厚は、７００Å以上１３００Å以下が好適であり、本実施形態では、リフトオフ用窒化膜５４の膜厚として４５０Åを採用した。このリフトオフ用窒化膜５４の膜厚については後述する。
【００５１】
本発明の第３の工程は、図４に示す如く、ソースおよびドレイン領域５６、５７の一部が露出するように第２の絶縁膜５４上にレジストＰＲ３を設け第１および第２の絶縁膜５３、５４を開口して第１層目の電極となるオーミック金属層を付着し第１ソース電極および第１ドレイン電極６６を形成することにある。
【００５２】
まず、レジスト層ＰＲ２を除去し、新たなレジスト層ＰＲ３を設けて予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるアニール用窒化膜５３、リフトオフ用窒化膜５４をＣＦ４プラズマにより除去してソース領域５６およびドレイン領域５７の一部を露出する。引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層ＰＲ３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００５３】
本発明の第４の工程は、図５および図６に示す如く、動作層５２上の一部が露出するように第２の絶縁膜５４上にレジストＰＲ４を設け第１および第２の絶縁膜５３、５４を開口して第２層目の電極となるゲート金属層６８を付着し、リフトオフによりゲート電極６９を形成することにある。
【００５４】
本工程も本発明の特徴となる工程である。
【００５５】
まず図５（Ａ）では、レジスト層ＰＲ３を除去して新たなレジスト層ＰＲ４を設け、予定のゲート電極６９、パッド電極７０および配線層６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、パッド電極７０および配線層６２部分のレジスト開口部から露出したアニール用窒化膜５３およびリフトオフ用窒化膜５４をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線層６２および予定のパッド電極７０部分の基板５１を露出する。
【００５６】
ここで、レジスト層ＰＲ４の開口部と窒化膜５３、５４開口部とでオーバーハング形状を形成するように、すなわちアニール用窒化膜５３およびリフトオフ用窒化膜５４の開口部が、レジスト層ＰＲ４下端の開口部より大きくなるように、アニール用窒化膜５３およびリフトオフ用窒化膜５４をオーバーエッチングする（図５（Ｃ）参照）。
【００５７】
具体的には、アニール用窒化膜５３およびリフトオフ用窒化膜５４の開口部が、レジスト層ＰＲ４下端の開口部よりもゲート電極６９の両側で０．２μｍ以上（サイドエッチ量ＳＥが０．２μｍ以上）、トータルで０．４μｍ以上大きく形成されるようにオーバーエッチングを行う。
【００５８】
本実施形態では、窒化膜５３、５４の総膜厚が１０００Åであり、このときのジャストエッチ（レジスト層ＰＲ４の開口部と実質同等のサイズに開口されるエッチング）時間が６分であり、それより更に２分オーバーエッチングすることにより、サイドエッチ量ＳＥが０．２μｍとなる。
【００５９】
その後、図５（Ｂ）の如く動作層５２および露出した基板５１に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線層６２および第１パッド電極７０を形成する。すなわち、基板５１に第２層目の電極としてのゲート金属層６８となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する
図５（Ｃ）には、このＦＥＴ部分の拡大図を示す。本実施形態においては、アニール用窒化膜５３上に更に同程度の膜厚のリフトオフ用窒化膜５４を形成し、レジスト層ＰＲ４の予定のゲート電極６９領域に露出したアニール用窒化膜５３およびリフトオフ用窒化膜５４を、上記の条件によりサイドエッチ量ＳＥが０．２μｍ程度となるようにオーバーエッチングする。これにより図の如く、レジスト層ＰＲ４の開口部と窒化膜開口部でオーバーハング形状が形成される。
【００６０】
このときリフトオフ用窒化膜５４を形成することにより、レジスト層ＰＲ４上のゲート金属層６８とゲート電極６９との隙間ｄ２１およびオーバーハング形状のレジスト層ＰＲ４と基板５１表面との隙間ｄ２２を、従来のアニール用窒化膜５３のみの場合と比較して、充分広くすることができる。これにより、レジスト除去液が浸入しやすくなり、除去液を染み込ませるのに必要な時間を大幅に短縮できる。又、リフトオフ工程において、超音波は小さいパワーで良く、その分エネルギーの消費は少ない。さらにレジストの角の形状が少し丸くなっても、ウエファ上にゲート電極として残るべき金属と、リフトオフにより除去されるべきレジスト上の金属とは接続状態にならない。従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００６１】
ここで、リフトオフ用窒化膜５４の膜厚について説明する。上述の如くレジスト除去液の浸入を容易にすることのみを考慮すれば、リフトオフ用窒化膜５４を更に厚くすることも考えられる。しかし、窒化膜の膜厚を厚くするとそのデポジションおよびエッチング共に処理時間がかかるばかりでなく、工程バラツキも大きくなる。
【００６２】
また、窒化膜の厚みにバラツキが発生するとゲート長Ｌｇのバラツキの原因となる。つまり所定のゲート長Ｌｇを再現性良く形成するためには、リフトオフ用窒化膜５４およびアニール用窒化膜５３の総膜厚をゲート電極６９（ゲート金属層６８の膜厚）よりも薄くする必要がある。
【００６３】
更に、隙間ｄ２１、ｄ２２を大きくするのであれば窒化膜の膜厚が厚くなればよいのでリフトオフ用窒化膜５４を形成せずにアニール用窒化膜５３の膜厚を厚くすることも考えられる。しかし、例えば２０００Å程度のアニール用窒化膜５３を形成した場合、アニール時に大きな応力が発生し、窒化膜５３のクラックが発生しやすい。また、ソース領域５６およびドレイン領域５７などのｎ＋型イオン注入はこのアニール用窒化膜５３をスルーで行うため、窒化膜が厚い分大きな加速電圧を必要とし、イオン注入マスクとなるレジスト層を硬化させ、かえってレジスト除去がしにくくなる問題もある。
【００６４】
以上の理由から、リフトオフ用の窒化膜５４は、アニール用窒化膜５３と同程度以上の膜厚で、アニール用窒化膜５３およびリフトオフ用窒化膜５４の総膜厚が１３００Å程度以下が好適である。また、アニール用窒化膜５３とは別工程で、さらにはチャネル領域４４のイオン注入工程、アニール工程の後に、リフトオフ用の窒化膜５４を形成することが望ましい。
【００６５】
その後、図６の如く、レジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１パッド電極７０および配線層６２を形成する。上述の如くレジスト除去液の浸入する隙間ｄ２１、ｄ２２が広くなっているので、これにより、レジスト除去液が浸入しやすくなり、除去液を染み込ませるのに必要な時間を大幅に短縮できる。又、従来のように、ゲート電極の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００６６】
本発明の第５の工程は、図７に示す如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１パッド電極７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２パッド電極７７を形成することにある。
【００６７】
図７（Ａ）では、第１ソース電極６５および第１ドレイン電極６６と第１パッド電極７０上のパッシベーション膜７２にコンタクト孔を形成する。ゲート電極６９、配線層６２および第１パッド電極７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１パッド電極７０とのコンタクト部に対して選択的にレジスト層ＰＲ５の窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層ＰＲ５は除去される。
【００６８】
図７（Ｂ）では、第１ソース電極６５および第１ドレイン電極６６と第１パッド電極７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７を形成する。
【００６９】
基板５１全面に新たなレジスト層ＰＲ６を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１パッド電極７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７が形成される。パッド金属層７４の他の部分はレジスト層ＰＲ６上に付着されるので、レジスト層ＰＲ６を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２パッド電極７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図７（Ｃ））。
【００７０】
以上、ノンドープのＧａＡｓ基板に、イオン注入によりチャネル領域４４を形成するＦＥＴを例に説明したが、ｎ型エピタキシャル層の動作層５２にｎ＋型不純物をイオン注入してチャネル領域４４を形成したＦＥＴに本実施形態を適用してもよく、同様の効果が得られる。ｎ型エピタキシャル層の動作層５２にｎ＋型不純物をイオン注入してチャネル領域４４を形成する場合は、図２に示す本実施形態の第１工程において、アニール用窒化膜５３として窒化膜５３ａおよび窒化膜５３ｂを連続して形成後、ソース領域５６およびドレイン領域５７となるｎ＋型不純物をイオン注入し、チャネル領域４４を形成する。また、ＦＥＴ領域および隣接する高濃度領域の間は絶縁化層により絶縁分離される。
【００７１】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００７２】
第１に、ゲート電極形成におけるリフトオフ工程においてレジスト除去液が浸入しやすくなり、除去液を染み込ませるのに必要な時間を大幅に短縮できる。
【００７３】
第２に、ゲート電極形成におけるリフトオフ工程において、超音波は小さいパワーで良く、その分エネルギーの消費は少ない。
【００７４】
第３に、ゲート電極形成におけるレジストの角の形状が少し丸くなっても、ウエファ上にゲート電極として残るべき金属と、リフトオフにより除去されるべきレジスト上の金属とは接続状態にならない。
【００７５】
従って従来のように、強い超音波でその接続を引きちぎることは無く、ゲート電極の端にバリは発生しないため、ゲートーソース間やゲートードレイン間で電気的リークを起こすことは無く、生産上の歩留が大幅に改善され、信頼性上の問題も無くなる。
【００７６】
第４に、チャネル領域４４形成後に、窒化膜の追加形成を行うので、アニール用窒化膜を厚くする手法と比較して、アニール時の応力によるクラックの発生を防止し、チャネル領域４４のイオン注入も従来通りの加速電圧でよい。
【００７７】
このように、窒化膜形成工程を１工程追加するだけでＦＥＴの品質を向上させ、歩留も大幅に向上できる。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための断面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【符号の説明】
４４ チャネル領域
５１ ＧａＡｓ基板
５２ 動作層
５３ アニール用窒化膜
５３ａ アニール用窒化膜
５３ｂ アニール用窒化膜
５４ リフトオフ用窒化膜
５６ ソース領域
５７ ドレイン領域
６０ 高濃度領域
６１ 高濃度領域
６２ 配線層
６４ オーミック金属層
６５ 第１ソース電極
６６ 第１ドレイン電極
６８ ゲート金属層
６８ａ Ａｕ層
６９ ゲート電極
７０ 第１パッド電極
７２ 窒化膜
７４ パッド金属層
７５ 第２ソース電極
７６ 第２ドレイン電極
７７ 第２電極パッド
ＰＲ１ レジスト層
ＰＲ２ レジスト層
ＰＲ３ レジスト層
ＰＲ４ レジスト層
ＰＲ５ レジスト層
ＰＲ６ レジスト層
Claims (8)
- 化合物半導体基板表面に第１の絶縁膜および、動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、
前記第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、
前記ソースおよびドレイン領域上の前記第１および第２の絶縁膜を開口し、第１層目の金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、
前記動作層上の前記第１および第２の絶縁膜を開口し、第２層目の金属層を付着しゲート電極を形成する工程と、
前記第１ソースおよび第１ドレイン電極上に第３層目の金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することを特徴とする化合物半導体装置の製造方法。 - 化合物半導体基板表面に第１の絶縁膜、および動作層、ソース領域およびドレイン領域からなるチャネル領域を形成する工程と、
前記チャネル領域形成後、前記第１の絶縁膜上の全面に第２の絶縁膜を形成する工程と、
前記ソースおよびドレイン領域の一部が露出するように前記第２の絶縁膜上にレジストを設け前記第１および第２の絶縁膜を開口して第１層目の電極となるオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、
前記動作層上の一部が露出するように前記第２の絶縁膜上にレジストを設け前記第１および第２の絶縁膜を開口して第２層目の電極となるゲート金属層を付着し、リフトオフによりゲート電極を形成する工程と、
前記第１ソースおよび第１ドレイン電極上に第３層目の電極となるパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することを特徴とする化合物半導体装置の製造方法。 - 前記第２の絶縁膜は、前記第１の絶縁膜と同等の膜厚以上に形成することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
- 前記第１および前記第２の絶縁膜の総膜厚を前記ゲート金属層の膜厚以下に形成することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
- 前記第１および前記第２の絶縁膜の総膜厚を７００Å以上１３００Å以下に形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
- 前記第１および前記第２の絶縁膜は窒化膜を堆積して形成することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
- 前記ゲート電極形成工程の第１および前記第２の絶縁膜の開口部を形成する際に、該第１および第２の絶縁膜をオーバーエッチングして前記レジスト下端の開口部よりも前記第１および第２の絶縁膜の開口部を大きく形成することを特徴とする請求項２に記載の化合物半導体装置の製造方法。
- 前記第１および第２の絶縁膜の開口部は前記オーバーエッチングにより、前記レジスト下端の開口部よりも０．４μｍ以上大きく形成されることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
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