TWI792040B - 歐姆合金接觸區密封層 - Google Patents

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Abstract

形成設置在歐姆接觸的側壁與半導體表面之間的相交處的歐姆接觸密封層；在歐姆接觸的側壁與半導體表面之間的相交處上形成歐姆接觸密封層；並且使具有歐姆接觸的半導體經受濕式化學處理。

Description

歐姆合金接觸區密封層
本揭露總體上涉及半導體裝置上的歐姆接觸。
如本領域所知，歐姆接觸被用於許多積體電路應用中。一種這樣的應用是形成場效電晶體(FET)，場效電晶體包含具有源極和汲極接點以及設置在源極接點和汲極接點之間的閘極接點的半導體；閘極接點控制載體在源極接點和汲極接點之間通過半導體的流動。FET需要良好的，即與半導體低電阻歐姆接觸，以減少不需要的電壓降和不需要的功率消耗。更具體地，良好的歐姆接觸需要用於源極和汲極接點的金屬合金化到半導體表面中並產生 高摻雜和低電阻的區域。
對於砷化鎵(GaAs)FET，鎳已被用作源極和汲極接點的底層，並且鎳在高溫合金步驟中擴散到GaAs半導體中。然而，合金化後，鎳(Ni)會形成氧化物，該氧化物會在FET製造中使用的後續濕式化學步驟中從歐姆接觸中瀝濾出。更特別地，在許多FET中，源極和汲極接點形成為與相對高摻雜的半導體層歐姆接觸，而閘極形成為與設置在相對高摻雜的半導體層下方的較低摻雜或未摻雜的半導體層區域蕭特基接觸；這樣的蕭特基接觸區域藉由蝕刻穿過上部半導體層的缺口而暴露以暴露下部半導體層上的閘極接觸區域。在砷化鎵(GaAs)半導體基材料的情況，用於形成缺口的蝕刻劑的一種成分是氧化劑，例如過氧化氫，當與源極和汲極歐姆接觸區接觸時，過氧化氫會導致不需要的鎳的瀝濾。「歐姆滲漏(Ohmic Ooze)」是一種氧化鎳相的形成，其沿歐姆的邊緣噴入閘極通道，其中，NiGaAs相在介電鈍化沉積步驟之前暴露於工藝化學中。如果鎳金屬瀝濾或滲漏足夠嚴重，則會引起短路，從而對FET的良率和可靠性產生不利影響。更詳細地，在歐姆接觸的表面或沿其邊緣的任何暴露的鎳或含鎳合金在隨 後的製程步驟中易於氧化，直到歐姆接觸已經被鈍化。通常僅在蕭特基閘極接點完成之後才沉積諸如使用介電鈍化層的標準鈍化方法，以防止鈍化蝕刻對蕭特基閘極接點的形成的任何影響。
依據本揭露，提供一種方法，包括：沉積設置在歐姆接觸的側壁與半導體表面之間的相交處的歐姆接觸密封層；以及使具有歐姆接觸的該半導體經受濕式化學處理。
在一實施例中，歐姆接觸密封層是多晶的、非晶質的介電質。
在一實施例中，歐姆接觸密封材料包括金屬。
在一實施例中，濕式化學是蝕刻劑。
在一實施例中，提供場效電晶體(FET)，包括：半導體；以及歐姆接觸密封層，設置在歐姆接觸的側壁與半導體表面之間的相交處；該歐姆接觸密封層是非單晶材料。
在一實施例中，提供了一種用於形成場效電 晶體的方法，包括：沉積歐姆接觸密封層在：(a)源極接點的側壁與半導體的表面之間的相交處；以及(b)汲極接點的側壁與該半導體的該表面之間的相交處；在該源極接點與該汲極接點之間的該半導體的該表面中形成缺口；以及在該缺口中形成閘極接點，該閘極接點與該半導體接觸。
在一實施例中，方法包含在該歐姆接觸密封層之上形成鈍化層。
在一實施例中，該閘極接點與該歐姆接觸密封層包括相同的金屬。
在一實施例中，該歐姆接觸密封層在形成該缺口之前形成。
在一實施例中，該歐姆接觸密封層在形成該缺口之後形成。
在一實施例中，提供一種形成場效電晶體(FET)的方法，包括在源極歐姆接觸金屬之上和汲極歐姆接觸金屬之上形成材料，該材料包括閘極蕭特基接觸金屬的部分。
在一實施例中，該源極接點和該汲極接點包括鎳。
在一實施例中，該FET包括砷化鎵。
在一實施例中，該材料是氧化減緩材料，以減緩該源極歐姆接觸金屬和該汲極歐姆接觸金屬的氧化。
在一實施例中，在形成該歐姆接觸金屬之後的處理期間，該材料減緩該歐姆接觸金屬的瀝濾。
在一實施例中，提供一種場效電晶體(FET)，包括：半導體；與該半導體的表面的第一部分歐姆接觸的源極接點；與該半導體的該表面的第二部分歐姆接觸的汲極接點；閘極接點，設置在該源極接點與該汲極接點之間，該閘極接點包括歐姆接觸密封，閘極金屬具有設置與該半導體的該表面的第三部分蕭特基接觸的第一部分，該半導體的該表面的該第三部分與該半導體的該表面的該第一部分和該第二部分橫向間隔開；其中，該歐姆接觸密封、閘極金屬具有第二部分，第二部分設置在該源極接點的側壁與該半導體的該表面的該第一部分的相交處；其中，該歐姆接觸密封、閘極金屬具有第三部分，該第三部分設置在該汲極接點的側壁與該半導體的該表面的該第二部分之間的相交處；並且其中，該歐姆接觸密封的該第二部分、閘極金屬與該歐姆接觸密封的該第三部分、閘極金 屬與該閘極金屬的該第一部分橫向間隔開。
本揭露的一或多個實施例的細節將在以下描述及伴隨的圖式中闡述。根據說明書、圖式以及申請專利範圍，本揭露的其他特徵、目的和優點將是顯而易見的。
10:場效電晶體
10':場效電晶體
12:基板
14:外延層
16:GaAs層
18:歐姆接觸區
20:缺口
22:歐姆接觸密封層
22':蕭特基接觸材料
22'a:部分
22'b:部分
23:介面
25:層
27:電極
30:遮罩
32:窗口
34:金屬層
35:遮罩
37:窗口
40':遮罩
42':窗口
50:遮罩
50':遮罩
51:光阻
52:閘極金屬
S:源極
D:汲極
G:閘極
[圖1]說明根據本揭露的場效電晶體的簡化的示意性截面圖；以及[圖2A至圖2J]是根據本揭露的用於形成圖1的場效電晶體的步驟的簡化的示意性截面圖。
[圖3]說明根據本揭露的另一實施例的場效電晶體的簡化的示意性截面圖；以及[圖4A至圖4D]是根據本揭露的用於形成圖3的另一實施例的場效電晶體的步驟的簡化的示意性截面圖。
各圖式中相似的參考符號指示相似的元件。
參考圖1，如圖所示，場效電晶體(FET)10具有砷化鎵(GaAs)基板12，在基板12的上表面上的低摻雜或 未摻雜的GaAs外延層14，以及N+摻雜(例如，摻雜矽)的GaAs層16。源極S和汲極D接點以將要描述的方式形成在N+摻雜層16的上表面的各個部分上。需要在此說的是，藉由時間和溫度加熱結構使源極和汲極金屬(例如鎳、鍺和金)合金化到N+摻雜的GaAs層16的上表面的各個部分中，以形成合金化的歐姆接觸區18，如圖所示。形成與未摻雜的GaAs外延層14(即蕭特基接觸區)的上部蕭特基接觸的閘極G；需注意，閘極接點G穿過在N+摻雜的GaAs層16的一部分中形成的缺口20，並且該缺口20終止於未摻雜的GaAs外延層14，如圖所示。需注意，以下將詳細描述的歐姆接觸密封層22作為連續材料設置在以下所述的部分上：源極S和汲極D的接點的上部；源極S和汲極D的接點的側壁；接著，在包含源極S和汲極D的接點與N合金歐姆接觸區18之間的介面23的合金歐姆接觸區18的部分上，如所示。在此，舉例而言，歐姆接觸密封層是介電質，在此例如是氧化矽或氮化矽。需注意，密封層22可以是金屬，例如鈦、鉑和金。還需注意，如所示，在歐姆接觸密封層22與閘極接點G之間存在間隙(GAP)。如所示，提供了常規的鈍化/分類層25和電極27。
現在參考圖2A及圖2B，如圖2A所示，提供砷化鎵(GaAs)基板12，在基板12的上表面上的低摻雜或未摻雜的GaAs外延層14以及摻雜的，在此例如為N+摻雜的GaAs層16，並且如圖2B所示，形成遮罩30並在表面上圖案化使其具有窗口或開口32。
參考圖2C，如所示，金屬層34(在此例如為鎳、鍺及金)藉由蒸發塗層法在表面之上依次沉積；需注意，金屬層34的部分穿過形成在遮罩30中的窗口32到N+摻雜的GaAs層16的表面的暴露部分上，如所示。
現在參考圖2D，將遮罩30(圖2C)剝離，從而將金屬層34的部分留在N+摻雜的GaAs層16的表面的先前暴露的部分上，如所示，形成源極S和汲極D接點。
現在參考圖2E，結構在此範例中從400至425攝氏度的溫度範圍內經受加熱，在此範例中為30至60秒，以使金屬34與下方部分的N+摻雜的GaAs層的表面的先前暴露部分合金化，以形成合金的歐姆接觸區18，該合金歐姆接觸區18，包括在N+摻雜的GaAs層中的鎵、砷、鎳、鍺及金合金相。需注意，合金化過程導致合金的歐姆接觸區18橫向擴展到源極S和汲極D接點的側壁之外，如所 示。
現在參考圖2F，歐姆接觸密封層22沉積在結構的整個表面之上，如所示。更具體地，在此藉由在整個晶圓表面之上沉積連續地介電膜形成介電密封，舉例而言，藉由原子層沉積(Atomic Layer Deposition；ALD)沉積的二氧化矽SiO2。
參考圖2G，在歐姆接觸密封層22之上形成光阻遮罩35，該遮罩35具有如圖所示的窗口37。使蝕刻劑(在此例如是氫氟酸)與被遮蓋的表面接觸，以去除歐姆接觸密封層22的由窗口37暴露的部分，進而在剝離遮罩35之後產生如圖2H所示的結構。
參考圖2I，在結構之上形成遮罩50，在該結構的上表面之上具有要形成缺口20的窗口21，如所示。缺口20(圖1)如圖2I所示形成，使用合適的濕式化學蝕刻劑，在此例如檸檬酸。需注意，密封層22防止源極S和汲極D接點中的鎳從合金接觸區18滲漏。
在移除遮罩50之後，如圖2J所示，形成具有在缺口20之上形成在其中的窗口23的新的遮罩51，如所示。閘極金屬52沉積在遮罩51之上，並穿過光阻51中的窗 口23沉積到藉由窗口23暴露的缺口20的表面的部分上，如圖2J所示。
剝離遮罩51，從而移除其上的金屬52，但是將部分閘極金屬52留在缺口20中，以形成與蕭特基接觸區(SCR)蕭特基接觸的閘極接點G。接著以任何常規方式提供常規鈍化/玻璃固化層25和接觸金屬層27，以製造如圖1所示的FET 10。
應該理解的是，除了FET之外，在MMIC電路的其他部分下方的介電密封層可以保留以提供早先的鈍化。
現在參考圖3，場效電晶體(FET)10'具有砷化鎵(GaAs)基板12，在基板12的上表面上的低摻雜或未摻雜的GaAs外延層14，以及N+摻雜(例如，摻雜矽)的GaAs層16。源極S和汲極D接點以將要描述的方式形成在N+摻雜層16的上表面的各自部分上。需要在此說的是，藉由時間和溫度加熱結構使源極和汲極金屬(例如鎳、鍺和金)合金化到N+摻雜的GaAs層16的上表面的各自部分中，以形成合金的歐姆接觸區18，如所示。
形成與未摻雜的GaAs外延層14蕭特基接觸 區(SCR)的上部蕭特基接觸的閘極G接點；需注意，閘極接點穿過在N+摻雜的GaAs層16的部分中形成的缺口20，並且該缺口20終止於未摻雜的GaAs外延層14，如所示。需注意，以下將詳細描述的歐姆接觸密封層/蕭特基接觸材料22'作為連續材料設置在以下所述的部分上：源極S和汲極D的接點的上部22'b；源極S和汲極D的接點的側壁；接著，在包含源極S和汲極D的接點與N合金歐姆接觸區18之間的介面23的合金歐姆接觸區18的部分上，如所示。如以下所述，將歐姆接觸密封層/蕭特基接觸材料22'的部分22'a用於閘極接點G。歐姆接觸密封件22'b和閘極接點22'a由相同的材料22'形成，並且它們在相同的製程步驟形成在FET 10'上。在此，舉例而言，歐姆接觸密封層/蕭特基接觸材料22'的材料是鈦、鉑和金。需注意，在歐姆接觸密封層/蕭特基接觸材料22'的部分22'a與歐姆接觸密封層/蕭特基接觸材料22'的部分22'b之間存在間隙(GAP)，如所示。如所示，提供了常規的鈍化/分類層25和電極27。
現在參考圖4A，在此實施例中，在形成圖2E所示的結構之後，在具有窗口42'的上表面之上形成遮罩40'，以暴露層16的將要形成缺口20的部分，如所示。 缺口20(圖4B)如圖4B所示形成，使用合適的濕式化學蝕刻劑，在此例如檸檬酸；並且，遮罩40'被移除，如圖4C所示。
參考圖4D所示，在所示結構之上形成遮罩50'；並且，歐姆接觸密封層/蕭特基接觸材料22'，在此例如為藉由蒸發塗層法沉積的鈦、鉑和金，穿過遮罩50'中的窗口52，如所示。在剝離遮罩50'之後，從而形成FET 10'，如圖3所示。這些步驟同時形成：在歐姆接觸密封層/蕭特基接觸材料22'與低摻雜GaAs層14之間的閘極電極G 22'a的蕭特基接觸(圖3)；以及歐姆接觸密封層/蕭特基接觸材料22'的另一部分，部分22b'(圖3)：位於源極和汲極接點S和D上；在合金區18上；且在N+摻雜的GaAs層16上；需注意，部分22'b與合金區18接觸並且在N+摻雜的GaAs層16上。部分22'b是氧化減緩材料，以減緩源極歐姆接觸金屬和汲極歐姆接觸金屬的氧化，從而在形成歐姆接觸金屬之後的製程步驟期間減緩歐姆接觸金屬的瀝濾。如所示，形成了常規的鈍化/玻璃固化層25和電極27(圖3)。
現在應該理解，根據本揭露的方法包含沉積設置在歐姆接觸的側壁與半導體表面之間的相交處的歐姆 接觸密封層；以及使具有歐姆接觸的該半導體經受濕式化學處理。此方法可以包含以下一或多個特徵，單獨地或組合地，包含：其中，密封層是金屬；以及其中密封層是固體介電質；或其中濕式化學是蝕刻劑。
現在應當理解，根據本揭露的場效電晶體(FET)，包含：半導體；以及歐姆接觸密封層，設置在歐姆接觸的側壁與半導體表面之間的相交處；該歐姆接觸密封層是非單晶材料。場效電晶體可以包含以下一或多個特徵，單獨地或組合地，包含：其中，歐姆接觸密封層是金屬，或其中歐姆接觸密封層是固體介電質。
現在還應理解，根據本揭露的用於形成場效電晶體的方法包含：沉積歐姆接觸密封層在：(a)源極接點的側壁與半導體的表面之間的相交處；以及(b)汲極接點的側壁與半導體的表面之間的相交處；在源極接點與汲極接點之間的半導體的表面中形成缺口；以及在缺口中形成閘極接點，該閘極接點與半導體接觸。此方法可以包含以下一或多個特徵，單獨地或組合地，包含：在歐姆接觸密封層之上形成鈍化層；其中歐姆接觸密封包括固體介電質；其中歐姆接觸密封層包括金屬；其中閘極接點與歐姆 接觸密封層包括相同的金屬；其中歐姆接觸密封層在形成缺口之前形成；其中歐姆接觸密封層在形成缺口之後形成；其中半導體包括上部半導體層和下部半導體層，並且其中源極接點和汲極接點與上部半導體層的上表面接觸，且其中缺口從上表面穿過第一半導體層到達第二半導體層；其中金屬的部分設置在源極接點和上部半導體層上，金屬的部分設置在汲極接點和上部半導體層上，並且閘極接點包括金屬的第三部分；其中金屬的第三部分與下部半導體層蕭特基接觸；其中歐姆接觸密封的第二部分和第三部分，閘極金屬減緩了源極接點在源極接點的側壁與半導體的表面的第一部分之間的相交處的氧化，並減緩了汲極接點在汲極接點的側壁與半導體的表面的第二部分之間的相交處的氧化；其中半導體的表面的第三部分凹陷在半導體的表面的第一部分和半導體的表面的第二部分之下；其中源極接點和汲極接點包括鎳；或其中半導體包括砷化鎵。
現在還應理解，根據本揭露的場效電晶體(FET)包括：歐姆接觸密封層，設置在：(a)源極接點的側壁與半導體的表面之間的相交處，以及(b)汲極接點的側 壁與半導體的表面之間的相交處；其中，歐姆接觸密封層藉由源極接點與閘極接點之間的歐姆接觸密封層中的間隙，以及汲極電極與閘極電極之間的間隙與閘極接點間隔開；並且其中，歐姆接觸密封層包括非單晶材料。
現在還應理解，根據本揭露的場效電晶體(FET)包含：與上部半導體層的表面歐姆接觸的源極接點；與上部半導體層的表面歐姆接觸的汲極接點；其中，上部半導體層在源極接點與汲極接點之間的半導體的表面中具有缺口，該缺口終止於下部半導體層中；設置在缺口中並與下部半導體層接觸的閘極接點；歐姆接觸密封層，設置在：(a)源極接點的側壁與上部半導體層的表面之間的相交處，以及(b)汲極接點的側壁與上部半導體層的表面之間的相交處；其中，歐姆接觸密封層藉由源極接點與閘極接點之間的歐姆接觸密封層中的間隙以及汲極電極與閘極電極之間的間隙與閘極接點間隔開；並且其中，歐姆接觸密封層包括非單晶材料。場效電晶體可以包含以下一或多個特徵，單獨地或組合地，包含：其中，歐姆接觸密封層是固體介電質，或其中歐姆接觸密封層是金屬。
現在還應理解，根據本揭露的形成場效電晶 體的方法包含：在源極歐姆接觸金屬之上和汲極歐姆接觸金屬之上形成材料，該材料包括閘極蕭特基接觸金屬的部分。此方法可以包含以下一或多個特徵，單獨地或組合地，包含：其中源極接點和汲極接點包括鎳；其中FET包括砷化鎵；其中該材料是氧化減緩材料，以減緩源極歐姆接觸金屬和汲極歐姆接觸金屬的氧化；或其中在形成歐姆接觸金屬之後的處理期間，該材料減緩歐姆接觸金屬的瀝濾。
現在還應理解，根據本揭露的場效電晶體(FET)包含：半導體；與半導體的表面的第一部分歐姆接觸的源極接點；與半導體的表面的第二部分歐姆接觸的汲極接點；閘極接點，設置在源極接點與汲極接點之間，閘極接點包括歐姆接觸密封，閘極金屬具有設置與半導體的表面的第三部分蕭特基接觸的第一部分，半導體的表面的第三部分與半導體的表面的第一部分和第二部分橫向間隔開；其中，歐姆接觸密封、閘極金屬具有第二部分，第二部分設置在源極接點的側壁與半導體的表面的第一部分的相交處；其中，歐姆接觸密封、閘極金屬具有第三部分，第三部分設置在汲極接點的側壁與半導體的表面的第二部 分之間的相交處；以及並且其中，歐姆接觸密封的第二部分、閘極金屬與歐姆接觸密封的第三部分、閘極金屬與閘極金屬的第一部分橫向間隔開。場效電晶體可以包含以下一或多個特徵，單獨地或組合地，包含：其中半導體的表面的第三部分凹陷在半導體的表面的第一部分和半導體的表面的第二部分之下；其中源極接點和汲極接點包括鎳；或其中半導體包括砷化鎵。
現在應當理解，根據本揭露的場效電晶體(FET)，包含：半導體；以及歐姆接觸密封層，設置在歐姆接觸的側壁與半導體表面之間的相交處；該歐姆接觸密封層是多晶的、非晶質的介電質、或包括金屬。
本揭露的多個實施例已經被描述。然而，將理解的是，在不脫離本揭露的精神和範圍的情況下，可以做出各種修改。因此，其他實施例也在所附請求項的範圍內。
10:場效電晶體
12:基板
14:外延層
16:GaAs層
18:歐姆接觸區
20:缺口
22:歐姆接觸密封層
23:介面
25:層
27:電極
52:閘極金屬

Claims (16)

  1. 一種形成場效電晶體的方法，包括：沉積歐姆接觸密封層在：(a)源極接點的側壁與半導體的表面之間的相交處，以及(b)汲極接點的側壁與該半導體的該表面之間的相交處；在該源極接點與該汲極接點之間的該半導體的該表面中形成缺口；在該缺口中形成閘極接點，該閘極接點與該半導體接觸；以及在該歐姆接觸密封層之上形成鈍化層。
  2. 如請求項1之方法，其中該半導體包括上部半導體層和下部半導體層，並且其中該源極接點和該汲極接點與該上部半導體層的上表面接觸，且其中該缺口從該上表面穿過該上部半導體層到達該下部半導體層。
  3. 如請求項1之方法，其中該歐姆接觸密封層在形成該缺口之前形成。
  4. 如請求項1之方法，其中該歐姆接觸密封層包括固體介電質。
  5. 如請求項1之方法，其中該半導體包括上 部半導體層和下部半導體層，並且其中該源極接點和該汲極接點與該上部半導體層的上表面接觸，且其中該缺口從該上表面穿過該上部半導體層到達該下部半導體層。
  6. 一種形成場效電晶體的方法，包括：沉積歐姆接觸密封層在：(a)源極接點的側壁與半導體的表面之間的相交處，以及(b)汲極接點的側壁與該半導體的該表面之間的相交處；在該源極接點與該汲極接點之間的該半導體的該表面中形成缺口；在該缺口中形成閘極接點，該閘極接點與該半導體接觸，其中該歐姆接觸密封層包括金屬，並且其中該閘極接點與該歐姆接觸密封層包括相同的金屬。
  7. 如請求項6之方法，其中該歐姆接觸密封層在形成該缺口之後形成。
  8. 一種場效電晶體(FET)，包括：與上部半導體層的表面歐姆接觸的源極接點；與該上部半導體層的該表面歐姆接觸的汲極接點； 其中，該上部半導體層在該源極接點與該汲極接點之間的該半導體的該表面中具有缺口，該缺口終止於下部半導體層中；設置在該缺口中並與該下部半導體層接觸的閘極接點；以及歐姆接觸密封層，設置在：(a)該源極接點的側壁與該上部半導體層的該表面之間的相交處，以及(b)該汲極接點的側壁與該上部半導體層的該表面之間的相交處；其中，該歐姆接觸密封層藉由該源極接點與該閘極接點之間的該歐姆接觸密封層中的間隙以及汲極電極與閘極電極之間的間隙與該閘極接點間隔開；並且其中，該歐姆接觸密封層包括非單晶材料。
  9. 如請求項8之FET，其中該歐姆接觸密封層是固體介電質。
  10. 如請求項8之FET，其中該歐姆接觸密封層是金屬。
  11. 如請求項10之FET，其中該金屬的部分設置在該源極接點和該上部半導體層上，該金屬的部分設置在該汲極接點和該上部半導體層上，並且該閘極接點包 括該金屬的第三部分。
  12. 如請求項11之FET，其中該金屬的該第三部分與該下部半導體層蕭特基接觸。
  13. 一種場效電晶體(FET)，包括：半導體；與該半導體的表面的第一部分歐姆接觸的源極接點；與該半導體的該表面的第二部分歐姆接觸的汲極接點；閘極接點，設置在該源極接點與該汲極接點之間，該閘極接點包括歐姆接觸密封，閘極金屬具有設置與該半導體的該表面的第三部分蕭特基接觸的第一部分，該半導體的該表面的該第三部分與該半導體的該表面的該第一部分和該第二部分橫向間隔開；其中，該歐姆接觸密封、該閘極金屬具有第二部分，該第二部分設置在該源極接點的側壁與該半導體的該表面的該第一部分的相交處；其中，該歐姆接觸密封、該閘極金屬具有第三部分，該第三部分設置在該汲極接點的側壁與該半導體的該表面的該第二部分之間的相交處； 其中，該歐姆接觸密封的該第二部分、閘極金屬與該歐姆接觸密封的該第三部分、閘極金屬與該閘極金屬的該第一部分橫向間隔開；並且其中，該歐姆接觸密封的該第二部分和該第三部分，該閘極金屬減緩了該源極接點在該源極接點的該側壁與該半導體的該表面的該第一部分之間的該相交處的氧化，並減緩了該汲極接點在該汲極接點的該側壁與該半導體的該表面的該第二部分之間的該相交處的氧化。
  14. 如請求項13之FET，其中該半導體的該表面的該第三部分凹陷在該半導體的該表面的該第一部分和該半導體的該表面的該第二部分之下。
  15. 如請求項13之FET，其中該源極接點和該汲極接點包括鎳。
  16. 如請求項15之FET，其中該半導體包括砷化鎵。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695869A (en) * 1983-05-31 1987-09-22 Kabushiki Kaisha Toshiba GAAS semiconductor device
EP1630860A2 (en) * 1998-09-29 2006-03-01 Raytheon Company Pseudomorphic high electron mobility transistors
US20090078966A1 (en) * 2007-09-25 2009-03-26 Nec Electronics Corporation Field-effect transistor, semiconductor chip and semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6050072B2 (ja) 1977-12-22 1985-11-06 ソニー株式会社 半導体装置の製造方法
US5063174A (en) 1990-09-18 1991-11-05 Polaroid Corporation Si/Au/Ni alloyed ohmic contact to n-GaAs and fabricating process therefor
US5459107A (en) * 1992-06-05 1995-10-17 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US5330585A (en) 1992-10-30 1994-07-19 Spectrolab, Inc. Gallium arsenide/aluminum gallium arsenide photocell including environmentally sealed ohmic contact grid interface and method of fabricating the cell
KR0144821B1 (ko) 1994-05-16 1998-07-01 양승택 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법
US6005267A (en) * 1995-09-29 1999-12-21 Itt Corporation MES/MIS FET with split-gate RF input
US6194747B1 (en) 1997-09-29 2001-02-27 Nec Corporation Field effect transistor
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US7332795B2 (en) 2004-05-22 2008-02-19 Cree, Inc. Dielectric passivation for semiconductor devices
JP5217301B2 (ja) 2007-08-28 2013-06-19 富士通株式会社 化合物半導体装置とその製造方法
RU2402103C1 (ru) 2009-09-10 2010-10-20 Закрытое акционерное общество "Научно-производственная фирма Микран" СПОСОБ ПАССИВАЦИИ ПОВЕРХНОСТИ GaAs
US9024324B2 (en) 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
FR3026892B1 (fr) 2014-10-03 2017-12-01 Thales Sa Transistor a effet de champ avec contact de drain mixte optimise et procede de fabrication
JP6787212B2 (ja) 2017-03-24 2020-11-18 住友電気工業株式会社 半導体装置の製造方法
JP6953886B2 (ja) 2017-08-10 2021-10-27 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4695869A (en) * 1983-05-31 1987-09-22 Kabushiki Kaisha Toshiba GAAS semiconductor device
EP1630860A2 (en) * 1998-09-29 2006-03-01 Raytheon Company Pseudomorphic high electron mobility transistors
US20090078966A1 (en) * 2007-09-25 2009-03-26 Nec Electronics Corporation Field-effect transistor, semiconductor chip and semiconductor device

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