JPS6050072B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6050072B2 JPS6050072B2 JP15363777A JP15363777A JPS6050072B2 JP S6050072 B2 JPS6050072 B2 JP S6050072B2 JP 15363777 A JP15363777 A JP 15363777A JP 15363777 A JP15363777 A JP 15363777A JP S6050072 B2 JPS6050072 B2 JP S6050072B2
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- JP
- Japan
- Prior art keywords
- epitaxial layer
- window
- forming
- recess
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は半導体装置、特にゲート部分にショットキ接
合部を有するショットキバリアＦＥＴの製造方法に関す
るものである。
合部を有するショットキバリアＦＥＴの製造方法に関す
るものである。
ショットキバリアＦＥＴ（ショットキゲートＦＥＴと
もいう。
もいう。
）のうちで、ＧａＡｓを用いたものは、いわゆるＸバン
ド帯での増幅素子として注目されているが、その素材と
なるＧａＡｓの性質により、（１）熱的に不安定で、〜
５００℃が限度であり、場 合によつてはもつと低温度
が限度となる。
ド帯での増幅素子として注目されているが、その素材と
なるＧａＡｓの性質により、（１）熱的に不安定で、〜
５００℃が限度であり、場 合によつてはもつと低温度
が限度となる。
（２）各種の酸に比較的容易に溶けるので、前処理 に
用いる薬品には限りがある。（３）熱伝導度がＳｉの１
ハ程度と小さく、パワーを扱う素子の場合には熱の放散
を良くするため、 基板の厚みを薄くする必要がある。
用いる薬品には限りがある。（３）熱伝導度がＳｉの１
ハ程度と小さく、パワーを扱う素子の場合には熱の放散
を良くするため、 基板の厚みを薄くする必要がある。
（４）ＧａＡｓはへき開性が強く、割れやすい。
（５）拡散が簡単に行なえず、またソース、ドレイ ン
電極等等のオーミック接合は、一般にアロイ ングによ
つて行なわれる。等の製造工程上の制限があり、Ｓｉと
同様には考えられない。
電極等等のオーミック接合は、一般にアロイ ングによ
つて行なわれる。等の製造工程上の制限があり、Ｓｉと
同様には考えられない。
このため、ＧａＡｓショットキバリアＦＥＴに適した製
造工程が必要とされている。 ここで、従来の製造工程
について第１図Ａ−Ｄを参照しながら説明すると、まず
第１図Ａに示すように、半絶縁性のＧａＡｓ基板１上に
ｎ１厘ＧａＡｓ層２をエピタキシャル成長形成し、され
にこの層２上にｎ”１厘ＧａＡｓ層３をエピタキシャル
成長形成する。次に第１図Ｂに示すように、ｎ”１厘の
エピタキシャル成長層３上にソース電極４およびドレイ
ン電極５を蒸着、フォトエッチング等により形成し、加
熱してアロイングし、オーミック接種させる。次に第１
図Ｃに示すように、ＳｉＯ２等の絶縁膜６を気相成長法
等により被着形成し、フォトエッチングにより窓部７を
形成した後、この絶縁膜６をエッチングマスクとして、
上記窓部７下方のエピタキシャル成長層３、２をエッチ
ングし、凹部８を形成する。この凹部８はｎ１１型のエ
ピタキシャル層３を貫通し、ｎ１厘のエピタキシヤル層
２にまで達している。次に第１図Ｄに示すように、窓部
７上方より、ショットキ接合用の金属、たとえば、Ｗ．
．ＭＯ．．Ｔｉ．．Ｎｉ．．Ａｌ、Ｐｔ等を蒸着し、ゲ
ート電極９を形成する。次に不要金属や絶縁物をリフト
オフ、あるいはフォトエッチング等により除去する。こ
のようにして得られたショットキバリアＦＥＴは、第２
図に示す構造、すなわち半絶縁性Ｇａ．Ａｓ基板１１上
にｎ＋エピタキシャル層１２を形成し、このエピタキシ
ャル層１２上にソース電極１３、ドレイン電極１４、お
よびゲート電極１５を配置した構造のショットキバリア
ＦＥＴｌ６に比べれば次のような利点がある。
造工程が必要とされている。 ここで、従来の製造工程
について第１図Ａ−Ｄを参照しながら説明すると、まず
第１図Ａに示すように、半絶縁性のＧａＡｓ基板１上に
ｎ１厘ＧａＡｓ層２をエピタキシャル成長形成し、され
にこの層２上にｎ”１厘ＧａＡｓ層３をエピタキシャル
成長形成する。次に第１図Ｂに示すように、ｎ”１厘の
エピタキシャル成長層３上にソース電極４およびドレイ
ン電極５を蒸着、フォトエッチング等により形成し、加
熱してアロイングし、オーミック接種させる。次に第１
図Ｃに示すように、ＳｉＯ２等の絶縁膜６を気相成長法
等により被着形成し、フォトエッチングにより窓部７を
形成した後、この絶縁膜６をエッチングマスクとして、
上記窓部７下方のエピタキシャル成長層３、２をエッチ
ングし、凹部８を形成する。この凹部８はｎ１１型のエ
ピタキシャル層３を貫通し、ｎ１厘のエピタキシヤル層
２にまで達している。次に第１図Ｄに示すように、窓部
７上方より、ショットキ接合用の金属、たとえば、Ｗ．
．ＭＯ．．Ｔｉ．．Ｎｉ．．Ａｌ、Ｐｔ等を蒸着し、ゲ
ート電極９を形成する。次に不要金属や絶縁物をリフト
オフ、あるいはフォトエッチング等により除去する。こ
のようにして得られたショットキバリアＦＥＴは、第２
図に示す構造、すなわち半絶縁性Ｇａ．Ａｓ基板１１上
にｎ＋エピタキシャル層１２を形成し、このエピタキシ
ャル層１２上にソース電極１３、ドレイン電極１４、お
よびゲート電極１５を配置した構造のショットキバリア
ＦＥＴｌ６に比べれば次のような利点がある。
まず、オーミック接合用のソース電極４、ドレイン電極
５がｎ＋＋型エピタキシャル層３上に形成されているた
め接触抵抗率ρ。が小さくなる。また、ｎ＋＋型エピタ
キシャル層３、ｎ＋型エピタキシャル層２の２層構造で
あるため、内部抵抗が大幅に減少可能である。しかしが
ら、ゲート電極９は、凹部８の内部側面に露出している
ｎ＋＋型のエピタキシャル層３と接近するおそれは大き
く、ＦＥＴ素子のゲート耐圧の劣化の原因となることが
多い。
５がｎ＋＋型エピタキシャル層３上に形成されているた
め接触抵抗率ρ。が小さくなる。また、ｎ＋＋型エピタ
キシャル層３、ｎ＋型エピタキシャル層２の２層構造で
あるため、内部抵抗が大幅に減少可能である。しかしが
ら、ゲート電極９は、凹部８の内部側面に露出している
ｎ＋＋型のエピタキシャル層３と接近するおそれは大き
く、ＦＥＴ素子のゲート耐圧の劣化の原因となることが
多い。
また、ゲート電極９は絶縁膜６の窓部７を介して蒸着形
成され、自己整合（セルフアライン）されるが、窓部７
の寸法は高精度を要求され、また蒸着されるゲート電極
９は、窓部７よりもやや大きめに形成されること等によ
り、ゲート長を短かくするのが困難となり、通常〜１．
５μｍ以上となる場合が多い。本発明はこのような欠点
を除去し、ゲート電極９とｎ＋＋型エピタキシャル層３
との接触等が完全に防止できるとともに、ゲート長の制
御が高精度に行なえ、従来よりもさらに短かいゲート長
が得られるような半導体装置の製造方法の提供を目的一
とする。
成され、自己整合（セルフアライン）されるが、窓部７
の寸法は高精度を要求され、また蒸着されるゲート電極
９は、窓部７よりもやや大きめに形成されること等によ
り、ゲート長を短かくするのが困難となり、通常〜１．
５μｍ以上となる場合が多い。本発明はこのような欠点
を除去し、ゲート電極９とｎ＋＋型エピタキシャル層３
との接触等が完全に防止できるとともに、ゲート長の制
御が高精度に行なえ、従来よりもさらに短かいゲート長
が得られるような半導体装置の製造方法の提供を目的一
とする。
以下、本発明の好ましい一実施例について第３図Ａ−Ｈ
を参照しながら説明する。
を参照しながら説明する。
第３図Ａに示す半絶縁性基板２１は、たとえばＣｒある
いはＯをドープしたＧａＡｓ基板てある。
いはＯをドープしたＧａＡｓ基板てある。
この基板２１上に、第１導電型で高不純物濃度、たとえ
ばｎ＋型のエピタキシャル層２２を形成し、次にエピタ
キシャル層２２上に同一導電型でさらに高不純物濃度、
たとえばｎ＋＋型（不純物濃度〜５×１０１７ｃＴｎ−
３以上）のエピタキシャル層２３を成長形成する（第３
図Ｂ参照）。次に、このエピタキシャル層２３上に、オ
ーミック接合用の金属層を蒸着等により形成し、フォト
エッチング処理して第３図Ｃに示すようなソース電極２
牡およびドレイン電極２５を形成する。ここでＧａＡｓ
基板の場合には、加熱処理してオーミック接合部を合金
構造（いわゆるオーミックアロイ）とする必要がある。
次に、これら電極２４，２５、およびエピタキシャル層
２３上にマスク層としてＳｉＯ２、ＳｉＯ、ＳｌＮ等の
絶縁膜２６を成長形成する（第３図Ｄ参照）。
ばｎ＋型のエピタキシャル層２２を形成し、次にエピタ
キシャル層２２上に同一導電型でさらに高不純物濃度、
たとえばｎ＋＋型（不純物濃度〜５×１０１７ｃＴｎ−
３以上）のエピタキシャル層２３を成長形成する（第３
図Ｂ参照）。次に、このエピタキシャル層２３上に、オ
ーミック接合用の金属層を蒸着等により形成し、フォト
エッチング処理して第３図Ｃに示すようなソース電極２
牡およびドレイン電極２５を形成する。ここでＧａＡｓ
基板の場合には、加熱処理してオーミック接合部を合金
構造（いわゆるオーミックアロイ）とする必要がある。
次に、これら電極２４，２５、およびエピタキシャル層
２３上にマスク層としてＳｉＯ２、ＳｉＯ、ＳｌＮ等の
絶縁膜２６を成長形成する（第３図Ｄ参照）。
この絶縁膜２６に、第３図Ｅに示すような窓部２７を、
フォトエッチング等により形成する。この窓部２７は上
記ソース電極２４とドレイン電極２５との中間部のゲー
ト位置に形成されるものである。このような窓部２７が
形成された絶縁膜２６をエッチングマスクとして、上記
エピタキシャル層２３，２２をエッチングし、第３図Ｆ
に示すような凹部２８を形成する。
フォトエッチング等により形成する。この窓部２７は上
記ソース電極２４とドレイン電極２５との中間部のゲー
ト位置に形成されるものである。このような窓部２７が
形成された絶縁膜２６をエッチングマスクとして、上記
エピタキシャル層２３，２２をエッチングし、第３図Ｆ
に示すような凹部２８を形成する。
この凹部２８はｎ＋＋型のエピタキシャル層２３を貫通
し、酎型のエピタキシャル層２２にまで達している。ま
た、エッチングは窓部２７からエピタキシャル層２３，
２２内に向かつて進むから、窓部２７近傍の絶縁膜２６
は凹部２８の開口端部にひさし状に残つている。次に、
絶縁膜２６をマスクとし、窓部２７を介して第３図Ｇの
矢印Ａ，ｂ方向からＳｉＯ２、ＳｌＯ、ＳｉＮ等の絶縁
物２９ａ，２９ｂを蒸着あるいはスパッタリングにより
形成する。
し、酎型のエピタキシャル層２２にまで達している。ま
た、エッチングは窓部２７からエピタキシャル層２３，
２２内に向かつて進むから、窓部２７近傍の絶縁膜２６
は凹部２８の開口端部にひさし状に残つている。次に、
絶縁膜２６をマスクとし、窓部２７を介して第３図Ｇの
矢印Ａ，ｂ方向からＳｉＯ２、ＳｌＯ、ＳｉＮ等の絶縁
物２９ａ，２９ｂを蒸着あるいはスパッタリングにより
形成する。
これら絶縁物２９ａ，２９ｂは、凹部２８の内部側に形
成されるものであり、少なくとも一方（たとえは下レイ
ン側の絶縁物２９ａのみ）形成すれば足りる。また、第
３図Ｇに示すように、窓部２７の直下部では、これら絶
縁物２９ａ，２９ｂの間に凹部２８の底面であるｎ＋型
エピタキシャル層２２の一部が露出している。
成されるものであり、少なくとも一方（たとえは下レイ
ン側の絶縁物２９ａのみ）形成すれば足りる。また、第
３図Ｇに示すように、窓部２７の直下部では、これら絶
縁物２９ａ，２９ｂの間に凹部２８の底面であるｎ＋型
エピタキシャル層２２の一部が露出している。
この場合、絶縁物２９ａ，２９ｂの材料は、上記絶縁膜
２６と異なるものの方が好ましい。次に、窓部２７上部
よりショットキ金属、たとえばＷ．ＭＯ．Ｔｉ．Ｎｉ．
Ａｌ、Ｐｔ等を、第３図Ｈの矢印方向に蒸着あるいはス
パッタリングし、ゲート電極３０を形成する。
２６と異なるものの方が好ましい。次に、窓部２７上部
よりショットキ金属、たとえばＷ．ＭＯ．Ｔｉ．Ｎｉ．
Ａｌ、Ｐｔ等を、第３図Ｈの矢印方向に蒸着あるいはス
パッタリングし、ゲート電極３０を形成する。
このゲート電極３０は、絶縁物２９ａ，２９ｂ間に露出
していた耐型エピタキシャル層２２の一部とショットキ
接合を形成する。さらに、不要金属および不要絶縁物を
リフトオフ、あるいはフォトエッチング等により除去し
、上記ソース電極２４やドレイン電極２５を露出させ、
これら電極２４，２５やゲート電極３０を外部導出リー
ド線等と電気的に接続して、ショットキバリアＦＥＴを
得る。
していた耐型エピタキシャル層２２の一部とショットキ
接合を形成する。さらに、不要金属および不要絶縁物を
リフトオフ、あるいはフォトエッチング等により除去し
、上記ソース電極２４やドレイン電極２５を露出させ、
これら電極２４，２５やゲート電極３０を外部導出リー
ド線等と電気的に接続して、ショットキバリアＦＥＴを
得る。
以上のような製造工程によれば、凹部２８の内側面に露
出するｎ＋＋型エピタキシャル層２３については、凹部
２８の内側部に絶縁物２９ａ，２９ｂが配置されること
により、ゲート電極３０と完全に分離され、逆耐圧特性
や絶縁破壊強度等が向上する。
出するｎ＋＋型エピタキシャル層２３については、凹部
２８の内側部に絶縁物２９ａ，２９ｂが配置されること
により、ゲート電極３０と完全に分離され、逆耐圧特性
や絶縁破壊強度等が向上する。
また、絶縁物２９の蒸着方向（第３図Ｇの矢印Ａ，ｂ方
向）を適当な角度とすることにより、ゲート長を制御で
き、容易に従来よりも短かくできる。
向）を適当な角度とすることにより、ゲート長を制御で
き、容易に従来よりも短かくできる。
第１図Ａ−Ｄは従来例の製造工程に沿つた断面図、第２
図は他の従来例の断面図、第３図Ａ−Ｈは本発明の一実
施例の製造工程に沿つた断面図である。 ２１・・・・・・半絶縁性基板、２２・・・・・ｎ＋型
エピタキシャル層、２３・・・・・・ｎ＋＋型エピタキ
シャル層、２４・・・・・・ソース電極、２５・・・・
・・ドレイン電極、２６・・・・・・絶縁膜、２７・・
・・・・窓部、２８・・・・・凹部、２９・・・・・・
絶縁物、３０・・・・・・ゲート電極。
図は他の従来例の断面図、第３図Ａ−Ｈは本発明の一実
施例の製造工程に沿つた断面図である。 ２１・・・・・・半絶縁性基板、２２・・・・・ｎ＋型
エピタキシャル層、２３・・・・・・ｎ＋＋型エピタキ
シャル層、２４・・・・・・ソース電極、２５・・・・
・・ドレイン電極、２６・・・・・・絶縁膜、２７・・
・・・・窓部、２８・・・・・凹部、２９・・・・・・
絶縁物、３０・・・・・・ゲート電極。
Claims (1)
- １ 半絶縁性基板に第１導電型で高不純物濃度の第１の
エピタキシャル層を形成する工程と、該第１のエピタキ
シャル層上に、上記第１導電型で高不純物濃度の第２の
エピタキシャル層を形成する工程と、該第２のエピタキ
シャル層上にソースおよびドレイン電極を形成する工程
と、これら電極および上記第２のエピタキシャル層上に
マスク層を被着形成する工程と、該マスク層の窓部を形
成する工程と、該窓部より上記第２のエピタキシャル層
を貫通して上記第１のエピタキシャル層に達する凹部を
形成する工程と、上記窓部を介して該凹部側部の少なく
とも一方の絶縁物を形成する工程と、上記窓部上部より
ショットキ金属を蒸着して上記第１のエピタキシャル層
上にゲート電極を形成する工程から成ることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15363777A JPS6050072B2 (ja) | 1977-12-22 | 1977-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15363777A JPS6050072B2 (ja) | 1977-12-22 | 1977-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487075A JPS5487075A (en) | 1979-07-11 |
| JPS6050072B2 true JPS6050072B2 (ja) | 1985-11-06 |
Family
ID=15566858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15363777A Expired JPS6050072B2 (ja) | 1977-12-22 | 1977-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050072B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478959A (en) * | 1986-11-11 | 1989-03-24 | Teves Gmbh Alfred | Slip control type brake gear |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553982Y2 (ja) * | 1992-06-08 | 1997-11-12 | 鐘紡株式会社 | 二剤混合用容器 |
| US11145735B2 (en) * | 2019-10-11 | 2021-10-12 | Raytheon Company | Ohmic alloy contact region sealing layer |
-
1977
- 1977-12-22 JP JP15363777A patent/JPS6050072B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478959A (en) * | 1986-11-11 | 1989-03-24 | Teves Gmbh Alfred | Slip control type brake gear |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487075A (en) | 1979-07-11 |
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