JPS6154263B2 - - Google Patents
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- JPS6154263B2 JPS6154263B2 JP4642879A JP4642879A JPS6154263B2 JP S6154263 B2 JPS6154263 B2 JP S6154263B2 JP 4642879 A JP4642879 A JP 4642879A JP 4642879 A JP4642879 A JP 4642879A JP S6154263 B2 JPS6154263 B2 JP S6154263B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】
本発明は、所定の導電型を有するGaAsでなる
半導体層上にソース電極及びドレイン電極をオー
ミツクに付す工程と、しかる後、上記半導体層上
にゲート電極をシヨツトキバリアを形成すべく付
す工程とを含んで、目的とするGaAsシヨツトキ
バリアゲート電界効果トランジスタを得る製法の
改良に関する。
半導体層上にソース電極及びドレイン電極をオー
ミツクに付す工程と、しかる後、上記半導体層上
にゲート電極をシヨツトキバリアを形成すべく付
す工程とを含んで、目的とするGaAsシヨツトキ
バリアゲート電界効果トランジスタを得る製法の
改良に関する。
このようなGaAsシヨツトキバリアゲート電界
効果トランジスタ（以下簡単のためFETと称
す）の製法として従来、第１図に示すように、予
め得られた第１図Ａに示すような例えばGaAsで
ある半絶縁性基板１上に例えばエピタキシヤル成
長法によつて第１図Ｂに示すようにGaAsでなる
例えばＮ型にして例えば６×1016／cm3のキヤリア
濃度を有する半導体層２を形成し、次に、この半
導体層２上に、Au、Ge、Ni等の導電性金属の蒸
着処理工程、しかる後の熱処理工程を含む工程を
採つて導電性金属層３及び４をオーミツクに付
し、次に、これら金属層３及び４上及び半導体層
２の金属層３及び４下以外の領域上に第１図Ｄに
示すように連結延長している例えばフオトレジス
トでなる層５を形成し、次に、その層５の金属層
３及び４間の領域に対応する領域に第１図Ｅに示
すように窓６を穿設し、次に、Al、Ti等の導電
性金属、それより導電率の高いAu等の導電性金
属の順次の蒸着処理工程を採つて半導体層２の窓
６に臨む領域上に第１図Ｆに示すようにAl、Ti
等でなる導電性金属層８とAu等でなる導電性金
属層９との積層構成でなる導電性金属層１０をそ
の金属層８と半導体層２との間でシヨツトキバリ
ア１１が形成されるように形成すると共に層５上
に金属属８と同様の金属層８′と金属層９と同様
の金属層９′との積層構成でなる導電性金属層１
０′を形成し、次に、第１図Ｇに示すようにいわ
ゆるリフトオフ法によつて層５を溶去することに
より、これと共に金属層１０′を除去し、かく
て、金属層３，４及び１０をそれぞれソース電
極、ドレイン電極及びゲート電極とした目的とす
るFETを得るという製法が提案されている。
効果トランジスタ（以下簡単のためFETと称
す）の製法として従来、第１図に示すように、予
め得られた第１図Ａに示すような例えばGaAsで
ある半絶縁性基板１上に例えばエピタキシヤル成
長法によつて第１図Ｂに示すようにGaAsでなる
例えばＮ型にして例えば６×1016／cm3のキヤリア
濃度を有する半導体層２を形成し、次に、この半
導体層２上に、Au、Ge、Ni等の導電性金属の蒸
着処理工程、しかる後の熱処理工程を含む工程を
採つて導電性金属層３及び４をオーミツクに付
し、次に、これら金属層３及び４上及び半導体層
２の金属層３及び４下以外の領域上に第１図Ｄに
示すように連結延長している例えばフオトレジス
トでなる層５を形成し、次に、その層５の金属層
３及び４間の領域に対応する領域に第１図Ｅに示
すように窓６を穿設し、次に、Al、Ti等の導電
性金属、それより導電率の高いAu等の導電性金
属の順次の蒸着処理工程を採つて半導体層２の窓
６に臨む領域上に第１図Ｆに示すようにAl、Ti
等でなる導電性金属層８とAu等でなる導電性金
属層９との積層構成でなる導電性金属層１０をそ
の金属層８と半導体層２との間でシヨツトキバリ
ア１１が形成されるように形成すると共に層５上
に金属属８と同様の金属層８′と金属層９と同様
の金属層９′との積層構成でなる導電性金属層１
０′を形成し、次に、第１図Ｇに示すようにいわ
ゆるリフトオフ法によつて層５を溶去することに
より、これと共に金属層１０′を除去し、かく
て、金属層３，４及び１０をそれぞれソース電
極、ドレイン電極及びゲート電極とした目的とす
るFETを得るという製法が提案されている。
ところで、このような従来の製法は、所定の導
電型を有するGaAsでなる半導体層２上にソース
電極３及びドレイン電極４をオーミツクに付す工
程と、しかる後半導体層２上にゲート電極１０を
シヨツトキバリア１１を形成すべく付す工程とを
含み、しかして、その後者の工程がAl、Ti等の
導電性金属の真空蒸着処理工程であるというもの
である為、その後者の工程において、Al、Ti等
の導電性金属が、その強い酸化力の為に、その導
電性金属の真空蒸着時の真空度が10-6torr程度以
下である場合、残存ガスと反応することにより、
半導体層２内に中間層が形成され、その結果得ら
れるFETがゲートバイアス電圧零ボルト付近で
の伝達コンダクタンスgmをして低いものとして
しか得られなかつたり、また、ある場合はMOS
ゲート電界効果トランジスタの特性を呈するもの
として得られたりする欠点を有していた。また、
これを回避しようとすれば、真空蒸着時の真空度
を10-8程度またはそれ以上の超高真空にする必要
があるという欠点を有していた。
電型を有するGaAsでなる半導体層２上にソース
電極３及びドレイン電極４をオーミツクに付す工
程と、しかる後半導体層２上にゲート電極１０を
シヨツトキバリア１１を形成すべく付す工程とを
含み、しかして、その後者の工程がAl、Ti等の
導電性金属の真空蒸着処理工程であるというもの
である為、その後者の工程において、Al、Ti等
の導電性金属が、その強い酸化力の為に、その導
電性金属の真空蒸着時の真空度が10-6torr程度以
下である場合、残存ガスと反応することにより、
半導体層２内に中間層が形成され、その結果得ら
れるFETがゲートバイアス電圧零ボルト付近で
の伝達コンダクタンスgmをして低いものとして
しか得られなかつたり、また、ある場合はMOS
ゲート電界効果トランジスタの特性を呈するもの
として得られたりする欠点を有していた。また、
これを回避しようとすれば、真空蒸着時の真空度
を10-8程度またはそれ以上の超高真空にする必要
があるという欠点を有していた。
また、Al、Ti等の導電性金属が、その強い酸
化性の為に、半導体層２の表面に水分が残存して
いれば、これと反応することによつて、上述した
と同様に半導体層２内に中間層が形成され、その
結果、上述したと同様に、FETが伝達コンダク
タンスの低いものとしてしか得られなかつたり、
またある場合は、MOSゲート電界効果トランジ
スタの特性を呈するものとして得られたりする欠
点を有していた。また、これを回避せんとして真
空蒸着に必要とされる真空雰囲気を得る為の排気
を長時間なしたとしても、半導体層２の表面の水
分を上述した中間層が形成されないのに十分なだ
け除去するのに困難を伴なうものであつた。
化性の為に、半導体層２の表面に水分が残存して
いれば、これと反応することによつて、上述した
と同様に半導体層２内に中間層が形成され、その
結果、上述したと同様に、FETが伝達コンダク
タンスの低いものとしてしか得られなかつたり、
またある場合は、MOSゲート電界効果トランジ
スタの特性を呈するものとして得られたりする欠
点を有していた。また、これを回避せんとして真
空蒸着に必要とされる真空雰囲気を得る為の排気
を長時間なしたとしても、半導体層２の表面の水
分を上述した中間層が形成されないのに十分なだ
け除去するのに困難を伴なうものであつた。
さらに、上述したように半導体層２内に中間層
が形成されれば、それが熱的に安定な酸化物とし
て形成されていることにより、ゲート電極を形成
する工程の後、熱処理をなしても、中間層が形成
されたことによる効果を喪失させるのに困難を伴
なうものであつた。このことは、ゲート電極を形
成する工程の後の熱処理時の温度が、ソース電極
３及びドレイン電極４が半導体層２にオーミツク
に付されている状態に悪影響を及ぼさない温度例
えば400℃以下に制限されるからなおさらであ
る。
が形成されれば、それが熱的に安定な酸化物とし
て形成されていることにより、ゲート電極を形成
する工程の後、熱処理をなしても、中間層が形成
されたことによる効果を喪失させるのに困難を伴
なうものであつた。このことは、ゲート電極を形
成する工程の後の熱処理時の温度が、ソース電極
３及びドレイン電極４が半導体層２にオーミツク
に付されている状態に悪影響を及ぼさない温度例
えば400℃以下に制限されるからなおさらであ
る。
よつて、本発明は、上述した従来の製法の欠点
乃至困難を伴なうことのない新規なFETの製法
を提案せんとするもので、以下詳述するところか
ら明らかとなるであろう。
乃至困難を伴なうことのない新規なFETの製法
を提案せんとするもので、以下詳述するところか
ら明らかとなるであろう。
本発明の一例において第１図Ａ〜Ｅにて上述し
たと同様の工程を採つて、第２図Ａに示すよう
に、半絶縁性基板１上の半導体層２上に形成され
た金属層３及び４上及び半導体層２上の金属層３
及び４下以外の領域上に連続延長している例えば
フオトレジストでなる層５の、金属層３及び４間
の領域に対応する領域に窓６を穿設し、次に、半
導体層２の窓６に臨む領域の表面を清浄化した
後、例えばNi等の200〜400℃の温度域で半導体
層２と反応して導電性反応生成物を形成し得且つ
熱的に安定な金属（これをシヨツトキバリア形成
用金属と称す）の真空蒸着処理により、半導体層
２の窓６に臨む領域上に第２図Ｂに示すようにシ
ヨツトキバリア形成用金属でなる導電性金属層１
８をこれと半導体層２との間でシヨツトキバリア
１７が形成されるように、半導体層２と反応して
厚さが減少することを考慮した50〜150Åの厚さ
を以て付すと共に層５上に同じシヨツトキバリア
形成用金属でなる導電性金属層１８′を付し、次
に、例えばTiでなる、次に述べる金属層２０を
形成する工程において、その金属が金属層１８と
不必要に反応するのを阻止する為の金属（これを
バツフア用金属と称す）の真空蒸着処理により、
第２図Ｃに示すように金属層１８及び１８′上に
バツフア用金属による導電性金属層１９及び１
９′を例えば1500Åの厚さを以て付し、続いて例
えばAuでなる後述するゲート電極を全体として
みたときのそのゲート電極の電気抵抗を低下させ
るための金属（これを電気抵抗低下用金属と称
す）の真空蒸着処理により、第２図Ｄに示すよう
に金属層１９及び１９′上に電気抵抗低下用金属
による導電性金属層２０及び２０′を例えば6000
Åの厚さを以て付すという順次の工程をとり、結
局半導体層２の窓６に臨む領域上に金属層１８，
１９及び２０の積層構成でなる導電性金属層２１
を、これと半導体層２との間でシヨツトキバリア
１７が形成されるように形成すると共に層５上に
金属層１８′，１９′及び２０′の積層構成でなる
導電性金属層２１′を形成し、次に、第２図Ｅに
示すようにいわゆるリフトオフ法によつて層５を
溶去することにより、これと共に金属層２１′を
除去し、しかる後またはその前に、200〜400℃の
温度域での熱処理をなして半導体層２内に第２図
Ｆに示すように、シヨツトキバリア１７に代えそ
れに比し深い位置（半絶縁性基板１側）でのシヨ
ツトキバリア２２を形成し、かくて、金属層３，
４及び２１をそれぞれソース電極、ドレイン電極
及びゲート電極とした目的とするFETを得る。
たと同様の工程を採つて、第２図Ａに示すよう
に、半絶縁性基板１上の半導体層２上に形成され
た金属層３及び４上及び半導体層２上の金属層３
及び４下以外の領域上に連続延長している例えば
フオトレジストでなる層５の、金属層３及び４間
の領域に対応する領域に窓６を穿設し、次に、半
導体層２の窓６に臨む領域の表面を清浄化した
後、例えばNi等の200〜400℃の温度域で半導体
層２と反応して導電性反応生成物を形成し得且つ
熱的に安定な金属（これをシヨツトキバリア形成
用金属と称す）の真空蒸着処理により、半導体層
２の窓６に臨む領域上に第２図Ｂに示すようにシ
ヨツトキバリア形成用金属でなる導電性金属層１
８をこれと半導体層２との間でシヨツトキバリア
１７が形成されるように、半導体層２と反応して
厚さが減少することを考慮した50〜150Åの厚さ
を以て付すと共に層５上に同じシヨツトキバリア
形成用金属でなる導電性金属層１８′を付し、次
に、例えばTiでなる、次に述べる金属層２０を
形成する工程において、その金属が金属層１８と
不必要に反応するのを阻止する為の金属（これを
バツフア用金属と称す）の真空蒸着処理により、
第２図Ｃに示すように金属層１８及び１８′上に
バツフア用金属による導電性金属層１９及び１
９′を例えば1500Åの厚さを以て付し、続いて例
えばAuでなる後述するゲート電極を全体として
みたときのそのゲート電極の電気抵抗を低下させ
るための金属（これを電気抵抗低下用金属と称
す）の真空蒸着処理により、第２図Ｄに示すよう
に金属層１９及び１９′上に電気抵抗低下用金属
による導電性金属層２０及び２０′を例えば6000
Åの厚さを以て付すという順次の工程をとり、結
局半導体層２の窓６に臨む領域上に金属層１８，
１９及び２０の積層構成でなる導電性金属層２１
を、これと半導体層２との間でシヨツトキバリア
１７が形成されるように形成すると共に層５上に
金属層１８′，１９′及び２０′の積層構成でなる
導電性金属層２１′を形成し、次に、第２図Ｅに
示すようにいわゆるリフトオフ法によつて層５を
溶去することにより、これと共に金属層２１′を
除去し、しかる後またはその前に、200〜400℃の
温度域での熱処理をなして半導体層２内に第２図
Ｆに示すように、シヨツトキバリア１７に代えそ
れに比し深い位置（半絶縁性基板１側）でのシヨ
ツトキバリア２２を形成し、かくて、金属層３，
４及び２１をそれぞれソース電極、ドレイン電極
及びゲート電極とした目的とするFETを得る。
以上が本発明によるFETの製法の一例である
が、このような製法は、第１図の場合と同様に、
所定の導電型を有するGaAsでなる半導体層２上
にソース電極３及びドレイン電極４をオーミツク
に付す第１の工程と、しかる後半導体層２上にゲ
ート電極２１をこれと半導体層２との間でシヨツ
トキバリア２２を形成するように付す第２の工程
とを含み、しかして、この後者の工程が、200〜
400℃の温度域で半導体層２と反応して導電性反
応生成物を形成し得且つ熱的に安定な金属でなる
シヨツトキバリア形成用金属層１８を半導体層２
上に付す第３の工程と、しかる後、200〜400Åの
温度域での熱処理をなす第４の工程とを含むとい
うものである為、第３の工程において、シヨツト
キバリア形成用金属層１８が、その導電性金属の
真空蒸着時の真空度が10-6torr程度であつても、
第１図で上述した場合のように半導体層２内に中
間層を実質的に形成されることがなく、また、第
３の工程において最終的なシヨツトキバリアが得
られるのではなく、第４の工程において最終的な
シヨツトキバリアが第３の工程で得られるより深
い位置に新たに得られることにより、得られる
FETがそのゲートバイアス電圧零ボルト付近で
の伝達コンダクタンスgmをして十分高いものと
して得られ、勿論、第１図の場合のようにMOS
ゲート電界効果トランジスタの特性を呈するもの
として得られたりすることはないものである。ま
た、このため、真空蒸着時の真空度を特に超高真
空にする必要はないものである。
が、このような製法は、第１図の場合と同様に、
所定の導電型を有するGaAsでなる半導体層２上
にソース電極３及びドレイン電極４をオーミツク
に付す第１の工程と、しかる後半導体層２上にゲ
ート電極２１をこれと半導体層２との間でシヨツ
トキバリア２２を形成するように付す第２の工程
とを含み、しかして、この後者の工程が、200〜
400℃の温度域で半導体層２と反応して導電性反
応生成物を形成し得且つ熱的に安定な金属でなる
シヨツトキバリア形成用金属層１８を半導体層２
上に付す第３の工程と、しかる後、200〜400Åの
温度域での熱処理をなす第４の工程とを含むとい
うものである為、第３の工程において、シヨツト
キバリア形成用金属層１８が、その導電性金属の
真空蒸着時の真空度が10-6torr程度であつても、
第１図で上述した場合のように半導体層２内に中
間層を実質的に形成されることがなく、また、第
３の工程において最終的なシヨツトキバリアが得
られるのではなく、第４の工程において最終的な
シヨツトキバリアが第３の工程で得られるより深
い位置に新たに得られることにより、得られる
FETがそのゲートバイアス電圧零ボルト付近で
の伝達コンダクタンスgmをして十分高いものと
して得られ、勿論、第１図の場合のようにMOS
ゲート電界効果トランジスタの特性を呈するもの
として得られたりすることはないものである。ま
た、このため、真空蒸着時の真空度を特に超高真
空にする必要はないものである。
また、半導体層２の表面に水分が残存していて
も、シヨツトキバリア形成用金属がその水分と反
応することにより半導体層２内に形成されるとい
うこともなく、このため、真空蒸着に必要とされ
る真空雰囲気を得るための排気を特に長時間する
必要もないものである。
も、シヨツトキバリア形成用金属がその水分と反
応することにより半導体層２内に形成されるとい
うこともなく、このため、真空蒸着に必要とされ
る真空雰囲気を得るための排気を特に長時間する
必要もないものである。
さらに、上述したように、半導体層２内に中間
層が形成されないことにより、その中間層が形成
されたことによる効果を喪失させるための熱処理
を必要としないものである等の大なる特徴を有す
るものである。
層が形成されないことにより、その中間層が形成
されたことによる効果を喪失させるための熱処理
を必要としないものである等の大なる特徴を有す
るものである。
なお、上述においては、本発明の一例を示した
に留まり、例えばゲート電極２１を構成している
金属層１８をNiと同様に200〜400℃の温度域で
半導体層２と反応して導電性反応生成物を形成し
且つ熱的に安定なPtまたはCrとし、また金属層
をNiとするとき金属層１９をAlとすることもで
き、その他、本発明の精神を脱しない範囲で種々
の変型、変更をなし得るであろう。
に留まり、例えばゲート電極２１を構成している
金属層１８をNiと同様に200〜400℃の温度域で
半導体層２と反応して導電性反応生成物を形成し
且つ熱的に安定なPtまたはCrとし、また金属層
をNiとするとき金属層１９をAlとすることもで
き、その他、本発明の精神を脱しない範囲で種々
の変型、変更をなし得るであろう。
第１図は、従来のFETの製法を示す順次の工
程における略線的断面図である。第２図は、本発
明によるFETの製法の一例を示す順次の工程に
おける略線的断面図である。第３図、第４図、第
５図及び第６図は、それぞれ本発明の製法によつ
て得られるFETの熱処理時間Ｔに対する飽和電
流ＩDSS、順方向立上り電圧ＶF、順方向電圧―電
流に関する指数ｎ、逆方向降伏電圧ＶBの測定結
果を示す曲線図である。 １……半絶縁性基板、２……半導体層、３，４
……ソース電極及びドレイン電極、５……層、６
……窓、１８，１９，２０……金属層、２１……
ゲート電極、２２……シヨツトキバリア。
程における略線的断面図である。第２図は、本発
明によるFETの製法の一例を示す順次の工程に
おける略線的断面図である。第３図、第４図、第
５図及び第６図は、それぞれ本発明の製法によつ
て得られるFETの熱処理時間Ｔに対する飽和電
流ＩDSS、順方向立上り電圧ＶF、順方向電圧―電
流に関する指数ｎ、逆方向降伏電圧ＶBの測定結
果を示す曲線図である。 １……半絶縁性基板、２……半導体層、３，４
……ソース電極及びドレイン電極、５……層、６
……窓、１８，１９，２０……金属層、２１……
ゲート電極、２２……シヨツトキバリア。
Claims (1)
- 【特許請求の範囲】 １ 所定の導電型を有するGaAsでなる半導体層
上にソース電極及びドレイン電極をオーミツクに
付す工程と、しかる後上記半導体層上にゲート電
極をシヨツトキバリアを形成すべく付す工程とを
含んで目的とするGaAsシヨツトキバリアゲート
電界効果トランジスタを得る製法において、 上記半導体層上にゲート電極をシヨツトキバリ
アを形成すべく付す工程が、200〜400℃の温度域
で上記半導体層と反応して導電性反応生成物を形
成し得且つ熱的に安定な金属でなる導電性金属層
を上記半導体層上に付す工程と、しかる後、上記
200〜400℃の温度域での熱処理をなす工程とを含
むことを特徴とするGaAsシヨツトキバリアゲー
ト電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4642879A JPS55138875A (en) | 1979-04-16 | 1979-04-16 | Method of fabricating gaas schottky barrier gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4642879A JPS55138875A (en) | 1979-04-16 | 1979-04-16 | Method of fabricating gaas schottky barrier gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138875A JPS55138875A (en) | 1980-10-30 |
| JPS6154263B2 true JPS6154263B2 (ja) | 1986-11-21 |
Family
ID=12746871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4642879A Granted JPS55138875A (en) | 1979-04-16 | 1979-04-16 | Method of fabricating gaas schottky barrier gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138875A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114160Y2 (ja) * | 1981-01-20 | 1986-05-01 | ||
| JPS61134077A (ja) * | 1984-12-04 | 1986-06-21 | Jido Keisoku Gijutsu Kenkiyuukumiai | 半導体装置 |
| JPS63276230A (ja) * | 1987-05-08 | 1988-11-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000091348A (ja) | 1998-09-09 | 2000-03-31 | Sanyo Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
-
1979
- 1979-04-16 JP JP4642879A patent/JPS55138875A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138875A (en) | 1980-10-30 |
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