KR20140076110A - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자의 제조 방법은, 벌크 실리콘, 산화막, 액티브 실리콘, 갈륨 질화막 및 알루미늄 갈륨 질화막이 순차적으로 적층된 기판의 전면에, 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 소자들을 형성하는 단계, 기판의 후면을 식각하여, 기판을 관통하여 소스 전극의 저면이 노출되는 비아 홀(via hole)을 형성하는 단계, 비아 홀이 형성된 기판의 후면 상에 컨포멀하게(conformally) 접지 배선을 형성하는 단계, 소자들이 형성된 기판의 전면에 보호막을 형성하는 단계 및 소자들 사이를 절단하여 각각의 소자로 분리하는 단계를 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and a method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 비아 홀을 갖는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
벌크 실리콘 기판을 핸들 웨이퍼(handle wafer)로 사용한 GaN-on-Si (111) 구조의 웨이퍼를 이용한 멤브레인 구조(membrane structure)의 화합물 반도체 소자 및 MEMS 소자의 제작을 할 경우, 멤브레인의 두께를 정확하게 설계된 수치로 정확히 공정상에서 제어하기 위해서는 현재 화학 기계 연마(chemical mechanical polishing: CMP), 랩핑(lapping)의 연마기술을 이용하여 제작하고 있다. 상기 연마 기술은 수십 마이크로(micro)의 두께를 정확하게 제어하기에는 시행착오가 많이 필요한 기술로서 정확한 두께 제어에는 기술적 문제점이 많이 존재하게 된다.
한편, 제작된 소자의 전기적, 열적 특성이 우수한 소자를 제작하기 위한 비아(through silicon via: TSV) 제작에 관한 기술에 있어서도, 얇아진 핸들 웨이퍼를 이용해 TSV를 제작할 경우 웨이퍼의 휘어짐 현상 등으로 인해서 공정 진행시의 웨이퍼에 남아 있는 잔류 응력을 잘 제어하든지 아니면 상부에 더미 응력 버퍼층의 기판을 덧대어 사용해야 하는 문제점이 남아 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적으로나 열적으로 특성이 우수한 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 벌크 실리콘, 산화막, 액티브 실리콘, 갈륨 질화막 및 알루미늄 갈륨 질화막이 순차적으로 적층된 기판의 전면에, 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 소자들을 형성하는 단계; 상기 기판의 후면을 식각하여, 상기 기판을 관통하여 상기 소스 전극의 저면이 노출되는 비아 홀(via hole)을 형성하는 단계; 상기 비아 홀이 형성된 기판의 후면 상에 컨포멀하게(conformally) 접지 배선을 형성하는 단계; 상기 소자들이 형성된 기판의 전면에 보호막을 형성하는 단계; 및 상기 소자들 사이를 절단하여 각각의 소자로 분리하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 비아 홀을 형성하는 단계는, 상기 기판의 후면에 마스크(mask)를 형성하는 단계; 상기 마스크를 이용하여 상기 벌크 실리콘을 RIE(reactive ion etching) 공정으로 식각하는 단계; 상기 식각된 벌크 실리콘에 의해 노출된 산화막 및 액티브 실리콘을 RF 플라즈마 공정을 식각하는 단계; 및 상기 식각된 액티브 실리콘에 의해 노출된 갈륨 질화막 및 알루미늄 갈륨 질화막을 ICP RIE(induced coupled plasma reactive ion etching) 공정을 식각하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 비아 홀을 형성하기 전에, 상기 반도체 소자의 제조 방법은, 상기 소자들이 형성된 기판의 전면 상에 절연막을 형성하는 단계; 및 상기 절연막 상에 핸들링 웨이퍼(handling wafer)를 접착하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연막은 PMMA(poly methyl methacrylate)를 포함하며, 상기 핸드링 웨이퍼는 상기 절연막 상에 왁스(wax)에 의해 접착될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 비아 홀이 형성된 기판의 후면에 씨드층(seed layer)을 형성하는 단계를 더 포함하되, 상기 접지 배선은 상기 씨드층을 이용하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 씨드층은 티타늄/구리(Ti/Cu)를 포함하며, 상기 접지 배선은 구리도금(Cu plating)을 통해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 보호막은 포토레지스트(photoresist)를 포함할 수 있다
본 발명의 또 다른 실시예에 따르면, 상기 절단 공정은 물을 뿌리면서 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 액티브 실리콘 상에 핵막(nucleation layer)을 형성하는 단계를 더 포함하되, 상기 갈륨 질화막은 상기 핵막을 이용하는 에피택시얼 공정(epitaxial growth)으로 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 핵막은 알루미늄 질화물(AlN)을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 알루미늄 갈륨 질화막 상에 캡핑막(capping layer)을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 캡핑막은 갈륨 질화물(GaN)을 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 벌크 실리콘, 산화막, 액티브 실리콘, 갈륨 질화막 및 알루미늄 갈륨 질화막을 포함하는 기판; 상기 기판 전면에 배치되는 소스 전극, 드레인 전극 및 게이트 전극; 및 상기 기판을 관통하는 비아 홀 내측면 및 상기 기판의 후면을 따라 배치되고, 상기 소스 전극과 전기적으로 연결되는 접지 배선을 포함한다.
본 발명의 일 실시예에 따르면, 상기 기판은, 상기 액티브 실리콘 및 갈륨 질화막 사이에, 알루미늄 질화물을 포함하는 핵막; 및 상기 알루미늄 갈륨 질화막 상에, 갈륨 질화물을 포함하는 캡핑막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 소스 전극 및 드레인 전극 각각은 티타늄, 알루미늄, 니켈 및 금이 순차적으로 적층된 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 전극은 니켈 및 금이 순차적으로 적층된 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 접지 전극과 상기 기판 후면 사이에 배치되는 씨드층; 및 상기 접지 전극 상에 배치되는 산화 방지막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 씨드층은 티타늄/구리를 포함하며, 상기 접지 전극은 구리를 포함하며, 상기 산화 방지막은 티타늄/금을 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 소스 전극이 기판에 형성된 후면 비아를 통해 접지 배선과 연결됨으로써 방열 효과를 향상시킬 수 있다. 또한, 서로 다른 물질로 이루어진 기판의 식각을 상이한 파워로 진행함으로써 공정 상 발생되는 식각 스트레스를 감소시킬 수 있다. 이로써, 전기적으로나 열적으로 특성이 우수한 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 1c는 본 발명의 변형예 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a는 보호막 없이 절단 공정을 수행한 후 비아의 단면을 나타내는 그래프이다.
도 3b는 보호막으로 소자들을 덮은 후 절단 공정을 수행한 비아의 단면을 나타내는 그래프이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자)
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자는, 기판(100) 상에 형성된 소스 전극(source electrode, SE), 게이트 전극(gate electrode, GE), 드레인 전극(drain electrode, DE) 및 접지 배선을 포함할 수 있다.
기판(100)은, SOI(silicon on insulator) 또는 SIMOX(separation by implanted oxygen)와, 갈륨 질화막(GaN layer, 106)와, 알루미늄 갈륨 질화막(AlGaN layer, 108)이 순차적으로 적층된 구조를 가질 수 있다. 일 예로, 상기 SOI는 벌크 실리콘(bulk silicon, 101), 산화막(buried oxide layer, 102) 및 액티브 실리콘(active silicon, 104)을 포함할 수 있다. 이때, 상기 SOI의 벌크 실리콘(101) 및 액티브 실리콘(104)은 [111]의 결정 방향을 가질 수 있다.
일 측면에 따르면, 상기 상기 SOI(101, 102, 104) 및 갈륨 질화막(106) 사이에, 핵막(nucleation layer, 105)이 더 삽입될 수 있다. 상기 핵막(105)은 알루미늄 질화물(AlN)을 포함할 수 있다.
일 측면에 따르면, 상기 알루미늄 갈륨 질화막(108) 상에 캡핑막(capping layer, 109)을 추가적으로 배치시킬 수 있다. 상기 캡핑막(109)은 갈륨 질화물(GaN)을 포함할 수 있다.
일 측면에 따르면, 상기 SOI(101, 102, 104)의 액티브 실리콘(104)의 두께를 설계치에 맞도록 정확하게 제어하는 것이 바람직할 수 있다. 따라서, 액티브 실리콘(104)의 두께 차이에 기인하는 기계, 전기적인 소자 특성 변화를 최소화할 수 있다.
상기와 같은 다층 구조의 기판(100)은 RF 파워엠프, 화합물 전력반도체, SBD, MEMS 레조네이터, 필터 등에 응용될 수 있다. 향후 고온 환경에서의 소자 동작이나, 에너지 절감형 화합물 소자가 요구되는 영역에 있어서 계속 그 응용 범위를 확장할 것으로 기대된다.
상기 기판(100)의 일 면에는 소스 전극(SE), 게이트 전극(GE) 및 드레인 전극(DE) 이 배치될 수 있다. 상기 소스 전극(SE), 게이트 전극(GE) 및 드레인 전극(DE)은 서로 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 소스 전극(SE)의 상부면은 상기 드레인 전극(DE)의 상부면과 실질적으로 동일한 평면일 수 있다. 상기 게이트 전극(GE)의 상부면은 상기 소스 또는 드레인 전극(DE)의 상부면보다 낮은 상부면을 가질 수 있다.
상기 소스 전극(SE)은 도전물을 포함하며, 다층 구조를 가질 수 있다. 예컨대, 상기 소스 전극(SE)은 티타늄막(Ti layer, 110), 알루미늄막(Al layer, 112), 니켈막(Ni layer, 114) 및 금막(Au layer, 116)가 순차적으로 적층된 구조를 가질 수 있다.
상기 드레인 전극(DE)은 도전물을 포함하며, 다층 구조를 가질 수 있다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 상기 드레인 전극(DE)은 티타늄막(Ti layer, 110), 알루미늄막(Al layer, 112), 니켈막(Ni layer, 114) 및 금막(Au layer, 116)가 순차적으로 적층된 구조를 가질 수 있다.
상기 게이트 전극(GE)은 상기 소스 및 드레인 전극(DE)들 사이에 배치될 수 있다. 상기 게이트 전극(GE)은, 도전물을 포함하며 다층 구조를 가질 수 있다. 예컨대, 상기 게이트 전극(GE)은 니켈막(Ni layer, 114) 및 금막(Au layer, 116)가 순차적으로 적층된 구조를 가질 수 있다.
상기 기판(100)의 타면에는 상기 소스 전극(SE)과 전기적으로 연결되는 접지 배선(134)이 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판(100)의 타면에는 상기 소스 전극(SE)의 저면을 노출시키는 비아 홀(via hole, VH)이 배치될 수 있다. 상기 비아 홀(VH)은 상기 기판(100)을 관통하며 배치될 수 있다. 상기 비아 홀(VH)의 측면은 요철 구조를 가질 수 있다. 상기 접지 배선(134)은 상기 비아 홀(VH)을 따라 컨포멀하게(conformally) 형성되고, 상기 소스 전극(SE)과 전기적으로 접속할 수 있다.
상기 접지 배선(134)은 상기 비아 홀(VH)을 완전하게 채우지 않고 컨포멀하게 형성될 수 있다. 상기 접지 배선(134)은 구리(Cu)를 포함할 수 있다. 일 측면에 따르면, 상기 비아 홀(VH)이 형성된 기판(100) 및 접지 배선(134) 사이에 씨드층(seed layer, 132)을 더 포함할 수 있다. 상기 씨드층(132)은 티타늄/구리(Ti/Cu)를 포함할 수 있다. 다른 측면에 따르면, 상기 접지 배선(134) 상에 접지 배선(134)의 산화를 방지하는 산화 방지막(136)을 더 포함할 수 있다. 상기 산화 방지막(136)은 티타늄/금(Ti/Au)을 포함할 수 있다.
상기와 같이 기판(100)이 서로 다른 물질들로 이루어진 다층 구조를 가짐으로써, 상기 비아 홀(VH)을 형성하는 동안 상기 기판(100)이 받는 스트레스를 감소시킬 수 있다. 또한, 상기 기판(100)이 SOI(101, 102, 104)를 포함함으로써, 벌크 실리콘만을 포함하는 경우에 비하여, 반도체 소자의 누설 전류 특성이 향상될 수 있다.
또한, 기판(100)의 후면에 비아 홀(VH)을 통해 접지 배선(134)을 형성함으로써, 전기적인 접지를 안정화할 수 있으며, 열적 방열 효과를 볼 수 있다. 예컨대, Ku-밴드 이상의 주파수를 사용하는 소자, 그리고 스위칭 소자 등은 스위칭에 의한 열발생이 문제되고 있는데, 후면 비아를 통해 접지 배선(134)이 적용됨으로써, 상기 열적 방열 효과가 크게 개선될 수 있다.
도 1c는 본 발명의 변형예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1c를 참조하면, 상기 기판(100)의 일 면에는 패턴들이 형성될 수 있다. 상기 패턴들은 도전물을 포함할 수 있다. 상기 기판(100)의 타 면에는 비아 홀(VH)이 형성되는데, 상기 비아 홀(VH)은 상기 기판(100)의 SOI(101, 102, 104) 부분을 관통할 수 있다. 즉, 상기 비아 홀(VH)에 의해 갈륨 질화막(106)이 노출될 수 있다. 도 1c에 도시된 반도체 소자는, 소스 비어 그라운딩(source via grounding) 구조를 갖는 MEMS 레조네이터(resonator) 소자에 적용될 수 있다.
(반도체 소자의 제조 방법)
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100)을 형성할 수 있다.
더욱 상세하게 설명하면, SOI(101, 102, 104)을 마련할 수 있다. 상기 SOI(101, 102, 104)은 벌크 실리콘(101), 절연막 및 액티브 실리콘(104)을 포함할 수 있다. 상기 SOI(101, 102, 104)의 벌크 실리콘(101) 및 액티브 실리콘(104)은 [111]의 결정 방향을 갖도록 형성될 수 있다.
상기 SOI(101, 102, 104) 상에 핵막(nucleation layer, 105)을 형성할 수 있다. 상기 핵막(105)은 알루미늄 질화물(AlN)을 포함할 수 있다. 상기 핵막(105)을 이용하는 에피텍시얼 성장 (epitaxial growth)으로 상기 핵막(105) 상에 갈륨 질화막(GaN, 106) 및 알루미늄 갈륨 질화막(AlGaN, 108)을 순차적으로 형성할 수 있다.
이로써, SOI(101, 102, 104), 핵막(105), 갈륨 질화막(106) 및 알루미늄 갈륨 질화막(108)이 순차적으로 적층된 기판(100)을 형성할 수 있다.
일 실시예에 따르면, 상기 알루미늄 갈륨 질화막(108) 상에 캡핑막(capping layer, 109)을 더 형성할 수 있다. 상기 캡핑막(109)은 갈륨 질화물(GaN)을 포함할 수 있다.
도 2b를 참조하면, 상기 기판(100) 상에 소스 전극(SE), 게이트 전극(GE) 및 드레인 전극(DE)을 포함하는 다수의 반도체 소자들을 형성할 수 있다.
일 실시예에 따르면, 도시되지는 않았으나, 이온 주입 공정을 통해 불순물 영역들을 형성할 수 있다. 이어서, 상기 기판(100) 상에 티타늄막(Ti layer, 110), 알루미늄막(Al layer, 112), 니켈막(Ni layer, 114) 및 금막(Au layer, 116)가 순차적으로 적층한 후, RTA (rapid thermal annealing) 공정으로 850℃ 온도에서, 질소 분위기에서 열처리하여 오믹 접촉(ohmic contact)을 형성한 후, 패터닝하여 소스 전극(SE) 및 드레인 전극(DE)을 각각 형성할 수 있다.
상기 니켈막(Ni layer, 114) 및 금막(Au layer, 116)을 순차적으로 적층한 후, 350℃ 온도에서 질소 분위기에서 열처리한 후 패터닝하여, 게이트 전극(GE)을 형성할 수 있다.
도 2c를 참조하면, 상기 기판(100)의 후면에 마스크(mask, 120)를 형성할 수 있다.
상기 마스크(120)는 상기 기판(100)의 SOI(101, 102, 104)의 벌크 실리콘(101)와 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로 상기 마스크(120)는 알루미늄(Al)을 포함할 수 있다. 상기 마스크(120)는 상기 소스 전극(SE)이 배치된 부분에 대응되는 기판(100) 후면을 노출시킬 수 있다.
도 2d를 참조하면, 상기 반도체 소자들이 형성된 기판(100)의 전면을 덮는 절연막(121) 및 핸들 웨이퍼(124)를 형성할 수 있다.
일 실시예에 따르면, 상기 절연막(121)은 PMMA(poly methyl methacrylate)를 포함할 수 있다. 상기 PMMA를 2000rpm으로 코팅한 후, 180℃에서 열처리를 3-4회 반복하여 상기 기판(100) 상에 절연막(121)을 형성할 수 있다.
이어서, 상기 절연막(121) 상에 왁스(wax, 122)를 이용하여 핸들 웨이퍼(124)를 접착시킬 수 있다. 상기 핸들 웨이퍼(124)는 사파이어 핸들 웨이퍼(sapphire handle wafer)일 수 있다.
도 2e를 참조하면, 상기 기판(100)의 후면에 형성된 마스크(120)를 식각 마스크로 사용하여, 상기 SOI(101, 102, 104)의 절연막(102)이 노출될 때까지 SOI(101, 102, 104)의 벌크 실리콘(101)을 식각한 후, 상기 절연막(102) 및 SOI(101, 102, 104)의 액티브 실리콘(104)을 순차적으로 식각하여 예비 비아 홀(PVH)을 형성할 수 있다.
일 실시예에 따르면, 상기 SOI(101, 102, 104)의 벌크 실리콘(101)은 RIE(reactive ion etching) 공정으로 식각될 수 있다. 다른 실시예에 따르면, 상기 SOI(101, 102, 104)의 벌크 실리콘(101)은 높은 RF 파워를 사용하는 RF 플라즈마 공정으로 식각할 수 있다. 이때, 상기 SOI(101, 102, 104)의 절연막(102)이 식각 저지막으로 기능할 수 있다.
이어서, 노출된 절연막(102)은 건식 식각으로 식각한 후, 노출된 SOI(101, 102, 104)의 액티브 실리콘(104)을 건식 식각으로 식각할 수 있다. 일 예로, 상기 건식 식각은 낮은 RF 파워를 사용하는 RF 플라즈마 공정일 수 있다.
상기 SOI(101, 102, 104)의 벌크 실리콘(101)을 RIE 공정 또는 높은 RF 플라즈마 공정으로 식각한 후, 절연막(102) 및 액티브 실리콘(104)은 낮은 RF 플라즈마 공정으로 식각함으로써, 상기 기판(100)의 식각 스트레스를 최소화할 수 있다. 또한, 상기와 같이 예비 비아 홀(PVH)을 상이한 물질층마다 상이한 파워로 식각함으써, 후속하여 형성되는 비아 홀(VH)의 잔류 응력이나 다층막의 상호 압축 및 인장 응력에 의하여 기판(100)이 오목 또는 볼록해지는 것을 방지할 수 있다.
도 2f를 참조하면, 상기 예비 비아 홀(PVH)에 의해 노출된 핵막(105), 갈륨 질화막(106) 및 알루미늄 갈륨 질화막(108)을 식각하여 비아 홀(VH)을 형성할 수 있다.
일 실시예에 따르면, 상기 핵막(105), 갈륨 질화막(106) 및 알루미늄 갈륨 질화막(108)은 ICP RIE(induced coupled plasma reactive ion etching) 공정을 통해 식각될 수 있다.
다른 실시예에 따라, 상기 알루미늄 갈륨 질화막(108) 상에 캡핑막(109)이 배치된 경우, 상기 캡핑막(109)도 상기 ICP RIE 공정에 의해 식각될 수 있다.
이로써, 상기 비아 홀(VH)은 상기 기판(100)을 완전하게 관통할 수 있다. 또한, 상기 비아 홀(VH)은 상기 소스 전극(SE)의 저면의 적어도 일부를 노출시킬 수 있다.
도 2g를 참조하면, 상기 비아 홀(VH)이 형성된 기판(100)의 후면에 컨포멀하게 접지 배선(134)을 형성할 수 있다.
일 실시예에 따르면, 상기 비아 홀(VH)이 형성된 기판(100)의 후면에 우선 씨드층(seed layer, 132)을 컨포멀하게 형성할 수 있다. 상기 씨드층(132)은 티타늄/구리(Ti/Cu)을 포함할 수 있다.
이어서, 상기 씨드층(132)을 이용하여 전기 도금을 통하여 접지 배선(134)을 형성할 수 있다. 상기 접지 배선(134)은 구리(Cu)를 포함할 수 있으며, 그 두께가 약 10㎛일 수 있다.
일 측면에 따르면, 상기 접지 배선(134)의 산화를 방지하기 위하여 상기 접지 배선(134) 상에 산화 방지막(136)을 더 형성할 수 있다. 상기 산화 방지막(136)은 티타늄/금(Ti/Au)을 포함할 수 있다.
이어서, 상기 핸들링 웨이퍼(121) 및 절연막(124)을 제거할 수 있다. 상기 핸들링 웨이퍼(121)를 제거한 후, TCE(trichloroethene) 및 아세톤(acetone)으로 세척하여 절연막(124)을 제거할 수 있다.
도 2h를 참조하면, 상기 반도체 소자들이 형성된 기판(100)의 전면에 보호막(140)을 형성할 수 있다. 상기 보호막(140)은 포토레지스트(photoresist)를 포함할 수 있다.
도 2i를 참조하면, 상기 절단 공정을 통해 상기 반도체 소자들을 단일 소자들로 분리할 수 있다.
상기 절단 공정은 물을 뿌리면서 수행되는데, 상기 보호막(140, 도 2h를 참조)이 상기 절단 공정 중 하부의 반도체 소자들 각각이, 상기 물의 수압에 의하여 손상되는 것을 방지할 수 있다. 특히, 보호막(140) 없이 절단 공정을 수행하는 경우, 접지 배선(134)과 연결되는 소스 전극(SE)에 손상이 많이 발생한다. 따라서, 상기 보호막(140)에 의해 상기 소스 전극(SE)의 손상을 방지할 수 있다. 상기 절단 공정 후, 상기 보호막(140)은 제거될 수 있다.
도 3a는 보호막 없이 절단 공정을 수행한 후 비아의 단면을 나타내는 그래프이며, 도 3b는 보호막으로 소자들을 덮은 후 절단 공정을 수행한 비아의 단면을 나타내는 그래프이다.
도 3a를 참조하면, 비아 상부에 오목한 모양의 단차를 볼 수 있다. 도 3b를 참조하면, 비아 상부가 실질적으로 평탄한 것을 볼 수 있다. 이로써, 보호막 없이 절단 공정을 수행하면, 비아에 스트레스를 받는다는 것을 알 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SE: 소스 전극 DE: 드레인 전극
GE: 게이트 전극 VH: 비아 홀
100: 기판 134: 접지 배선

Claims (18)

  1. 벌크 실리콘, 산화막, 액티브 실리콘, 갈륨 질화막 및 알루미늄 갈륨 질화막이 순차적으로 적층된 기판의 전면에, 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 소자들을 형성하는 단계;
    상기 기판의 후면을 식각하여, 상기 기판을 관통하여 상기 소스 전극의 저면이 노출되는 비아 홀(via hole)을 형성하는 단계;
    상기 비아 홀이 형성된 기판의 후면 상에 컨포멀하게(conformally) 접지 배선을 형성하는 단계;
    상기 소자들이 형성된 기판의 전면에 보호막을 형성하는 단계; 및
    상기 소자들 사이를 절단하여 각각의 소자로 분리하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 비아 홀을 형성하는 단계는,
    상기 기판의 후면에 마스크(mask)를 형성하는 단계;
    상기 마스크를 이용하여 상기 벌크 실리콘을 RIE(reactive ion etching) 공정으로 식각하는 단계;
    상기 식각된 벌크 실리콘에 의해 노출된 산화막 및 액티브 실리콘을 RF 플라즈마 공정을 식각하는 단계; 및
    상기 식각된 액티브 실리콘에 의해 노출된 갈륨 질화막 및 알루미늄 갈륨 질화막을 ICP RIE(induced coupled plasma reactive ion etching) 공정을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 비아 홀을 형성하기 전에,
    상기 소자들이 형성된 기판의 전면 상에 절연막을 형성하는 단계; 및
    상기 절연막 상에 핸들링 웨이퍼(handling wafer)를 접착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 절연막은 PMMA(poly methyl methacrylate)를 포함하며,
    상기 핸드링 웨이퍼는 상기 절연막 상에 왁스(wax)에 의해 접착되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 비아 홀이 형성된 기판의 후면에 씨드층(seed layer)을 형성하는 단계를 더 포함하되,
    상기 접지 배선은 상기 씨드층을 이용하여 형성되는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 씨드층은 티타늄/구리(Ti/Cu)를 포함하며, 상기 접지 배선은 구리도금(Cu plating)을 통해 형성되는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 보호막은 포토레지스트(photoresist)를 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 절단 공정은 물을 뿌리면서 수행되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 액티브 실리콘 상에 핵막(nucleation layer)을 형성하는 단계를 더 포함하되,
    상기 갈륨 질화막은 상기 핵막을 이용하는 에피택시얼 공정(epitaxial growth)으로 형성되는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 핵막은 알루미늄 질화물(AlN)을 포함하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 알루미늄 갈륨 질화막 상에 캡핑막(capping layer)을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 캡핑막은 갈륨 질화물(GaN)을 포함하는 반도체 소자의 제조 방법.
  13. 벌크 실리콘, 산화막, 액티브 실리콘, 갈륨 질화막 및 알루미늄 갈륨 질화막을 포함하는 기판;
    상기 기판 전면에 배치되는 소스 전극, 드레인 전극 및 게이트 전극; 및
    상기 기판을 관통하는 비아 홀 내측면 및 상기 기판의 후면을 따라 배치되고, 상기 소스 전극과 전기적으로 연결되는 접지 배선을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 기판은,
    상기 액티브 실리콘 및 갈륨 질화막 사이에, 알루미늄 질화물을 포함하는 핵막; 및
    상기 알루미늄 갈륨 질화막 상에, 갈륨 질화물을 포함하는 캡핑막을 더 포함하는 반도체 소자.
  15. 제13항에 있어서,
    상기 소스 전극 및 드레인 전극 각각은 티타늄, 알루미늄, 니켈 및 금이 순차적으로 적층된 구조를 갖는 반도체 소자.
  16. 제13항에 있어서,
    성기 게이트 전극은 니켈 및 금이 순차적으로 적층된 구조를 갖는 반도체 소자.
  17. 제13항에 있어서,
    상기 접지 전극과 상기 기판 후면 사이에 배치되는 씨드층; 및
    상기 접지 전극 상에 배치되는 산화 방지막을 더 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 씨드층은 티타늄/구리를 포함하며,
    상기 접지 전극은 구리를 포함하며,
    상기 산화 방지막은 티타늄/금을 포함하는 반도체 소자.
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