JP6104858B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等の従来の半導体装置において、ソース電極の直下の半導体基板には、貫通孔が設けられている。貫通孔の内面を含む半導体基板の裏面には、ソース電極に接するように接地導体が設けられている。
このような従来の半導体装置は、接地導体と実装基板の接地配線との間にＡｕ−Ｓｎ半田を介在させることによって、実装基板上に実装される。
特開２０１３−２３２５１３号公報
このような従来の半導体装置において、一般に、ソース電極は、半導体基板に接する接合層、および接合層上に設けられ、主にＡｕからなるパッド層、を有する。このような従来の半導体装置がＡｕ−Ｓｎ半田によって実装基板上に実装されると、Ａｕ−Ｓｎ半田が貫通孔内にも介在されるため、貫通孔内のＡｕ−Ｓｎ半田がソース電極のパッド層に極めて近接する。この結果、パッド層のＡｕがＡｕ−Ｓｎ半田に拡散し、パッド層の腐食、変形、断線が生じる。従って、半導体装置の信頼性が低下する。
実施形態は、以上に説明した課題に鑑みてなされたものであり、信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
実施形態に係る半導体装置は、半導体基板、半導体素子、および配線、を具備する。前記半導体素子は、前記半導体基板の表面上に設けられた電極を有する。この電極は、前記半導体基板の表面に接合する接合層と、この接合層上に設けられた拡散抑制層と、この拡散抑制層上に設けられたパッド層と、を具備する。前記配線は、前記電極の直下の前記半導体基板を貫通し、前記拡散抑制層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に設けられており、前記電極に電気的に接続され、前記貫通孔から露出した前記拡散抑制層に接するように設けられる。前記貫通孔に充填された半田と前記拡散抑制層との間に金属間化合物が形成される。
また、実施形態に係る半導体装置は、ＡｕおよびＳｎを含む半田を介して実装基板に実装される半導体装置である。この半導体装置は、半導体基板、半導体素子、および配線、を具備する。前記半導体素子は、前記半導体基板の表面上に設けられた、前記半導体基板の表面に接合する接合層と、この接合層上に設けられたＮｉ層と、このＮｉ層上に設けられたＡｕ層と、を有する電極を有する。この電極は、前記半導体基板の表面に接合する接合層と、この接合層上に設けられたＮｉ層と、このＮｉ層上に設けられたＡｕ層と、を具備する。前記配線は、前記電極の直下の前記半導体基板を貫通し、前記Ｎｉ層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に設けられており、前記電極に電気的に接続され、前記貫通孔から露出した前記Ｎｉ層に接するように設けられる。前記貫通孔に充填された半田と前記Ｎｉ層との間に金属間化合物が形成される。
また、実施形態に係る半導体装置の製造方法は、半導体基板の表面上に接合層、拡散抑制層、およびパッド層をこの順に積層することにより電極を形成し、前記半導体基板の厚さに相当する第１のエッチング量に所望のオーバーエッチング量を加えた第２のエッチング量で、前記電極の直下の前記半導体基板をエッチングし、このエッチングによって前記半導体基板に形成され、前記拡散抑制層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に、前記電極に電気的に接続され、前記貫通孔から露出した前記拡散抑制層に接するように配線を形成し、前記貫通孔に充填された半田と前記拡散抑制層との間に金属間化合物が形成する方法である。この方法において、前記拡散抑制層は、前記オーバーエッチング量より厚く形成される。
また、実施形態に係る半導体装置の製造方法は、ＡｕおよびＳｎを含む半田を介して実装基板に実装される半導体装置の製造方法である。この半導体装置の製造方法は、半導体基板の表面上に接合層、Ｎｉ層、およびＡｕ層をこの順に積層することにより電極を形成し、前記半導体基板の厚さに相当する第１のエッチング量に所望のオーバーエッチング量を加えた第２のエッチング量で、前記電極の直下の前記半導体基板をエッチングし、このエッチングによって前記半導体基板に形成され、前記Ｎｉ層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に、前記電極に電気的に接続され、前記貫通孔から露出した前記Ｎｉ層に接するように配線を形成し、前記貫通孔に充填された半田と前記Ｎｉ層との間に金属間化合物が形成する方法である。この方法において、前記Ｎｉ層は、前記オーバーエッチング量より厚く形成される。
実施形態に係る半導体装置を模式的に示す上面図である。 図１の一点鎖線Ｘ−Ｘ´に沿って示す、半導体装置の断面図である。 図１の一点鎖線Ｙ−Ｙ´に沿って示す、半導体装置の断面図である。 図１の一点鎖線Ｚ−Ｚ´に沿って示す、半導体装置の断面図である。 実装基板に実装された、実施形態に係る半導体装置を示す、図４に対応する断面図である。 実施形態に係る半導体装置の製造方法を説明するための、図４に対応する断面図である。 実施形態に係る半導体装置の製造方法を説明するための、図４に対応する断面図である。 実施形態に係る半導体装置の製造方法を説明するための、図４に対応する断面図である。 実施形態に係る半導体装置の製造方法を説明するための、図４に対応する断面図である。
以下に、本実施形態に係る半導体装置および半導体装置の製造方法について、図面を参照して説明する。図１は、本実施形態に係る半導体装置１０を模式的に示す上面図である。なお、図１において、後述する保護膜は省略されている。
図１に示す半導体装置１０において、板状の半導体基板１１には、半導体素子として例えば、ドレイン電極１２、ソース電極１３、およびゲート電極１４を有する高電子移動度トランジスタ（ＨＥＭＴ）が設けられている。
ドレイン電極１２、ソース電極１３、およびゲート電極１４はそれぞれ、半導体基板１１の表面上に設けられている。ドレイン電極１２は、複数本のドレインフィンガー部１２ｆおよびこれらのドレインフィンガー部１２ｆの各々の一端が接続されるドレインパッド部１２ｐ、によって構成される。同様に、ソース電極１３は、複数本のソースフィンガー部１３ｆおよびこれらのソースフィンガー部１３ｆの各々の一端が接続される複数のソースパッド部１３ｐ、によって構成される。また、ゲート電極１４は、複数本のゲートフィンガー部１４ｆおよびこれらのゲートフィンガー部１４ｆの各々の一端が接続されるゲートパッド部１４ｐ、によって構成される。
これらの各種電極１２、１３、１４は、ドレインフィンガー部１２ｆの間にソースフィンガー部１３ｆが配置されるとともに、ドレインフィンガー部１２ｆとソースフィンガー部１３ｆとの間にゲートフィンガー部１４ｆが配置され、かつこれらのフィンガー部１２ｆ、１３ｆ、１４ｆが互いに平行になるように、半導体基板１１の表面上に設けられている。
さらに、これらの各種電極１２、１３、１４は、ドレインパッド部１２ｐと複数のソースパッド部１３ｐとの間に上述の各種フィンガー部１２ｆ、１３ｆ、１４ｆが配置され、ソースパッド部１３ｐの間にゲートパッド部１４ｐが配置されるように、半導体基板１１の表面上に設けられている。
図２は、図１の一点鎖線Ｘ−Ｘ´に沿った半導体装置１０の断面図である。図３は、図１の一点鎖線Ｙ−Ｙ´に沿った半導体装置１０の断面図である。また、図４は、図１の一点鎖線Ｚ−Ｚ´に沿った半導体装置１０の断面図である。以下、図２〜図４を参照して、本実施形態に係る半導体装置１０について、さらに詳細に説明する。
図２〜図４にそれぞれ示すように、半導体基板１１は、例えばＳｉＣ基板１１ａの表面上に電子走行層としてのＧａＮ層１１ｂおよび電子供給層としてのＡｌＧａＮ層１１ｃが設けられた、厚さが５０μｍ程度の積層構造体である。
図２に示すように、各種電極１２、１３、１４のフィンガー部１２ｆ、１３ｆ、１４ｆはそれぞれ、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）に接合する接合層１２ｆｃ、１３ｆｃ、１４ｆｃによって構成されている。ゲートフィンガー部１４ｆとなる接合層１４ｆｃは、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）とショットキー接合しており、例えばＮｉ、Ａｕがこの順に積層されることによって構成されている。また、ドレインフィンガー部１２ｆとなる接合層１２ｆｃおよびソースフィンガー部１３ｆとなる接合層１３ｆｃはそれぞれ、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）とオーミック接触しており、例えばＴｉ、Ａｌ、Ｎｉ、Ａｕがこの順に積層された、３００〜４００ｎｍ程度の厚さの積層構造体である。
図３に示すように、ドレインパッド部１２ｐは、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）に接合する接合層１２ｐｃ、およびこの接合層１２ｐｃの表面上に設けられたパッド層１２ｐｐ、によって構成されている。接合層１２ｐｃは、ドレインフィンガー部１２ｆとなる接合層１２ｆｃと一体的に設けられており、接合層１２ｆｃと同一構造を有する。また、パッド層１２ｐｐは、少なくとも接合層１２ｐｃより厚く形成されており、例えばＴｉ、Ｐｔ、Ａｕがこの順に積層された積層構造体である。
図４に示すように、複数のソースパッド部１３ｐのそれぞれは、ドレインパッド部１２ｐと同様に、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）に接合する、ソースフィンガー部１３ｆの接合層１３ｆｃと同一構造を有する接合層１３ｐｃ、およびこの接合層１３ｐｃ上に設けられたパッド層１３ｐｐ、を有するが、接合層１３ｐｃとパッド層１３ｐｐとの間に、パッド層１３ｐｐを構成する材料（例えばＴｉ、Ｐｔ、Ａｕ）が半導体装置１０を実装するためのＡｕ−Ｓｎ半田１８（図９）に拡散することを抑制するために、さらに拡散抑制層１３ｐｄが設けられている。すなわち、ソースパッド部１３ｐは、接合層１３ｐｃ、拡散抑制層１３ｐｄ、およびパッド層１３ｐｐ、がこの順に積層されることによって構成されている。接合層１３ｐｃは、接合層１３ｆｃと一体的に設けられた積層構造体であり、拡散抑制層１３ｐｄは例えば、例えば５００ｎｍ程度厚さのＮｉ層であり、パッド層１３ｐｐは、少なくとも接合層１３ｐｃより厚く形成されており、例えばＴｉ、Ｐｔ、Ａｕがこの順に積層された積層構造体である。
このように各種電極１２、１３、１４が設けられた半導体基板１１において、図４に示すように、各々のソースパッド部１３ｐの直下の半導体基板１１には、この基板１１をテーパ状に貫通する貫通孔１５が設けられている。そして、この貫通孔１５の内面を含む半導体基板１１の裏面上の全面には、貫通孔１５から露出するソースパッド部１３ｐに接触するように、裏面側配線である接地配線１６が、例えばＡｕにより設けられている（図２〜図４）。
なお、貫通孔１５は、半導体基板１１のみを貫通することが好ましいが、貫通孔１５を形成する工程において半導体基板１１を確実に貫通させる観点から、貫通孔１５は、ソースパッド部１３ｐの下部に達する程度延伸していてもよい。より具体的に、半導体基板１１に設けられる貫通孔１５は、図示するように接合層１３ｐｃを貫通するように設けられてもよく、さらに貫通孔１５は、拡散抑制層１３ｐｄを貫通しない程度であれば、拡散抑制層１３ｐｄまで延伸していてもよい。
また、図示は省略しているが、ゲートパッド部１４ｐは、ゲートフィンガー部１４ｆとなる接合層１４ｆｃと一体的に設けられた、接合層１４ｆｃと同一構造を有する接合層、およびこの接合層の表面上に設けられたパッド層、によって構成されている。パッド層は、例えばＴｉ、Ｐｔ、Ａｕがこの順に積層されることによって構成されている。
このように各種電極１２、１３、１４が設けられた半導体基板１１の表面上には、図２〜図４に示すように、各種電極１２、１３、１４のフィンガー部１２ｆ、１３ｆ、１４ｆを覆い、各種電極１２、１３、１４のパッド部１２ｐ、１３ｐ、１４ｐの一部を露出する保護膜１７が、例えばＳｉＮにより設けられている。
図５は、実装基板に実装された、実施形態に係る半導体装置１０の要部を示す、図４に対応する断面図である。図５に示すように、半導体装置１０は、実装基板上の接地配線（不図示）と、接地配線１６の表面と、の間に介在するＡｕ−Ｓｎ半田１８によって、実装基板に実装される。なお、実装する際に使用されるＡｕ−Ｓｎ半田１８は、貫通孔１５の内部を埋めるように設けられる。また、図示は省略するが、実装された半導体装置１０のゲートパッド部１４ｐは、例えばワイヤー等の接続導体によって実装基板の入力側配線に接続され、実装された半導体装置１０のドレインパッド部１２ｐは、例えばワイヤー等の接続導体によって実装基板の出力側配線に接続される。
このように半導体装置１０を実装した際、拡散抑制層１３ｐｄのＮｉと、Ａｕ−Ｓｎ半田１８のＳｎと、が、Ａｕ−Ｓｎ半田１８の内部に金属間化合物を形成する。このように形成される金属間化合物は、パッド層１３ｐｐに含まれるＡｕがＡｕ−Ｓｎ半田１８に拡散することを抑制することができる。
次に、以上に説明した本実施形態に係る半導体装置の製造方法について、図６〜図９を参照して説明する。図６〜図９のそれぞれは、実施形態に係る半導体装置１０の製造方法を説明するための、図４に対応する断面図である。
まず図６に示すように、例えばＳｉＣ基板１１ａの表面上にＧａＮ層１１ｂおよびＡｌＧａＮ層１１ｃをそれぞれエピタキシャル成長させる等して、半導体基板１１を形成する。続いて、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）上の所定領域に、蒸着法およびリフトオフ法を用いてソース電極１３の接合層１３ｐｃとなる各種金属膜を形成し、アニール処理を経て、半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）にオーミック接触するソース電極１３の接合層１３ｐｃを形成する。なお、ソース電極１３の接合層１３ｐｃの形成と同時にソース電極１３の接合層１３ｆｃが形成されるとともに、ドレイン電極１２の接合層１２ｆｃ、１２ｐｃも形成される。また、これらの電極１２、１３の接合層１２ｆｃ、１２ｐｃ、１３ｆｃ、１３ｐｃの形成前後に、同じく蒸着法、リフトオフ法およびアニーリングにより、ゲート電極１４の接合層も形成される。
次に、各種電極１２、１３、１４の接合層１２ｆｃ、１２ｐｃ、１３ｆｃ、１３ｐｃが形成された半導体基板１１の表面（ＡｌＧａＮ層１１ｃの表面）上に、例えばＣＶＤ法により、各種電極１２、１３、１４の接合層１２ｆｃ、１２ｐｃ、１３ｆｃ、１３ｐｃを覆うように保護膜１７を形成する。この後、図７に示すように、ソースパッド部１３ｐの接合層１３ｐｃの一部が保護膜１７から露出するように保護膜１７に開口部１７ａを形成する。この開口部１７ａの形成と同時に、ドレインパッド部１２ｐの接合層１２ｐｃの一部を露出させる開口部も形成される。
この後、図７に示すように、ソースパッド部１３ｐの接合層１３ｐｃの表面上に拡散抑制層１３ｐｄを、後に詳述する所望の膜厚となるように形成する。続いて、拡散抑制層１３ｐｄの表面上にパッド層１３ｐｐを形成するとともに（図７）、ドレインパッド部１２ｐの接合層１２ｐｃ表面上にもパッド層１２ｐｐを、ソースパッド部１３ｐのパッド層１３ｐｐと同時に形成する。なお、ゲートパッド部１４ｐのパッド層については、このパッド層が、パッド層１２ｐｐ、１３ｐｐと同一材料により形成される場合には、これらのパッド層１２ｐｐ、１３ｐｐと同時に形成してもよい。また、ゲートパッド部１４ｐのパッド層については、パッド層１２ｐｐ、１３ｐｐの形成前後に、これらのパッド層１２ｐｐ、１３ｐｐの形成工程とは別工程において形成してもよい。
この工程において形成される拡散抑制層１３ｐｄは、図５を参照して説明した通り、半導体装置１０を実装する際に使用される半田１８と金属間化合物を形成し、パッド層１３ｐｐに含まれるＡｕが半田１８に拡散することを抑制するが、さらに、拡散抑制層１３ｐｄとしてＮｉ層を形成した場合、このＮｉ層は、ＧａＮ系の半導体基板をエッチングする際のバリア層としても機能する。従って、後に図８を参照して説明する貫通孔１５の形成工程において形成される貫通孔１５が拡散抑制層１３ｐｄを貫通してパッド層１３ｐｐに到達することを抑制することができる。
次に、図８に示すように、半導体基板１１の裏面上にレジスト層１９を形成し、ソースパッド部１３ｐの直下に相当するレジスト層１９の領域に開口部１９ａを形成する。そして、このように開口部１９ａが形成されたレジスト層１９をマスクとして用いて、半導体基板１１を例えばフッ素系のエッチングガスを用いたＲＩＥ法によりエッチングし、少なくとも半導体基板１１を貫通する貫通孔１５を形成する。
ここで、貫通孔１５を形成する際のエッチング量は、以下のように定められる。
半導体基板１１の厚さがＤμｍの場合、基本的には、半導体基板１１がＤμｍエッチングされるようにエッチング量を定めればよい。
しかし、エッチング工程において±ｄμｍの製造誤差が生じる場合、実際にはＤ−ｄμｍしか半導体基板１１がエッチングされない場合が発生する。この場合、貫通孔１５が形成されず、このままでは、後の工程において形成される接地配線１６を、ソースパッド部１３ｐに接触させることができない。
そこで、製造誤差があっても半導体基板１１に貫通孔１５を形成するため、半導体基板１１がＤμｍエッチングされるエッチング量に、ｄ´μｍ（＞ｄμｍ）のオーバーエッチング量を加え、Ｄ＋ｄ´μｍだけ半導体基板１１がエッチングされるように、エッチング量を定める。
すなわち、貫通孔１５を形成する工程におけるエッチング量は、半導体基板１１の厚さに相当する第１のエッチング量（Ｄμｍ）に、所望のオーバーエッチング量（ｄ´μｍ）を加えた第２のエッチング量（Ｄ＋ｄ´μｍ）として定められる。このように、エッチング量を定めることにより、半導体基板１１をほぼ確実に貫通させることができる。なお、このようなエッチング量は、例えばエッチング時間により制御することができる。
また、このようなエッチング量の制御に基づいて、拡散抑制層１３ｐｄは、以下のような膜厚を有するように形成される。
上記工程における第２のエッチング量には、オーバーエッチング量が含まれているため、貫通孔１５がソースパッド部１３ｐの内部にまで延伸する場合がある。そこで、少なくともソースパッド部１３ｐに含まれる拡散抑制層１３ｐｄは、オーバーエッチング量（ｄ´μｍ）より厚い膜厚を有するように形成される。拡散抑制層１３ｐｄがこのような膜厚を有することにより、貫通孔１５が拡散抑制層１３ｐｄを貫通してパッド層１３ｐｐに達することを抑制することができる。この結果、図５に示すように実装基板に実装された半導体装置１０において、貫通孔１５内のＡｕ−Ｓｎ半田１８と、パッド層１３ｐｐと、の間に、拡散抑制層１３ｐｄであるＮｉ層を介在させることができる。すなわち、図７に示す工程において形成される拡散抑制層１３ｐｄの所望の膜厚とは、少なくともオーバーエッチング量（ｄ´μｍ）より厚い膜厚である。
一方、拡散抑制層１３ｐｄの膜厚を厚くしすぎると、ソースパッド部１３ｐの抵抗が増す等の不具合が生じる。例えばこのような不具合の発生を抑制するために、拡散抑制層１３ｐｄは、第２のエッチング量（Ｄ＋ｄ´μｍ）より薄い膜厚となるように形成することが好ましい。すなわち、図７に示す工程において形成される拡散抑制層１３ｐｄの所望の膜厚とは、第２のエッチング量（Ｄ＋ｄ´μｍ）より薄い膜厚である。
以上に説明した膜厚で拡散抑制層１３ｐｄを形成した後、半導体基板１１をエッチングすることにより、半導体基板１１を貫通し、かつソースパッド部１３ｐに拡散抑制層１３ｐｄが残存するように貫通孔１５を形成した後、レジスト層１９を例えばアッシング等によって除去し、図９に示すように、貫通孔１５の内面を含む半導体基板１１の裏面全面に、メッキ法または蒸着法等を用いて接地配線１６を形成する。
このようにして、図１〜図４に示す半導体装置１０を製造することができる。
以上に説明した本実施形態に係る半導体装置および半導体装置の製造方法によれば、半導体基板１１を貫通する貫通孔１５の直上に配置されるソースパッド部１３ｐに、例えばＮｉ層からなる拡散抑制層１３ｐｄが設けられている。拡散抑制層１３ｐｄは、半導体装置１０を実装する際に使用されるＡｕ−Ｓｎ半田１８と金属間化合物を形成し、この化合物が、パッド層１３ｐｐに含まれるＡｕがＡｕ−Ｓｎ半田１８に拡散することを抑制する。したがって、信頼性に優れた半導体装置１０およびこの半導体装置１０の製造方法を提供することができる。
さらに、半導体基板１１がＧａＮ系の材料からなり、かつ拡散抑制層１３ｐｄがＮｉ層からなる場合、拡散抑制層１３ｐｄを、半導体基板１１をエッチングする際のバリア層として機能させることができる。従って、貫通孔１５の形成工程において、貫通孔１５が拡散抑制層１３ｐｄを貫通することをより抑制することができるとともに、貫通孔１５の形成後に拡散抑制層１３ｐｄをソースパッド部１３ｐ内に残存させることができる。この結果、パッド層１３ｐｐとＡｕ−Ｓｎ半田１８との距離を遠くすることができ、パッド層１３ｐｐのＡｕがＡｕ−Ｓｎ半田１８に拡散することを、より抑制することができる。この結果、より信頼性に優れた半導体装置１０およびこの半導体装置１０の製造方法を提供することができる。
また、以上に説明した本実施形態に係る半導体装置の製造方法によれば、拡散抑制層１３ｐｄを、少なくとも貫通孔１５を形成する際のオーバーエッチング量より厚く形成するため、貫通孔１５の形成工程において、貫通孔１５が拡散抑制層１３ｐｄを貫通することを抑制することができる。この結果、貫通孔１５を形成する際のエッチングによってソースパッド部１３ｐから拡散抑制層１３ｐｄがすべて除去されることを抑制することができ、より信頼性に優れた半導体装置１０の製造方法を提供することができる。
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０・・・半導体装置
１１・・・半導体基板
１１a・・・ＳｉＣ基板
１１ｂ・・・ＧａＮ層
１１ｃ・・・ＡｌＧａＮ層
１２・・・ドレイン電極
１２ｆ・・・ドレインフィンガー部
１２ｆｃ・・・接合層
１２ｐ・・・ドレインパッド部
１２ｐｃ・・・接合層
１２ｐｐ・・・パッド層
１３・・・ソース電極
１３ｆ・・・ソースフィンガー部
１３ｆｃ・・・接合層
１３ｐ・・・ソースパッド部
１３ｐｃ・・・接合層
１３ｐｐ・・・パッド層
１３ｐｄ・・・拡散抑制層
１４・・・ゲート電極
１４ｆ・・・ゲートフィンガー部
１４ｆｃ・・・ソースフィンガー部
１４ｐ・・・ゲートパッド部
１５・・・貫通孔
１６・・・接地配線
１７・・・保護膜
１７ａ・・・開口部
１８・・・Ａｕ−Ｓｎ半田
１９・・・レジスト層
１９ａ・・・開口部

Claims (7)

  1. 半導体基板と、
    この半導体基板の表面上に設けられた、前記半導体基板の表面に接合する接合層と、この接合層上に設けられた拡散抑制層と、この拡散抑制層上に設けられたパッド層と、を有する電極を有する半導体素子と、
    前記電極の直下の前記半導体基板を貫通し、前記拡散抑制層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に設けられ、前記電極に電気的に接続され、前記貫通孔から露出した前記拡散抑制層に接するように設けられた配線と、
    を具備し、
    前記貫通孔に充填された半田と前記拡散抑制層との間に金属間化合物が形成される半導体装置。
  2. ＡｕおよびＳｎを含む半田を介して実装基板に実装される半導体装置であって、
    半導体基板と、
    この半導体基板の表面上に設けられた、前記半導体基板の表面に接合する接合層と、この接合層上に設けられたＮｉ層と、このＮｉ層上に設けられたＡｕ層と、を有する電極を有する半導体素子と、
    前記電極の直下の前記半導体基板を貫通し、前記Ｎｉ層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に設けられ、前記電極に電気的に接続され、前記貫通孔から露出した前記Ｎｉ層に接するように設けられた配線と、
    を具備し、
    前記貫通孔に充填された半田と前記Ｎｉ層との間に金属間化合物が形成される半導体装置。
  3. 前記半導体素子は高電子移動度トランジスタであるとともに、前記電極はソースフィンガー部およびソースパッド部からなるソース電極であり、
    このソース電極が有する前記接合層は、前記ソースフィンガー部および前記ソースパッド部に設けられており、
    前記ソース電極が有する前記拡散抑制層および前記パッド層は、前記ソースパッド部の前記接合層上に設けられており、
    前記貫通孔は、前記ソースパッド部の直下の前記半導体基板に設けられている請求項１に記載の半導体装置。
  4. 半導体基板の表面上に接合層、拡散抑制層、およびパッド層をこの順に積層することにより電極を形成し、
    前記半導体基板の厚さに相当する第１のエッチング量に所望のオーバーエッチング量を加えた第２のエッチング量で、前記電極の直下の前記半導体基板をエッチングし、
    このエッチングによって前記半導体基板に形成され、前記拡散抑制層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に、前記電極に電気的に接続され、前記貫通孔から露出した前記拡散抑制層に接するように配線を形成し、
    前記貫通孔に充填された半田と前記拡散抑制層との間に金属間化合物が形成され、
    前記拡散抑制層は、前記オーバーエッチング量より厚く形成される半導体装置の製造方法。
  5. 前記拡散抑制層は、前記オーバーエッチング量より厚く、かつ前記第２のエッチング量より薄く形成される請求項４に記載の半導体装置の製造方法。
  6. ＡｕおよびＳｎを含む半田を介して実装基板に実装される半導体装置の製造方法であって、
    半導体基板の表面上に接合層、Ｎｉ層、およびＡｕ層をこの順に積層することにより電極を形成し、
    前記半導体基板の厚さに相当する第１のエッチング量に所望のオーバーエッチング量を加えた第２のエッチング量で、前記電極の直下の前記半導体基板をエッチングし、
    このエッチングによって前記半導体基板に形成され、前記Ｎｉ層が露出するように設けられた貫通孔の内面を含む前記半導体基板の裏面上に、前記電極に電気的に接続され、前記貫通孔から露出した前記Ｎｉ層に接するように配線を形成し、
    前記貫通孔に充填された半田と前記Ｎｉ層との間に金属間化合物が形成され、
    前記Ｎｉ層は、前記オーバーエッチング量より厚く形成される半導体装置の製造方法。
  7. 前記Ｎｉ層は、前記オーバーエッチング量より厚く、かつ前記第２のエッチング量より薄く形成される請求項６に記載の半導体装置の製造方法。
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